JPH0534419A - 半導体装置のテストモード設定・解除回路 - Google Patents
半導体装置のテストモード設定・解除回路Info
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- JPH0534419A JPH0534419A JP3210110A JP21011091A JPH0534419A JP H0534419 A JPH0534419 A JP H0534419A JP 3210110 A JP3210110 A JP 3210110A JP 21011091 A JP21011091 A JP 21011091A JP H0534419 A JPH0534419 A JP H0534419A
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- signal
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は半導体装置を複数のテストモ
ードの１つに設定し、解除することである。 【構成】 チップセレクト信号ＣＳ(オーハ゛ーライン)、ライト
イネーブル信号ＷＥ(オーハ゛ーライン)の論理レベルはＮＡＮＤ
ゲートＧ11，Ｇ12でその組合せを判別される。すなわ
ち、ＮＡＮＤゲートＧ11，Ｇ12はＮＣに与えるパルスが
ＮＡＮＤゲートＧ11，Ｇ12に供給されると、上記組合せ
を検出し、半導体装置をその検出結果に対応した複数の
テストモードの内の１つに設定し、もしくは解除する。
通常動作モードおよび設定完了後のテストモードにおい
ては、余剰ピンＮＣは論理“Ｌ”レベルに固定する一度
設定または解除されたテストモードは、２個のインバー
タＩ11〜Ｉ14により構成されるフリップフロップで保持
される。 【効果】 信号入力ピンの論理レベルの組合せの個数に
応じて、テストモードの種類を任意に増やすことが可能
である。
ードの１つに設定し、解除することである。 【構成】 チップセレクト信号ＣＳ(オーハ゛ーライン)、ライト
イネーブル信号ＷＥ(オーハ゛ーライン)の論理レベルはＮＡＮＤ
ゲートＧ11，Ｇ12でその組合せを判別される。すなわ
ち、ＮＡＮＤゲートＧ11，Ｇ12はＮＣに与えるパルスが
ＮＡＮＤゲートＧ11，Ｇ12に供給されると、上記組合せ
を検出し、半導体装置をその検出結果に対応した複数の
テストモードの内の１つに設定し、もしくは解除する。
通常動作モードおよび設定完了後のテストモードにおい
ては、余剰ピンＮＣは論理“Ｌ”レベルに固定する一度
設定または解除されたテストモードは、２個のインバー
タＩ11〜Ｉ14により構成されるフリップフロップで保持
される。 【効果】 信号入力ピンの論理レベルの組合せの個数に
応じて、テストモードの種類を任意に増やすことが可能
である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のテストモー
ド設定・解除回路に関し、特に余剰ピン（ＮＣ）ピンに
パルスを与えることにより、複数のテストモードの設定
・解除を行えるテストモード設定・解除回路に関する。
ド設定・解除回路に関し、特に余剰ピン（ＮＣ）ピンに
パルスを与えることにより、複数のテストモードの設定
・解除を行えるテストモード設定・解除回路に関する。
【０００２】
【従来の技術】近年、大容量の半導体メモリなどの半導
体装置においては、本来の動作モード（半導体メモリを
例に取ると、書き込み動作、読み出し動作、記憶保持動
作）に加えて、テストモードと呼ばれる動作モード機能
を有するものが現れてきた。
体装置においては、本来の動作モード（半導体メモリを
例に取ると、書き込み動作、読み出し動作、記憶保持動
作）に加えて、テストモードと呼ばれる動作モード機能
を有するものが現れてきた。
【０００３】まず、このテストモードについて簡単に説
明する。大容量の半導体メモリ、例えば、４メガワード
×１ビット構成のメモリの場合、全てのメモリセルにテ
ストデータの書き込みを行うのに要する時間は、サイク
ル時間を１マイクロ秒とすると、 ４×１０6×１×１０-6＝４（秒） になる。半導体メモリの検査工程においては、書き込み
動作や読み出し動作を、各種条件毎に行うので、１００
種類の条件があれば、例えば、検査に要する時間は次の
ようになる。 ４（秒）×１００＝４００（秒） 従って、半導体メモリの大容量化にともない検査時間が
長大となってきた。
明する。大容量の半導体メモリ、例えば、４メガワード
×１ビット構成のメモリの場合、全てのメモリセルにテ
ストデータの書き込みを行うのに要する時間は、サイク
ル時間を１マイクロ秒とすると、 ４×１０6×１×１０-6＝４（秒） になる。半導体メモリの検査工程においては、書き込み
動作や読み出し動作を、各種条件毎に行うので、１００
種類の条件があれば、例えば、検査に要する時間は次の
ようになる。 ４（秒）×１００＝４００（秒） 従って、半導体メモリの大容量化にともない検査時間が
長大となってきた。
【０００４】そこで、種々のテストモードが提案されて
おり、代表的なテストモードとしては上記検査時間短縮
のための並列測定テストモードが挙げられる。
おり、代表的なテストモードとしては上記検査時間短縮
のための並列測定テストモードが挙げられる。
【０００５】図５〜図６は、４メガワード×１ビット構
成の半導体メモリを示しており、通常モード時は図４に
示す構成で機能するがテストモード時は５１２キロワー
ド×８ビット構成で動作する。
成の半導体メモリを示しており、通常モード時は図４に
示す構成で機能するがテストモード時は５１２キロワー
ド×８ビット構成で動作する。
【０００６】すなわち、図５に示すように通常動作モー
ドにおける内部回路はメモリセルアレイを５１２Ｋワー
ド（５１２Ｋ個のメモリセル）単位の８ブロック４１ａ
〜４１ｈに分割して使用し、書き込み、読み出しの各動
作においては、それぞれデコーダ回路出力Ｂi，Ｂi’
（ｉ＝１〜８）により、８個のブロック４１ａ〜４１ｈ
中の１ブロックだけが選択される。従って、全ワード
（４メガワード）をスキャンし終わるだけ、５１２Ｋ×
８＝４メガ回の選択動作が必要である。
ドにおける内部回路はメモリセルアレイを５１２Ｋワー
ド（５１２Ｋ個のメモリセル）単位の８ブロック４１ａ
〜４１ｈに分割して使用し、書き込み、読み出しの各動
作においては、それぞれデコーダ回路出力Ｂi，Ｂi’
（ｉ＝１〜８）により、８個のブロック４１ａ〜４１ｈ
中の１ブロックだけが選択される。従って、全ワード
（４メガワード）をスキャンし終わるだけ、５１２Ｋ×
８＝４メガ回の選択動作が必要である。
【０００７】この半導体メモリがテストモードとなる
と、図６に示されている構成であるかのような内部回路
動作を実現する。書き込み動作は、８個のブロック４１
ａ〜４１ｈに対して同時に実行され、読み出し動作は８
個のブロック４１ａ〜４１ｈからの読み出しデータがす
べて一致しているか否かを一致・不一致検出回路５１で
チェックし、例えば、一致の場合“１”、不一致の場合
“０”の論理データがデータ出力端子ＤOUTに出力され
る。
と、図６に示されている構成であるかのような内部回路
動作を実現する。書き込み動作は、８個のブロック４１
ａ〜４１ｈに対して同時に実行され、読み出し動作は８
個のブロック４１ａ〜４１ｈからの読み出しデータがす
べて一致しているか否かを一致・不一致検出回路５１で
チェックし、例えば、一致の場合“１”、不一致の場合
“０”の論理データがデータ出力端子ＤOUTに出力され
る。
【０００８】このテストモード例においては、通常モー
ドに比べて８倍の並列測定が可能であり、検査時間が通
常動作モードの８分の１にすることができる。例えば、
通常動作モードでは４００秒であった検査時間がテスト
モードでは５０秒で完了する。
ドに比べて８倍の並列測定が可能であり、検査時間が通
常動作モードの８分の１にすることができる。例えば、
通常動作モードでは４００秒であった検査時間がテスト
モードでは５０秒で完了する。
【０００９】次に、従来例の通常動作モードからテスト
モードへ移行させる（テストモード設定）方法とテスト
モードから通常動作モードへ復帰する（テストモード解
除）方法について説明する。
モードへ移行させる（テストモード設定）方法とテスト
モードから通常動作モードへ復帰する（テストモード解
除）方法について説明する。
【００１０】図７は従来のテストモード設定・解除回路
の一例である。余剰ピンＮＣ（ＮｏＣｏｎｎｅｃｔｉｏ
ｎ）ピンにバッファ用インバータ６１，６２を２段設け
てテストイネーブル信号ＴＥを発生する。かかるテスト
モード設定・解除回路は図８に示されているように、余
剰ピンＮＣに“Ｌ”レベルを与えている間は、通常動作
モードで機能し、余剰ピンＮＣに“Ｈ”レベルを与えて
いるとテストモードに入る。従って、テストモードの設
定は余剰ＮＣピンを“Ｌ”レベルから“Ｈ”レベルを移
行させて実行し、テストモードの解除は余剰ピンＮＣを
“Ｈ”レベルから“Ｌ”レベルへ復帰させることにより
行われる。
の一例である。余剰ピンＮＣ（ＮｏＣｏｎｎｅｃｔｉｏ
ｎ）ピンにバッファ用インバータ６１，６２を２段設け
てテストイネーブル信号ＴＥを発生する。かかるテスト
モード設定・解除回路は図８に示されているように、余
剰ピンＮＣに“Ｌ”レベルを与えている間は、通常動作
モードで機能し、余剰ピンＮＣに“Ｈ”レベルを与えて
いるとテストモードに入る。従って、テストモードの設
定は余剰ＮＣピンを“Ｌ”レベルから“Ｈ”レベルを移
行させて実行し、テストモードの解除は余剰ピンＮＣを
“Ｈ”レベルから“Ｌ”レベルへ復帰させることにより
行われる。
【００１１】次に、テストイネーブル信号ＴＥの機能を
図５，図６と関連させて簡単に説明する。図４に示す通
常モード時に、テストイネーブル信号は“Ｌ”レベルで
あり、Ｂi，Ｂi’はデコーダ回路出力として、それぞれ
８本中の１本が選択され、通常動作が実行される。
図５，図６と関連させて簡単に説明する。図４に示す通
常モード時に、テストイネーブル信号は“Ｌ”レベルで
あり、Ｂi，Ｂi’はデコーダ回路出力として、それぞれ
８本中の１本が選択され、通常動作が実行される。
【００１２】一方、図６に示すテストモードの場合、テ
ストイネーブル信号ＴＥは“Ｈ”レベルとなり、デコー
ダ回路の出力Ｂiはすべて選択状態となる。一方、Ｂi’
は全て非選択状態になり、一致・不一致検出回路５１が
活性化される。
ストイネーブル信号ＴＥは“Ｈ”レベルとなり、デコー
ダ回路の出力Ｂiはすべて選択状態となる。一方、Ｂi’
は全て非選択状態になり、一致・不一致検出回路５１が
活性化される。
【００１３】
【発明が解決しようとする課題】この従来のテストモー
ド設定・解除回路は、単純な構成で実現できるという利
点がある反面、テストモードとしては全てのＢiの一致
・不一致の検出という一種類しか選ぶことができないと
いう問題点があった。
ド設定・解除回路は、単純な構成で実現できるという利
点がある反面、テストモードとしては全てのＢiの一致
・不一致の検出という一種類しか選ぶことができないと
いう問題点があった。
【００１４】近年の半導体メモリを例にとると、前述の
並列測定のテストモードに加えて、各種のテストモード
が必要になる場合が多くなってきた。たとえば、ＭＯＳ
トランジスタの短チャネル化に伴うホットキャリアによ
る特性劣化対策として、シリコンチップ内に電源降圧回
路を設けて、外部電源５Ｖに対して、シリコンチップ内
は４Ｖに降圧して内部電源とする場合がある。この場
合、内部電源電圧が製造ばらつきに対し、常に４Ｖ付近
に設定されるよう、ウェハ検査段階でこの内部電源電圧
をモニタして、４Ｖに対してのズレが大きい場合、レー
ザートリミングなどの方法により、電源降圧回路の出力
を４Ｖ付近に調整する必要がある。そこでこの内部電源
電圧をモニタするテストモードが必要になる。
並列測定のテストモードに加えて、各種のテストモード
が必要になる場合が多くなってきた。たとえば、ＭＯＳ
トランジスタの短チャネル化に伴うホットキャリアによ
る特性劣化対策として、シリコンチップ内に電源降圧回
路を設けて、外部電源５Ｖに対して、シリコンチップ内
は４Ｖに降圧して内部電源とする場合がある。この場
合、内部電源電圧が製造ばらつきに対し、常に４Ｖ付近
に設定されるよう、ウェハ検査段階でこの内部電源電圧
をモニタして、４Ｖに対してのズレが大きい場合、レー
ザートリミングなどの方法により、電源降圧回路の出力
を４Ｖ付近に調整する必要がある。そこでこの内部電源
電圧をモニタするテストモードが必要になる。
【００１５】他の例としては、冗長回路を搭載した半導
体メモリでは、パッケージ組立後に各完成した製品が冗
長回路を使用した製品か否か、また、冗長回路を使用し
ている場合には何番地のメモリセルに冗長回路を使用し
たかをチェックする必要がある。冗長回路の使用の有無
および置換アドレスの判別にも一種のテストモードが必
要になる。
体メモリでは、パッケージ組立後に各完成した製品が冗
長回路を使用した製品か否か、また、冗長回路を使用し
ている場合には何番地のメモリセルに冗長回路を使用し
たかをチェックする必要がある。冗長回路の使用の有無
および置換アドレスの判別にも一種のテストモードが必
要になる。
【００１６】以上のように、近年の半導体メモリなどに
おいては、複数のテストモードが必要になってきてお
り、従来例のテストモード設定・解除回路では、一種類
のテストモードにしか対応できず、新たなテストモード
設定・解除回路が要望されていた。
おいては、複数のテストモードが必要になってきてお
り、従来例のテストモード設定・解除回路では、一種類
のテストモードにしか対応できず、新たなテストモード
設定・解除回路が要望されていた。
【００１７】
【課題を解決するための手段】本願発明の第１の要旨は
通常動作モード時に外部から信号の供給される信号入力
ピンと、通常動作モード時に信号の印加されない余剰ピ
ンとを有する半導体装置に内蔵され、該半導体装置をテ
ストモードに設定し、該テストモードから通常動作モー
ドに復帰させる半導体装置のテストモード設定・解除回
路において、複数の信号入力ピンにそれぞれ供給される
複数の入力信号の論理レベルの組合せを上記余剰ピンに
供給され所定時間活性レベルに移行するパルスに応答し
て判別し、該判別結果に応じて複数のテストモード制御
信号を選択的に活性化および非活性化することである。
通常動作モード時に外部から信号の供給される信号入力
ピンと、通常動作モード時に信号の印加されない余剰ピ
ンとを有する半導体装置に内蔵され、該半導体装置をテ
ストモードに設定し、該テストモードから通常動作モー
ドに復帰させる半導体装置のテストモード設定・解除回
路において、複数の信号入力ピンにそれぞれ供給される
複数の入力信号の論理レベルの組合せを上記余剰ピンに
供給され所定時間活性レベルに移行するパルスに応答し
て判別し、該判別結果に応じて複数のテストモード制御
信号を選択的に活性化および非活性化することである。
【００１８】本願発明の第２の要旨は通常動作モード時
に外部から信号の供給される複数の信号入力ピンと、通
常動作モード時に信号の印加されない余剰ピンとを有す
る半導体装置に内蔵されたテストモード設定・解除回路
において、余剰ピンに印加され所定時間活性レベルに移
行するパルスに応答し上記信号入力ピンにそれぞれ印加
された複数の入力信号の論理レベルの組合せを判別し該
判別結果に応じて複数のテストモード制御信号のうちの
１つを活性レベルに移行させるテストモード設定部と、
該活性レベルに移行したテストモード制御信号を活性レ
ベルに維持する保持部と、上記パルスに応答し上記複数
の入力信号の論理レベルが所定の組合せであることを検
出すると保持部に保持されているテストモード制御信号
を非活性レベルに復帰させる解除部とを備えたことであ
る。
に外部から信号の供給される複数の信号入力ピンと、通
常動作モード時に信号の印加されない余剰ピンとを有す
る半導体装置に内蔵されたテストモード設定・解除回路
において、余剰ピンに印加され所定時間活性レベルに移
行するパルスに応答し上記信号入力ピンにそれぞれ印加
された複数の入力信号の論理レベルの組合せを判別し該
判別結果に応じて複数のテストモード制御信号のうちの
１つを活性レベルに移行させるテストモード設定部と、
該活性レベルに移行したテストモード制御信号を活性レ
ベルに維持する保持部と、上記パルスに応答し上記複数
の入力信号の論理レベルが所定の組合せであることを検
出すると保持部に保持されているテストモード制御信号
を非活性レベルに復帰させる解除部とを備えたことであ
る。
【００１９】
【発明の作用】上記構成に係る半導体装置を複数のテス
トモードの１つに設定するには、複数の信号入力ピンに
該テストモードに対応する論理レベルの組合せの信号を
供給し、パルスを余剰ピンに印加する。上記論理レベル
の組合せが判別され、複数のテストモードの１つに設定
させる。
トモードの１つに設定するには、複数の信号入力ピンに
該テストモードに対応する論理レベルの組合せの信号を
供給し、パルスを余剰ピンに印加する。上記論理レベル
の組合せが判別され、複数のテストモードの１つに設定
させる。
【００２０】テストモードからの復帰は、所定の論理レ
ベルの組合せとし、パルスを余剰ピンに供給すると、こ
れが判別され、通常動作モードに復帰する。
ベルの組合せとし、パルスを余剰ピンに供給すると、こ
れが判別され、通常動作モードに復帰する。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る半導体装置
のテストモード設定・解除回路を示す回路図である。ま
た、図２〜図３は本実施例の動作を説明するタイミング
図である。
説明する。図１は本発明の第１実施例に係る半導体装置
のテストモード設定・解除回路を示す回路図である。ま
た、図２〜図３は本実施例の動作を説明するタイミング
図である。
【００２２】本実施例のテストモード設定・解除回路
は、チップセレクト信号ＣＳ(オーハ゛ーライン)、ライトイネー
ブル信号ＷＥ(オーハ゛ーライン)の“Ｌ”レベルまたは“Ｈ”レ
ベルの論理レベルを組み合わせ、余剰ピンＮＣに与えた
パルスにより検出して、適宜テストモード設定または解
除を行うことができ、２種類のテストモード（テストモ
ード“１”とテストモード“２）の制御が可能である。
は、チップセレクト信号ＣＳ(オーハ゛ーライン)、ライトイネー
ブル信号ＷＥ(オーハ゛ーライン)の“Ｌ”レベルまたは“Ｈ”レ
ベルの論理レベルを組み合わせ、余剰ピンＮＣに与えた
パルスにより検出して、適宜テストモード設定または解
除を行うことができ、２種類のテストモード（テストモ
ード“１”とテストモード“２）の制御が可能である。
【００２３】以下、詳述する。「テストモード１」への
設定はチップセレクト信号ＣＳ(オーハ゛ーライン)が“Ｈ”レベ
ル、ライトイネーブル信号ＷＥ(オーハ゛ーライン)が“Ｈ”レベ
ルの状態で、余剰ピンＮＣにパルスを与えると、ＮＡＮ
ＤゲートＧ11の出力１１が、パルス発生中だけ“Ｌ”レ
ベルになり、ＮチャネルＭＯＳトランジスタＱN11及び
ＰチャネルＭＯＳトランジスタＱP11が共にオン状態に
なり、電源電位ＶCC、すなわち“Ｈ”レベルがインバー
タＩ11の入力に与えられる。その結果、テストモード１
制御信号ＴＥ1が、“Ｌ”レベルから“Ｈ”レベルに遷
移することにより実現される。余剰ＮＣへのパルスが消
えた後も、インバータＩ11，Ｉ12により、Ｉ11の入力レ
ベルは“Ｈ”レベルに保持されるので、テストモード制
御信号ＴＥ1もまた“Ｈ”レベルを保持する。
設定はチップセレクト信号ＣＳ(オーハ゛ーライン)が“Ｈ”レベ
ル、ライトイネーブル信号ＷＥ(オーハ゛ーライン)が“Ｈ”レベ
ルの状態で、余剰ピンＮＣにパルスを与えると、ＮＡＮ
ＤゲートＧ11の出力１１が、パルス発生中だけ“Ｌ”レ
ベルになり、ＮチャネルＭＯＳトランジスタＱN11及び
ＰチャネルＭＯＳトランジスタＱP11が共にオン状態に
なり、電源電位ＶCC、すなわち“Ｈ”レベルがインバー
タＩ11の入力に与えられる。その結果、テストモード１
制御信号ＴＥ1が、“Ｌ”レベルから“Ｈ”レベルに遷
移することにより実現される。余剰ＮＣへのパルスが消
えた後も、インバータＩ11，Ｉ12により、Ｉ11の入力レ
ベルは“Ｈ”レベルに保持されるので、テストモード制
御信号ＴＥ1もまた“Ｈ”レベルを保持する。
【００２４】テストモード１の解除は、チップセレクト
信号ＣＳ(オーハ゛ーライン)が“Ｌ”レベル、ライトイネーブル
信号ＷＥ(オーハ゛ーライン)が“Ｈ”レベルの状態にして余剰ピ
ンＮＣにパルスを与えると、ＮＡＮＤゲートＧ13の出力
ノード１３が、パルス発生中だけ“Ｌ”レベルになり、
ＮチャネルＭＯＳトランジスタＱN12、ＰチャネルＭＯ
ＳトランジスタＱP12が共にオン状態になる。その結
果、接地電位すなわち“Ｌ”レベルがインバータＩ11の
入力に与えられ、その結果、テストモード１制御信号Ｔ
Ｅ1が“Ｈ”レベルから“Ｌ”レベルに遷移し、テスト
モード１が解除される。この場合も余剰ピンＮＣへのパ
ルスが消えた後も、インバータＩ11，Ｉ12により、Ｉ11
の入力レベルは“Ｌ”レベルに保たれ、テストモード１
制御信号ＴＥ1もまた“Ｌ”レベルを保持する。
信号ＣＳ(オーハ゛ーライン)が“Ｌ”レベル、ライトイネーブル
信号ＷＥ(オーハ゛ーライン)が“Ｈ”レベルの状態にして余剰ピ
ンＮＣにパルスを与えると、ＮＡＮＤゲートＧ13の出力
ノード１３が、パルス発生中だけ“Ｌ”レベルになり、
ＮチャネルＭＯＳトランジスタＱN12、ＰチャネルＭＯ
ＳトランジスタＱP12が共にオン状態になる。その結
果、接地電位すなわち“Ｌ”レベルがインバータＩ11の
入力に与えられ、その結果、テストモード１制御信号Ｔ
Ｅ1が“Ｈ”レベルから“Ｌ”レベルに遷移し、テスト
モード１が解除される。この場合も余剰ピンＮＣへのパ
ルスが消えた後も、インバータＩ11，Ｉ12により、Ｉ11
の入力レベルは“Ｌ”レベルに保たれ、テストモード１
制御信号ＴＥ1もまた“Ｌ”レベルを保持する。
【００２５】以上のテストモード１の設定および解除の
タイミングをまとめると、図２の様になる。
タイミングをまとめると、図２の様になる。
【００２６】次に、テストモード２への設定はチップセ
レクト信号ＣＳ(オーハ゛ーライン)が“Ｈ”レベル、ライトイネ
ーブル信号ＷＥ(オーハ゛ーライン)が“Ｌ”レベルの状態で余剰
ピンＮＣにパルスを与えることにより、実現される。テ
ストモード１の設定の時との違いはライトイネーブル信
号ＷＥ(オーハ゛ーライン)が“Ｈ”レベル(オーハ゛ーライン)“Ｌ”レベ
ルになった点だけである。また、テストモード２の解除
は、テストモード１の解除と同じ方法により行われる。
テストモード２の設定・解除タイミングをまとめると、
図３のようになる。
レクト信号ＣＳ(オーハ゛ーライン)が“Ｈ”レベル、ライトイネ
ーブル信号ＷＥ(オーハ゛ーライン)が“Ｌ”レベルの状態で余剰
ピンＮＣにパルスを与えることにより、実現される。テ
ストモード１の設定の時との違いはライトイネーブル信
号ＷＥ(オーハ゛ーライン)が“Ｈ”レベル(オーハ゛ーライン)“Ｌ”レベ
ルになった点だけである。また、テストモード２の解除
は、テストモード１の解除と同じ方法により行われる。
テストモード２の設定・解除タイミングをまとめると、
図３のようになる。
【００２７】以上述べたように本実施例の回路を用いる
ことにより、２種類のテストモードの設定と解除が実現
できる。尚、テストモード１制御信号ＴＥ１を例えば前
述の並列測定用に使用し、テストモード２制御信号ＴＥ
２は、例えば、前述の内部電源電圧モニタ用に使用する
こともできる。
ことにより、２種類のテストモードの設定と解除が実現
できる。尚、テストモード１制御信号ＴＥ１を例えば前
述の並列測定用に使用し、テストモード２制御信号ＴＥ
２は、例えば、前述の内部電源電圧モニタ用に使用する
こともできる。
【００２８】尚、図１においてチップセレクト信号Ｃ
Ｓ’，ＣＳ(オーハ゛ーライン)、ライトイネーブル信号ＷＥ’，
ＷＥ’(オーハ゛ーライン)の各信号は本来の半導体装置内の他の
回路の制御用に使用しても、テストモードの設定・解除
に影響を与えることはない。
Ｓ’，ＣＳ(オーハ゛ーライン)、ライトイネーブル信号ＷＥ’，
ＷＥ’(オーハ゛ーライン)の各信号は本来の半導体装置内の他の
回路の制御用に使用しても、テストモードの設定・解除
に影響を与えることはない。
【００２９】第１実施例では、ＮＡＮＤゲートＧ11〜Ｇ
12、ＰチャンネルＭＯＳトランジスタＱP11，ＱP13、Ｎ
チャンネルＭＯＳトランジスタＱN11，ＱN12がテストモ
ード設定部を構成し、インバータＩ11〜Ｉ14が保持部を
構成する。また、ＮＡＮＤゲートＧ13、ＰチャネルＭＯ
ＳトランジスタＱP12，ＱP14、ＮチャンネルＭＯＳトラ
ンジスタＱN12，ＱN14は解除部を構成している。
12、ＰチャンネルＭＯＳトランジスタＱP11，ＱP13、Ｎ
チャンネルＭＯＳトランジスタＱN11，ＱN12がテストモ
ード設定部を構成し、インバータＩ11〜Ｉ14が保持部を
構成する。また、ＮＡＮＤゲートＧ13、ＰチャネルＭＯ
ＳトランジスタＱP12，ＱP14、ＮチャンネルＭＯＳトラ
ンジスタＱN12，ＱN14は解除部を構成している。
【００３０】本発明の第２実施例の半導体装置のテスト
モード設定・解除回路を図４に示す。
モード設定・解除回路を図４に示す。
【００３１】本実施例は、前述の第１実施例で用いてい
たチップセレクト信号ＣＳ(オーハ゛ーライン)、ライトイネーブ
ル入力信号ＷＥ(オーハ゛ーライン)だけでなく、アドレス入力信
号のうちの最下位側のビットＡ0，Ａ1も利用することに
より、テストモード設定・解除のできる種類を増加させ
た回路である。アドレスビットＡ0，Ａ1から、バッファ
されて作られる内部ビットＡ0’，Ａ0’(オーハ゛ーライン)、Ａ
1’，Ａ1’(オーハ゛ーライン)は半導体メモリのデコーダ回路に
通常使用されるが、本実施例では、これらの信号の組合
せをテストモード設定回路のＮＡＮＤゲートＧ31〜Ｇ34
に入力することにより、テストモード制御信号としては
テストモード１制御信号ＴＥ1〜テストモード５制御信
号ＴＥ５の合計５種類のテストモード制御信号を設定す
ることができる。
たチップセレクト信号ＣＳ(オーハ゛ーライン)、ライトイネーブ
ル入力信号ＷＥ(オーハ゛ーライン)だけでなく、アドレス入力信
号のうちの最下位側のビットＡ0，Ａ1も利用することに
より、テストモード設定・解除のできる種類を増加させ
た回路である。アドレスビットＡ0，Ａ1から、バッファ
されて作られる内部ビットＡ0’，Ａ0’(オーハ゛ーライン)、Ａ
1’，Ａ1’(オーハ゛ーライン)は半導体メモリのデコーダ回路に
通常使用されるが、本実施例では、これらの信号の組合
せをテストモード設定回路のＮＡＮＤゲートＧ31〜Ｇ34
に入力することにより、テストモード制御信号としては
テストモード１制御信号ＴＥ1〜テストモード５制御信
号ＴＥ５の合計５種類のテストモード制御信号を設定す
ることができる。
【００３２】例えば、内部ビットＡ0’(オーハ゛ーライン)，Ａ
1’(オーハ゛ーライン)を入力するＮＡＮＤゲートをＧ31とし、
内部ビットＡ0’，Ａ1’(オーハ゛ーライン)を入力するＮＡＮＤ
ゲートをＧ32、内部ビットＡ0(オーハ゛ーライン)，Ａ1’を入力
するＮＡＮＤゲートをＧ33、内部ビットＡ0’，Ａ1’を
入力するＮＡＮＤゲートをＧ34とすると、各ＮＡＮＤゲ
ートＧ31〜Ｇ34に付随するインバータＩ31が５つのテス
トモード制御信号の１つをアクティブにする。
1’(オーハ゛ーライン)を入力するＮＡＮＤゲートをＧ31とし、
内部ビットＡ0’，Ａ1’(オーハ゛ーライン)を入力するＮＡＮＤ
ゲートをＧ32、内部ビットＡ0(オーハ゛ーライン)，Ａ1’を入力
するＮＡＮＤゲートをＧ33、内部ビットＡ0’，Ａ1’を
入力するＮＡＮＤゲートをＧ34とすると、各ＮＡＮＤゲ
ートＧ31〜Ｇ34に付随するインバータＩ31が５つのテス
トモード制御信号の１つをアクティブにする。
【００３３】尚、テストモード解除については、前述の
第１実施例と同じ方法にて行われるので、説明は省略す
る。尚、前述の各実施例では、余剰ピンＮＣに与えられ
るパルスは全て“Ｌ”レベルをノーマルとした上向きパ
ルスであったが、逆に“Ｈ”レベルをノーマルとした下
向きパルスとしても同様の回路が構成できることはいう
までもない。
第１実施例と同じ方法にて行われるので、説明は省略す
る。尚、前述の各実施例では、余剰ピンＮＣに与えられ
るパルスは全て“Ｌ”レベルをノーマルとした上向きパ
ルスであったが、逆に“Ｈ”レベルをノーマルとした下
向きパルスとしても同様の回路が構成できることはいう
までもない。
【００３４】また、半導体装置をプリント基板に実装し
たときに、余剰ピンＮＣピンが未接続になる場合に備え
て、シリコンチップ上で、余剰ピンＮＣピンと接地の間
に、例えば１０メガオーム程度の抵抗を付加するなど、
本発明の主旨を満たす種々の応用例が可能である。
たときに、余剰ピンＮＣピンが未接続になる場合に備え
て、シリコンチップ上で、余剰ピンＮＣピンと接地の間
に、例えば１０メガオーム程度の抵抗を付加するなど、
本発明の主旨を満たす種々の応用例が可能である。
【００３５】
【発明の効果】以上説明したように本発明は、複数の信
号入力ピンの論理レベルの組合せを余剰ピンＮＣに与え
られるパルスにより検出することにより、複数のテスト
モード制御信号の設定・解除が可能になるという効果を
有する。
号入力ピンの論理レベルの組合せを余剰ピンＮＣに与え
られるパルスにより検出することにより、複数のテスト
モード制御信号の設定・解除が可能になるという効果を
有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例のテストモード１におけるタイミン
グ図である。
グ図である。
【図３】第１実施例のテストモード２におけるタイミン
グ図である。
グ図である。
【図４】本発明の第２実施例を示す回路図である。
【図５】従来例の通常動作モードを示すブロック図であ
る。
る。
【図６】従来例のテストモードを説明するためのブロッ
ク図である。
ク図である。
【図７】従来例のテストモード信号発生回路を示す回路
図である。
図である。
【図８】従来例のタイミング図である。
Ｇ11，Ｇ12，Ｇ13，Ｇ31，Ｇ32，Ｇ33，Ｇ34 ＮＡＮＤ
ゲート Ｉ11，Ｉ12，Ｉ13，Ｉ14，Ｉ31，Ｉ32 インバータ ＱN11，ＱN12，ＱN13，ＱN14，ＱN31，ＱN32 Ｎチャネ
ルＭＯＳトランジスタ ＱP11，ＱP12，ＱP13，ＱP14，ＱP31，ＱP32 Ｐチャネ
ルＭＯＳトランジスタ
ゲート Ｉ11，Ｉ12，Ｉ13，Ｉ14，Ｉ31，Ｉ32 インバータ ＱN11，ＱN12，ＱN13，ＱN14，ＱN31，ＱN32 Ｎチャネ
ルＭＯＳトランジスタ ＱP11，ＱP12，ＱP13，ＱP14，ＱP31，ＱP32 Ｐチャネ
ルＭＯＳトランジスタ
Claims (2)
- 【請求項１】 通常動作モード時に外部から信号の供給
される信号入力ピンと、通常動作モード時に信号の印加
されない余剰ピンとを有する半導体装置に内蔵され、該
半導体装置をテストモードに設定し、該テストモードか
ら通常動作モードに復帰させる半導体装置のテストモー
ド設定・解除回路において、複数の信号入力ピンにそれ
ぞれ供給される複数の入力信号の論理レベルの組合せを
上記余剰ピンに供給され所定時間活性レベルに移行する
パルスに応答して判別し、該判別結果に応じて複数のテ
ストモード制御信号を選択的に活性化および非活性化す
ることを特徴とする半導体装置のテストモード設定・解
除回路。 - 【請求項２】 通常動作モード時に外部から信号の供給
される複数の信号入力ピンと、通常動作モード時に信号
の印加されない余剰ピンとを有する半導体装置に内蔵さ
れたテストモード設定・解除回路において、余剰ピンに
印加され所定時間活性レベルに移行するパルスに応答し
上記信号入力ピンにそれぞれ印加された複数の入力信号
の論理レベルの組合せを判別し該判別結果に応じて複数
のテストモード制御信号のうちの１つを活性レベルに移
行させるテストモード設定部と、該活性レベルに移行し
たテストモード制御信号を活性レベルに維持する保持部
と、上記パルスに応答し上記複数の入力信号の論理レベ
ルが所定の組合せであることを検出すると保持部に保持
されているテストモード制御信号を非活性レベルに復帰
させる解除部とを備えたことを特徴とする半導体装置の
テストモード設定・解除回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21011091A JP3186105B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体装置のテストモード設定・解除回路 |
| KR1019920013249A KR960003993B1 (ko) | 1991-07-26 | 1992-07-24 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21011091A JP3186105B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体装置のテストモード設定・解除回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0534419A true JPH0534419A (ja) | 1993-02-09 |
| JP3186105B2 JP3186105B2 (ja) | 2001-07-11 |
Family
ID=16583978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21011091A Expired - Fee Related JP3186105B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体装置のテストモード設定・解除回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3186105B2 (ja) |
| KR (1) | KR960003993B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987635A (en) * | 1996-04-23 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device capable of simultaneously performing self-test on memory circuits and logic circuits |
| KR100500468B1 (ko) * | 1998-05-27 | 2005-10-19 | 삼성전자주식회사 | 반도체 장치의 테스트 모드 제어회로 |
| US7451025B2 (en) | 2004-12-03 | 2008-11-11 | Denso Corporation | Test mode circuit and reset control method therefor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI95768C (fi) * | 1993-06-17 | 1996-03-25 | Leiras Oy | Emättimensisäinen antosysteemi |
-
1991
- 1991-07-26 JP JP21011091A patent/JP3186105B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-24 KR KR1019920013249A patent/KR960003993B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987635A (en) * | 1996-04-23 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device capable of simultaneously performing self-test on memory circuits and logic circuits |
| KR100500468B1 (ko) * | 1998-05-27 | 2005-10-19 | 삼성전자주식회사 | 반도체 장치의 테스트 모드 제어회로 |
| US7451025B2 (en) | 2004-12-03 | 2008-11-11 | Denso Corporation | Test mode circuit and reset control method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186105B2 (ja) | 2001-07-11 |
| KR930003315A (ko) | 1993-02-24 |
| KR960003993B1 (ko) | 1996-03-25 |
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|---|---|---|---|
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