KR960003993B1 - 반도체 집적 회로 장치 - Google Patents

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야스오 고바야시
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니뽄 덴끼 가부시끼가이샤
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

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Abstract

내용 없음.

Description

반도체 집적 회로 장치
제 1 도는 표준 동작 모드로 종래의 랜덤 억세스 메모리 장치를 도시한 블럭도.
제 2 도는 병렬(parallel) 테스트 동작 모드로 종래의 랜덤 억세스 메모리 장치를 도시한 블럭도.
제 3 도는 종래의 랜덤 억세스 메모리 장치내의 접속되지 않은 핀과 버퍼 회로 사이에서 상호 접속부를 도시한 회로도.
제 4 도는 종래 랜덤 억세스 메모리 장치의 동작 모드와 접속되지 않은 핀에서의 전압 레벨 사이의 관계를 도시한 타이밍챠트.
제 5 도는 본 발명에 따른 랜덤 억세스 메모리 장치의 회로 배열을 도시한 블럭도.
제 6 도는 제 5 도에 도시된 랜덤 억세스 메모리 장치내에 내장된 검사(inspection) 시스템 제어 유니트의 회로 배열을 도시한 회로도.
제 7 도는 제 1 검사 시퀀스를 나타내는 제 1 테스트 인에이블신호를 발생시키는 타이밍챠트.
제 8 도는 제 2 검사 시퀀스를 나타내는 제 2 테스트 인에이블신호를 발생시키는 타이밍 챠트.
제 9 도는 본 발명에 따른 다른 랜덤 억세스 메모리 장치내에 내장된 검사 시퀀스 제어 유니트의 회로 배열을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 단일 반도체 칩 12 : 메모리 셀 어레이
13 : 프로그래밍 유니트 26 : 검사 시퀀스 제어유니트
본 발명은 반도체 집적 회로 장치에 관한 것으로,특히 반도체 집적 회로 장치내에 진단(diagnostic) 모드를 설정하여, 진단 모드로부터 상기 장치를 제거(release)하는 제어 회로에 관한 것이다.
랜덤 억세스 메모리 장치와 같은 초대규모 집적 회로 장치는 표준 동작 모드, 즉 기록 모드, 판독 모드 및 갱생(refreshing) 모드 뿐만 아니라 진단 동작 모드를 갖고 있다. 랜덤 억세스 메모리 장치가 진단 모드를 가질 경우, 랜덤 억세스 메모리 장치는 본래 내부적으로 메모리 셀을 진단하여, 그와 함께 결합된 외부 테스트 시스템의 적재량(load)을 감소시킨다. 부언하면, 메모리 셀 어레이가 4메가-워드 x 1비트로 배열된다고 추정하면, 단일 기록 동작을 위한 사이클 시간이 1마이크로초일 경우, 소모된 시간 주기 Twr의 전체량은 식(1)으로 주어진다.
Twr=4×106×1×10-6=4초 ……………………………… 식 (1)
특성검사(quality inspection)는 통상적으로 서로 다른 조건하에 기록 및 판독 동작을 반복한다. 기록 동작이 100조건하에 반복될 경우, 특성 검사는 400초 이상 소모시키고, 메모리 셀 어레이의 집적도와 함께 연장된다. 테스트 시퀀스는 아래에서 "시리얼 테스트 모드"로 언급된다.
시간 주기를 줄이기 위하여, 많은 테스트 모드가 제안되었고, 그런 시간 절약 테스트 모드의 통상적인 예는 "병렬 테스트 모드"로 언급된다. 랜덤 억세스 메모리 장치가 병렬 테스트 모드를 입력시킬시에, 내부 접속부는 표준 동작 모드의 내부 접속부와 다르다. 제 1 및 2 도는 제각기 표준 동작 모드와 병렬 테스트 동작모드의 랜덤 억세스 메모리 장치의 내부 접속부를 도시한 것이다. 표준 동작 모드가 활동 고전압 레벨의 테스트 인에이블 신호 TE의 부재에서 랜덤 억세스 메모리 장치내에 설정될 동안, 그의 메모리 셀 어레이는 4메가 워드 x 1비트로 배열된다. 부언하면, 랜덤 억세스 메모리 장치는 512000메모리 셀에 의해 구현되는 각각의 8개의 메모리 블럭 1a 내지 1h으로 이루어지고, 8개의 메모리 블럭 1a 내지 1h은 표준 동작 모드로 선택 유니트(2)와 병렬로 결합된다. 선택 유니트(2)는 번갈아 데이타 입력 핀 DIN과 데이타 출력 핀 DOUT과 결합되고, 데이타 입력 또는 데이타 출력 핀 DIN 또는 DOUT이 동작 모드에 의해 8개의 메모리 블럭 1a 내지 1h의 하나와 결합되도록 블럭 디코더 유니트(3)로부터 공급된 디코드된 신호에 응답한다. 각 메모리 블럭 1a 내지 1h이 512000메모리 셀에 의해 구현되므로, 모든 메모리 셀은 약 4메가-타임즈(4mega-times) 반복된 어드레싱을 통해 억세스 가능하다.
그러나, 랜덤 억세스 메모리 장치가 병렬 테스트 동작 모드를 입력할 겨우, 내부 접속부는 제 2 도에 도시된 바와같이 변화된다. 데이타 입력 핀 DIN은 모든 메모리 블럭 1a 내지 1h과 결합되어, 데이타 비트는 데이타 입력 핀 DIN으로부터 8개의 메모리 블럭 1a 내지 1h로 동시에 분배된다. 8개의 메모리 블럭 1a 내지 1h은 또한 활동 고전압 레벨의 테스트 인에이블 신호 TE에 의해 활성화된 비교 유니트(4)와 병렬로 결합되며, 비교 유니트는 8개의 데이타 비트가 서로 일치하는지 불일치하는지의 그 여부를 알도록 8개의 메모리 블럭 1a 내지 1h으로부터 8개의 판독 데이타 비트를 조사한다. 모든 8개의 데이타 비트가 서로 일치할 경우, 비교 유니트(4)는 일치성을 나타내는 진단 신호를 발생시켜, 진단 신호르르 데이타 출력 핀 DOUT에 공급한다. 그러나, 8개의 데이타 비트의 최소한 하나가 다른 데이타 비트와 불일치할 경우, 비교 유니트(4)는 불일치성을 나타내는 진단 신호를 발생시켜, 데이타 출력 핀 DOUT에 공급한다. 따라서, 데이타 비트는 8개의 메모리 블럭 1a 내지 1h로 동시에 기록되고, 8개의 데이타 비트는 비교 유니트(4)에 의해 동시에 조사된다. 그래서, 특성 검사를 위한 시간 주기는 1/8로 감속된다. 기록 동작은 시리얼 테스트 모드에서 400초 소모시킬 경우, 병렬 테스트 모드는 기록 동작을 위한 시간 주기를 50초로 줄이고, 외부 테스트 시스템의 처리율(through put)은 증진된다. 따라서, 병렬 테스트 모드는 랜덤 억세스 메모리 장치의 검사 비용을 효율적으로 줄인다.
아래에 기술되는 바와같이, 테스트 인에이블 신호 TE는 표준 모드와 병렬 테스트 모드 사이에서 랜덤 억세스 메모리 장치를 변화시키며, 테스트 인에이블 신호 TE는 테스트 모드 신호 TM로부터 발생된다. 테스트 모드 신호 TM는 제 3 도에 도시된 바와같이 랜덤 억세스 메모리 장치의 외부로부터 접속되지 않은 핀 NC에 인가되고, 접속되지 않은 핀 NC은 랜덤 억세스 메모리 장치와 통신하기 위해 전기 시스템내에 이용되지 않는다. 환언하면, 접속되지 않은 핀 NC은 전기 시스템내에서 휴지(idle) 상태에 있다. 접속되지 않은 인버터 IV1 및 IV2의 직렬 조합부와 결합되고, 인버터 IV1 및 IV2의 직렬 조합부는 버퍼 회로 역할을 한다. 테스트 모드 신호 TS는 접속되지 않은 핀 NC으로부터 인버터 IV1 및 IV2의 직렬 접속부로 전달되고, 인버터 IV2는 테스트 인에이블 신호 TE를 비교 유니트(4)와 같은 콤포넌트 회로로 분배시킨다.
테스트 모드 신호 TS 및 테스트 인에이블 신호 TE가 제 4 도에 도시된 바와같이 저전압 레벨로 남아있을동안, 랜덤 억세스 메모리 장치는 표준 모드, 즉 기록 모드, 판독 모드 및 갱생 모드로 동작한다. 그러나, 테스트 모드 신호 TS 및 테스트 인에이블 신호 TE가 시간 t1에서 고전압 레벨로 상향 진행할 경우, 랜덤 억세스 메모리 장치는 병렬 테스트 모드를 입력시킨다. 내부 검사의 완료와 동시에, 테스트 모드 신호 TM 및 테스트 인에이블 신호 TE는 시간 t2에서 저전압 레벨로 하향 진행하고, 랜덤 억세스 메모리 장치는 표준 모드로 복원된다.
그러나, 테스트 인에이블 신호 TE가 표준 모드 및 병렬 테스트 모드 사이에서 단순히 변한다. 환언하면, 내부 검사 시퀀스의 한 종류만이 테스트 인에이블 신호 TE로 선정될 수 있다. 그러나, 점진적인 기술 개선으로 제조업자가 랜덤 억세스 메모리 장치의 메모리 셀을 소형화시킬 수 있으며, 소형 메모리 셀은 스텝-다운(Step-down) 회로와 같은 신규 주변 회로에 의해 보조된다. 스텝-다운 회로는 5볼트의 내부 전력 전압 레벨로부터 예를들어 4볼트의 내부 스텝-다운 전압 레벨을 발생시키며, 스텝-다운 전압 레벨은 메모리셀내에 포함된 스위칭 트랜지스터의 게이트 산화막이 그의 짧은 채널내에 발생된 핫 캐리어(hot carrier)에 의해 저해하지 않게 한다. 그러나, 프로세스 파라미터의 파동은 스텝-다운 회로의 불규칙한 (irregular)회로 파라미터의 원인이 되게 하며 제조업자는 스텝-다운 전압 레벨을 조절하기 위해 레이저 트리밍(trimming)을 통해 회로 파라미터를 조절할 필요가 있다. 이는 랜덤 억세스 메모리 장치가 스텝-다운 회로에 대한 신규 검사 시퀀스를 필요한다는 것을 의미한다.
현행 랜덤 억세스 메모리 장치내에 이용된 다른 새로운 기술은 리젝션으로부터 벗어나기 위한 여분의 기술이다. 대부분의 메모리 셀이 우수할지라도, 메모리 셀 어레이내에 포함된 몇몇 결함있는 메모리 셀은 랜덤 억세스 메모리 장치가 하위 제품이 되게 하고, 여분 기술이 사용되지 않는 한 특성 검사를 통해 제거된다. 그러나, 여분 기술은 결함있는 메모리 셀이 여분 메모리 셀로 대체되게 하고, 랜덤 억세스 메모리 장치는 리젝션으로부터 벗어나게 된다. 그래서, 여분 기술은 생산량을 늘리는 데에 필요하다.여분 기술이 하위 제품을 제거할 경우, 제조업자는 고장을 발견하여 수리하기 위해 여분 메모리 셀의 용도와 결함있는 메모리셀의 어드레스를 아는 것이 바람직하며, 이런 이유로, 여분 기술에 대한 검사가 패키징 후에 이루어진다. 이는 다른 검사 시퀀스가 랜덤 억세스 메모리 장치내에 설정된다는 것을 의미한다.
따라서, 제조업자는 하나 이상의 검사 시퀀스를 필요로 하며, 랜덤 억세스 메모리 장치는 그의 외측으로부터 요구문(request)을 식별한다. 각 검사 시퀀스를 나타내는 테스트 모드 신호가 접속되지 않은 각 핀에 인가될 경우, 핀수는 랜덤 억세스 메모리 장치내에 사용된 신규 기술과 함께 증가되며, 접속되지 않은 그런 핀은 배치(layout) 또는 반도체 칩을 확장하거나 단단하게 한다.
그래서, 본 발명의 중요한 목적은 접속되지 않은 핀에 인가된 테스트 모드 신호에 의해 다수의 검사 시퀀스를 선택적으로 수행하는 반도체 집적 회로 장치를 제공하는 것이다.
이런 목적을 성취하기 위하여, 본 발명은 신호핀에 인가된 명령 신호의 조합에 의해 요구문을 식별하도록 제안하고 있다.
본 발명에 따르면, 동작의 표준 모드 및 진단 모드를 선택적으로 입력시키며, 다수의 검사 시퀀스가 동작의 진단 모드에서 선택적으로 수행되는 반도체 집적 회로 장치가 제공되는데, 상기 장치는,
a) 진단 모드에서 다수의 검사 시퀀스의 하나를 통해 진단된 제 1 콤포넌트 회로,
b) 진단 모드에서 다수의 검사 시퀀스의 다른 시퀀스를 통해 진단된 제 2 콤포넌트 회로와,
c) 표준 모드에서 휴지하는 접속되지 않은 핀과, 표준 모드에서 이용된 다수의 신호 핀과 결합되고, 명령 신호의 논리 레벨의 조합에 의해 다수의 검사 시퀀스를 나타내는 다수의 테스트 인에이블 신호를 선택적으로 발생시키기 위해 접속되지 않은 핀에서의 진단 모드 신호와, 동작의 진단 모드의 신호 핀에서의 명령 신호에 응답하는 검사 시퀀스 제어 유니트를 포함한다.
이하,첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
제 5 도에서, 본 발명을 실시하는 랜덤 억세스 메모리 장치는 단일 반도체 칩(11)상에서 제조된다. 랜덤 억세스 메모리 장치는 동작의 표준 모드와 진단 모드를 선택적으로 입력시키며, 표준 모드는 판독 위상, 기록 위상 및 갱생 위상을 갖는다. 동작의 진단 모드에서, 판독 억세스 메모리 장치는 전술된 바와같은 병렬 테스트 동작과, 아래에 더욱 상세히 기술되는 다른 검사 시퀀스를 선택적으로 수행시킨다.
랜덤 억세스 메모리 장치는 다수의 메모리 블럭(12a 내지 12h)으로 점선으로 이루어진 메모리 셀 어레이(12)를 포함한다. 각 메모리 셀 블럭(12a 내지 12h)은 많은 수의 메모리 셀에 의해 구현되며, 그의 몇몇은 작은 버블(small bubble)로 표시되고, 메모리 셀은 각 어드레스 가능한 로케이션(location)을 제공한다. 예정된 메모리 셀은 여분 메모리 셀 역할을 하며, 결함있는 메모리 셀은 구제(rescuring)를 위해 여분 메모리셀로 대체된다. 즉, 병렬 테스트 동작이 결함있는 메모리 셀을 찾을 경우, 결함있는 메모리 셀에 할당된 어드레스는 프로그래밍 유니트(16)내에서 메모리되며, 결함있는 메모리 셀과 결합된 워드 라인은 여분 워드라인으로 대체된다. 행 어드레스 비트가 프로그래밍 유니트(16)에 공급되므로, 프로그래밍 유니트(16)는 각 결함있는 메모리 셀에 대한 억세스를 식별하고, 결함있는 메모리 셀 대신에 여분 메모리 셀에 대한 억세스를 조종할 수 있다.
메모리 셀 어레이(12)는 행 어드레스 디코더 유니트(14) 및 워드 라인 구동 유니트(15)로 수반되고, 여분 메모리 셀은 여분 워드 라인을 통해 여분 워드 라인 구동 유니트(16)와 결합된다. 행 어드레스 디코더 유니트(14)는 어드레스 핀 A1 내지 Ax에 인가된 외부 어드레스 신호의 행 어드레스 비트를 디코드하여 워드라인 구동 유니트(15)가 외부 어드레스 신호가 프로그래밍 유니트(13)내에 저장된 어드레스를 나타내지 않는 한 메모리 블럭(12a 내지 12h) 사이에서 공유된 워드 라인을 선택적으로 구동하게 한다. 여분 워드 라인 구동 유니트(16)는 프로그래밍 유니트(13)의 제어하에 있고, 프로그래밍 유니트(13)는 여분 워드 라인 구동 유니트(16)가 결함있는 메모리 셀에 대한 억세스와 동시에 결함있는 메모리 셀과 결합된 워드 라인 대신에 여분 워드 라인의 하나를 구동하게 한다. 프로그래밍 유니트(13)는 여분 워드 라인 구동 유니트(16)가 여분 워드 라인을 구동하게 할 동안, 워드 라인 구동 유니트(15)는 프로그래밍 유니트(13)에 의해 디스에이블된다.
신호 핀 CS에서의 칩 선택 신호 CS의 존재와 다른 신호 핀 WE에서의 기록 인에이블 신호 WE의 부재의 판독 위상에서, 데이타 비트는 선택된 워드 라인 또는 선택된 여분 워드 라인과 결합된 메모리 셀 또는 여분 메모리 셀로부터 판독되며, 감지 증폭기(17)는 메모리 블럭(12a 내지 12h)으로부터 판독된 데이타 비트의 논리 레벨을 신속하게 식별한다. 데이타 비트는 열 선택 유니트(18) 및 블럭 선택 유니트(19)를 통해 데이타 버퍼 유니트(20)로 전달되며, 한 판독 데이타 비트는 데이타 출력 핀 DOUT에서 나타난다. 그러나, 기록 위상이 칩 선택 신호 CS 및 기록 인에이블 신호 WE의 동시 발생으로 랜덤 억세스 메모리 장치내에 설정될 경우, 기록 데이타 비트는 데이타 버퍼 유니트(20)내에 일시 저장되어, 블럭 선택 유니트(19) 및 열 선택 유니트(18)를 통해 어드레스 핀 A1 내지 Ax에서 외부 어드레스 신호에 의해 나타난 한 메모리 셀로 전달된다. 열 선택 유니트(18) 및 블럭 선택 유니트(19)는 열/블럭 디코더 유니트(19A)의 제어하에 있다. 더우기, 워드 라인은 갱생 위상에서 데이타 비트를 판독하기 위해 구동되며, 데이타 비트는 감지 증폭기(17)에서 동작 갱생의 완료와 동시에 메모리 셀로 재기록된다. 판독 시퀀스, 기록 시퀀스 및 갱생 시퀀스는 내부 타이밍 발생 유니트(21)에서 벌생된 내부 제어 신호와 동기하여 수행되며, 칩 선택 신호 CS, 기록 인에이블신호 WE 및 (도시되지 않은) 다른 제어 신호는 예정된 어드레스 비트와 함께 내부 타이밍 발생 유니트(21)에 공급된다.
바람직하지 않은 핫 캐리어로부터 메모리 셀을 방지하기 위하여, 전원 Vcc에서의 외부 전력 전압 레벨 Vcc은 먼저 안정기(22)에 공급되고, 안정기(22)는 외부 전력 전압 레벨을 랜덤 억세스 메모리 장치의 콤포넌트 유니트로 분배한다. 그러나, 메모리 셀 어레이(12)는 외부 전력 전압 레벨로 직접 공급되지 않으며, 스텝-다운 회로(23)는 스텝-다운 전압 레벨을 메모리 셀 어레이(12)에 공급한다. 스텝-다운 전압 레벨은 외부 전력 전압 레벨 Vcc보다 낮다. 스텝-다운 회로(23)는 예정된 값으로 조절된 기준 전압 레벨을 내부적으로 발생시켜, 스텝-다운 전압 레벨이 예정된 좁은 범위 외부로 어렵게 시프트되도록 스텝-다운 전압 레벨을 기준 전압 레벨로 조절한다.
랜덤 억세스 메모리 장치의 특성을 보증하기 위하여, 랜덤 억세스 메모리 장치는 제조 공장으로부터 운반하기 전에 특성 검사된다. 이런 이유로, 제 5 도에 도시된 랜덤 억세스 메모리 장치는 검사 시퀀스를 내부적으로 수행시키는 진단 동작 모드를 갖는다. 이런 경우에, 메모리 셀 어레이(12)에 대한 최소한 병렬 테스트 시퀀스와, 스텝-다운 회로(23)의 기준 전압 레벨에 대한 모니터링 시퀀스는 진단 동작 모드에서 내부적으로 수행된다. 병렬 테스트 시퀀스 및 모니터링 시퀀스를 수행하기 위하여, 비교 유니트(24) 및 모니터 회로(25)는 랜덤 억세스 메모리 장치내에 포함된다. 부언하면, 랜덤 억세스 메모리 장치가 병렬 테스트 시퀀스를 수행할 동안, 일부의 테스트 패턴을 형성하는 각 테스트 데이타 비트는 각 기록 동작으로 저장하기 위해 메모리 블럭(12a 내지 12h)으로 동시에 분배되고, 테스트 데이타 비트는 단일 판독 동작의 메모리 블럭(12a 내지 12h)으로부터 동시에 판독된다. 테스트 데이타 비트는 불일치성이 일어나는지를 알도록 비교되고, 비교 유니트(24)는 데이타 버퍼 유니트(20)를 통해 일치성이나 불일치성을 나타내는 제 1 진단 신호를 데이타 출력 핀 DOUT에 공급한다. 제 1 진단 신호가 불일치성을 나타낼 경우, 분석자는 행 외부 어드레스 비트에 의해 표시된 행 어드레스에서 워드 라인과 결합된 결함있는 메모리 셀을 긍정 응답(acknowledge)시킨다. 그때, 결함있는 메모리 셀과 결합된 워드 라인은 한 여분 워드 라인으로 대체되고, 행 어드레스는 프로그래밍 유니트(13)내에 메모리 된다. 판독 테스트 데이타 비트가 동시에 조사되므로, 병렬 테스트 시퀀스에 대한 시간 주기는 직렬 테스트 시퀀스 보다 더욱 짧다.
모니터링 시퀀스는 기준 전압 레벨을 트리밍하기 위해 수행된다. 즉, 기준 전압 레벨은 프로세스 파라미터의 파동에 의해 예정된 값으로부터 벗어나기 쉬우며, 기준 전압 레벨의 편차는 트리밍을 통해 교정된다. 이런 이유로, 모니터 회로(25)는 스텝-다운 회로(23)와 관련하여 제공되고, 기준 전압 레벨이 억셉트가능한 범위내에 떨어지는 여부를 알도록 모니터링 시퀀스내의 기준 전압 레벨을 모니터링한다. 기준 전압 레벨이 억셉트가능한 범위내에 떨어질 경우, 모니터 회로(25)는 억셉트로 나타내는 제 2 진단 신호를 핀 P1에 공급한다. 그러나, 그렇지 않은 경우, 트리밍 동작은 기준 전압 레벨이 억셉트할 수 있을 때까지 반복된다.
따라서, 본 발명을 실시하는 랜덤 억세스 메모리 장치는 두 검사 시퀀스를 가지며, 검사 시퀀스는 제각기 제 1 및 2 테스트 인에이블 신호 TE1 및 TE2로 개시한다. 제 1 및 2 테스트 인에이블 신호 TE1 및 TE2는 검사 시퀀스 제어 유니트(26)에 의해 선택적으로 발생되며, 검사 시퀀스 제어 유니트(26)는 제 6 도에서 상세히 설명된다. 검사 시퀀스 제어 유니트(26)는 제 6 도에서 상세히 설명된다. 검사 시퀀스 제어 유니트(26)는 칩 인에이블 신호 CS 및 기록 인에이블 신호 WE로 제각기 지정된 신호 핀 뿐만 아니라 한 접속되지 않은 핀 NC과도 결합된다. 테스트 모드 신호 TS는(도시되지 않은) 테스트 시스템으로부터 접속되지 않은 핀 NC에 인가되며, 2-비트 명령 신호 INS1 및 INS2는 또한 테스트 시스템으로부터 신호 핀 CS 및 WE에 공급된다. 검사 시퀀스 제어 유니트(26)는 주로 프리디코더 서브-유니트(26a), 명령 디코더 서브-유니트(26b) 및 구동 서브-유니트(26c)로 구성된다.
프리디코더 서브-유니트(26a)는 외부 테스트 모드 신호 TS로부터 내부 테스트 모드 신호 ITS를 발생시키는 인버터 INV1 및 INV2의 제 1 시리즈 조합, 명령 신호의 제 1 비트로부터 제 1 프리디코드된 신호 INS1a 및 그의 상호 신호 INS1b를 발생시키는 인버터 INV3, INV4 및 INV5의 제 1 시리즈 조합과, 명령 신호 INS2의 제 2 비트로부터 제 2 프리디코드된 신호 INS2a 및 그의 상보 신호 INS1b를 발생시키는 인버터 INV6, INV7 및 INV9의 제 3 시리즈 조합으로 구성된다. 내부 테스트 모드 신호 ITS는 디코더 서브-유니트(26b)의 인에이블 신호 역할을 하며, 디코더 서브-유니트(26b)는 제 1 및 제 2 프리디코드된 신호 INS1a 및 INS2a와 그의 상보 신호 INS1b 및 INS2b의 조합에 의해 검사 시퀀스에 대한 명령어를 식별한다.
디코더 서브-유니트(26b)는 3개의 NAND 게이트 NA1,NA2 및 NA3로 구성되며, NAND 게이트 NA1 내지 NA3는 내부 테스트 모드 신호 ITS로 인에이블 된다. 상보 신호 INS1b는 제 1 디코드된 신호 DEC1를 발생시키는 상보 신호 INS2b로 NAND되고, AND 게이트 NA2는 상보 신호 INS1b와, 제 2디코드된 신호 DEC2를 발생시키는 제 2 프리디코드된 신호 INS2a에 의해 NAND 동작을 수행시킨다. NAND 게이트 NA3는 제 1 프리디코드된 신호 INS1a 및 상보 신호 INS2b에서 NAND 동작을 수행시킨다.
구동 서브-유니트(26c)는 제 1 및 2 테스트 인에이블 신호 TE1 및 TE2에 제각기 할당된 두 구동 회로를 갖는다. 제 1 테스트 인에이블 신호 TE1에 할당된 구동 회로는 제 1 및 3 디코드된 신호 DEC1 및 DEC3에 응답하고, 제 2 테스트 인에이블 신호 TE2에 할당된 다른 구동 회로는 제 2 및 3 디코드된 신호 DEC2 및 DEC3에 응답한다. 제 1 테스트 인에이블 신호 TE1에 할당된 구동 회로는 상보 디코드된 신호 CDEC1를 발생시키는 인버터 INV9, 전력 전압 라인 Vcc와 둘다 결합된 n-채널 증진형 전계효과 트랜지스터 베4DP 의해 구현된 제 2 전달 게이트, 제 1 및 2 전달 게이트와 결합된 인버터 INV10 및 INV11에 의해 구현된 래치 회로와, 래치 회로와 결합된 출력 인버터를 구비한다. 마찬가지로, 제 2 인에이블 신호 TE2에 할당된 구동 회로는 상보 디코드된 신호 CDEC2를 발생시키는 인버터INV13, 전력 전압 라인 Vcc와 둘다 n-채널 증진형 전계효과 트랜지스터 QN5 및 p-채널 증진형 전계효과 트랜지스터 QP6의 병렬 조합으로 구현된 제 3 전달 게이트, 접지 전압 라인과 결합된 n-채널 증진형 전계효과 트랜지스터 QN7와 p-채널 증진형 전계효과 트랜지스터 QN8의 병렬조합으로 구현된 제 4 전달 게이트, 제 3 및 4 전달 게이트와 결합된 인버터 INV14 및 INV15에 의해 구현된 래치 회로와, 래치 회로와 결합된 출력 인버터 INV16를 포함한다. 그러나, 보상 신호 CDEC3를 위한 인버터 INV17는 제 1 및 2 인에이블 신호 TE1 및 TE2DP 제각기 할당된 구동 회로 사이에서 공유된다. NAND 게이트 NA1는 논리 "0" 레벨에 대응하는 활동 저전압 레벨의 제 1 디코드된 신호 DEC1를 발생시킴으로써, 제 1 전달 게이트는 고전압 레벨의 제 1 테스트 인에이블 신호 TE1를 관련된 래치 회로와 출력 인버터 INV12에 공급하도록 턴온한다. 그러나, NAND 기이트가 제 1 프리디코드된 신호 INS1a와 논리 "0" 레벨의 상보 신호 INS2b의 동시 존재를 긍정 응답하고, 제 2 전달 게이트는 제 1 인에이블 신호 TE1를 비활동 저전압 레벨로 복원하도록 턴온한다.
마찬가지로, NAND 게이트 NA2는 상보 신호 INS1b와 논리 "1" 레벨의 제 2 프리디코드된 신호 INS2a의 동시 존재를 긍정 응답하고, 제 2 디코드된 신호 dec2는 제 2 테스트 인에이블 신호 TE2를 활동 고전압 레벨로 구동시키도록 제 3 전달 게이트가 턴온하게 한다. 그러나, 제 1 프리디코드된 신호 INS1a 및 상보 신호 2b는 논리 "1"레벨일 경우, 제 3 디코드된 신호 DEC3는 제 4 전달 게이트가 턴온하게 하여, 제 2 테스트 인에이블 신호 TE2가 비활동 저전압 레벨로 복원되게 한다.
검사 시퀀스 발생 유니트(26)의 회로 동작은 아래에서 제 7 및 8도를 참조로 요약된다. 외부 명령 신호 INS1 및 INS2의 제 1 및 2 비트가 시간 t1에서 활동 고전압 레벨로 상승할 경우, 외부 명령 신호 INS1 및 INS2는 병렬 테스트 시퀀스로 나타낸다. 시간 t2에서 테스트 모드 신호 TS의 상승과 동시에, 프리디코더 서브-유니트(26a)는 상보 신호 INS1b 및 INS2b를 논리 "1" 레벨로 시프트시키며, NAND 게이트 NA1는 논리 "1"레벨의 상보 신호 INS1b 및 INS2b의 동시 존재를 긍정 응답시킨다. 그때, 구동 서브-유니트(26c)는 시간 t3에서 제 1 테스트 인에이블 신호TE1를 리프트(lift)하고, 제 1 테스트 인에이블 신호 TE1는 비교 유니트(24)가 전술된 바와같이 병렬 테스트 시퀀스를 수행시키게 한다. 병렬 테스트 시퀀스의 입력후에, 외부 테스트 모드 신호 TS는 저전압 레벨로 복원되고, 제 1 및 2 전달 게이트 와 결합된 래치 회로는 출력 인버터 INV12가 고전압 레벨로 제 1 인에이블 신호 TE1를 유지시키게 한다. 병렬 테스트 시퀀스의 완료와 동시에, 외부 명령 신호 INS1의 제 1비트는 시간 t5에서 비활동 저전압 레벨로 복원되고, 프리디코드된 서브-유니트(26a)는 상보 신호 INS1b가 비활동 저전압 레벨로 하락하게 한다. 그러나, 제 1 프리디코드된 신호 INS1a는 고전압 레벨로 상승하고, 제 2 상보 비트 INS2b는 고전압 레벨 상태에 있다. 테스트 모드 신호 TS가 시간 t6에서 다시 고전압 레벨로 상승할 경우, NAND 게이트 NA1 내지 NA3는 고전압, 레벨의 내부 테스트 모드 신호 ITS로 인에이블 된다. 그때, NAND 게이트 NA3는 제 1 프리디코드된 신호 INS1a 및 논리 "1" 레벨의 상보 비트 INS2b의 동시 존재를 긍정 응답하며, 제 3 디코드된 신호 DEC3는 제 1 테스트 인에이블 신호 TE1가 시간 t7에서 비활동 저전압 레벨로 하락한다.
외부 명령 신호 INS1의 제 1 비트가 시간 t1에서 활동 고전압 레벨로 상승하여, 제 2 비트 INS2를 저전압 레벨로 남겨둘 경우, 외부 명령 신호 INS1 및 INS2는 모니터링 시퀀스로 나타낸다. 시간 t12에서 테스트 모드 신호 TS의 상승과 동시에, 프리디코더 서브-유니트(26a)는 상보 신호 INS1b 및 제 2 프리디코드된 신호 INS2a를 논리 "1" 레벨로 시프트시키고, NAND 게이트 NA2는 상보 신호 INS1b 및 논리 "1" 레벨의 제 2 프리디코드된 신호 INS2a를 긍정 응답시킨다. 그때, 구동 서브-유니트(26c)는 시간 t13에서 제 2 테스트 인에이블 신호 TE2를 리프트하고, 제 2 테스트 인에이블 신호 TE2는 모니터 회로(25)RK 전술된 바와같이 모니터링 시퀀스를 수행시키게 한다. 모니터링 시퀀스의 입력후에, 외부 테스트 모드 입력 TS은 시간 t14에서 저전압 레벨로 복원되고, 제 3 및 4 전달 게이트와 관련된 래치 회로는 출력 인버터 INV16가 제 2 인에이블 신호 TE2를 고전압 레벨로 유지된다. 모니터링 시퀀스의 완료와 동시에, 외부 명령 신호 INS1의 제 1 비트는 시간 t15에서 비활동 저전압 레벨로 복원되고, 프리디코드된 서브-유니트(26a)는 상보 신호 INS1b가 비활동 저전압 레벨로 하락하게 한다. 그러나, 제 1 프리디코드된 신호 INS1a는 고전압 레벨로 상승하고, 제 2 상보 비트 INS2b는 고전압 레벨 상태에 있다. 테스트 모드 신호 TS가 시간 T16에서 다시 고전압 레벨로 상승할 경우, NAND 게이트 NA1 내지 NA3는 고전압 레벨의 내부 테스트 모드 신호 ITS로 인에이블 된다. 그때 NAND 게이트 NA3는 제 1 프리디코드된 신호 INS1a 및 논리 "1" 레벨의 상보 비트 INS2b의 동시 존재를 긍정 응답하고, 제 3 디코드된 신호 DEC3는 제 2 테스트 인에이블 신호 TE2가 시간 t17에서 비활동 저전압 레벨로 하락하게 한다.
전술한 바로부터 알 수 있듯이, 랜덤 억세스 메모리 장치는 접속되지 않은 핀 NC에서의 테스트 모드 신호 TS 및, 신호 핀 CS 및 WE에서의 멀티-비트 명령 신호의 동시 존재에서 검사 시퀀스를 선택적으로 입력시킨다. 신호 핀 CS 및 WE이 외부 제어 신호 CS 및 WE와 멀티-비트 명령 신호 INS1 및 INS2 사이에서 공유되므로, 랜덤 억세스 메모리 장치는 진단 동작 모드에 대한 외부 신호에 배타적으로 할당된 핀 수의 손실없이 검사 시퀀스를 증가시킬 수 있다.
본 발명의 제 9 도에서, 본 발명을 실시한 다른 랜덤 억세스 메모리 장치내에 포함된 검사 시퀀스 제어 유니트(26)는 프리디코더 서브-유니트(36a), 디코더 서브-유니트(36b) 및 구동 서브-유니트(36c)로 주로 구성된다. 프리디코더 서브-유니트(36a)는 접속되지 않은 핀 NC, 신호 핀 CS 및 WE과 어드레스 핀 A0 및 A1과 결합되고, 4-비트 명령 신호 INS1,INS2,INS3 및 INS4는 신호 핀 CS 및 WE과 어드레스 및 A0 및 A1에 공급된다. 디코더 서브-유니트(36b)는 6개의 NAND 게이트에 의해 구현되고, 3개의 NAND 게이트 NA1,NA2, NA5 및 NA6만이 간략화를 위해 제 9 도에 도시된다. NAND 게이트 NA1 내지 NA6는 내부 테스트 모드 신호 ITS로 인에이블되어, 프리디코드된 신호 INS1a 내지 INS4a 및 상보 신호 INS1b 및 INS4b에 응답하게 된다. NAND 게이트 NA1 내지 NA5는 제 1 내지 5 테스트 인에이블 신호 TE1 내지 TE5를 선택적으로 발생시키며, NAND 게이트 NA6는 5개의 검사 시퀀스중 하나로부터 제 6 디코드된 신호 DEC5로 랜덤 억세스 메모리 장치를 해제시킨다. NAND 게이트 NA1 내지 NA6와 제각기 결합된 구동 회로는 제 1 실시예의 것과 유사하여 더 이상 기술되지 않는다. 제 1 및 2 테스트 인에이블 신호 TE1 및 TE2는 제 1 실시예의 것과 유사한 바와같이 제각기 병렬 테스트 시퀀스 및 모니터링 시퀀스를 나타낸다. 제 3 테스트 인에이블 신호 TE3는 프로그래밍 유니트에 할당되어, 여기에 저장된 행어드레스를 결정한다.
따라서, 제 2 실시예를 구현하는 랜덤 억세스 메모리 장치는 외부 테스트 모드 신호 TS의 존재시 5 개의 검사 시퀀스중 하나를 선택적으로 입력시킬 수 있으며, 한 핀만이 동작 진단 모드의 입력을 위해 배타적으로 이용된다.
본 발명의 특정 실시예가 기술되었지만 본 발명의 정신 및 범주로부터 벗어나지 않고 본 분야의 숙련자에게는 다양하게 변형가능하다. 예를들면, 본 발명은 하나 이상의 검사 시퀀스를 가진 어느 반도체 집적 회로장치에 적용할 수 있다. 본 발명은 랜덤 억세스 메모리 장치로 장비되거나 상기 장치없이 반도체 집적 회로장치에 적용될 수 있다.

Claims (7)

  1. 동작의 표준 모드 및 진단 모드를 선택적으로 입력시키며, 다수의 검사 시퀀스가 동작의 진단 모드에서 선택적으로 수행되는 반도체 집적 회로 장치로서, a) 진단 모드에서 다수의 검사 시퀀스의 하나를 통해 진단된 제 1 콤포넌트 회로(24)와, b) 진단 모드에서 다수의 검사 시퀀스의 다른 시퀀스를 통해 진단 된 제 2 콤포넌트 회로(25)를 포함하는 반도체 집적 회로 장치에 있어서, c) 상기 표준 모드에서 휴지하는 접속되지 않는 핀(NC)과, 상기 표준 모드에서 이용된 다수의 신호핀(CS/WE ; CS/SE/A0/A1)과 결합되고, 명령 신호의 논리 레벨의 조합에 의해 다수의 검사 시퀀스를 나타내는 다수의 테스트 인에이블 신호(TE1/TE2 ; TE1/TE2/TE3/TE4/TE5)를 선택적으로 발생시키기 위해 접속되지 않은 핀에서의 진단 모드 신호(TS)와, 동작의 진단 모드의 상기 신호 핀에서의 명령 신호(INS1/INS2 ; INS1/INS2/INS3/INS4)에 응답하는 검사 시퀀스 제어 유니트를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서, 상기 검사 시퀀스 제어 유니트는 인에이블 신호(ITS), 다수의 프리디코드된 신호(INS1a/INS2a ; INS1a/INS2a/INS3a/INS4a) 및 상기 각 프리디코드된 신호의 상보 신호(INS1b/INS2b/INS3b/INS4b)를 발생시키는 상기 다수의 신호 핀과 상기 접속되지 않은 핀과 결합된 프리디코더 서브-유니트(26a ; 36a), 상기 인에이블 신호, 상기 다수의 프리 디코드된 신호 및 ; 상기 명령 신호로 나타낸 상기 다수의 검사 시퀀스의 하나를 긍정 응답시켜, 상기 다수의 검사 시퀀스를 나타내는 다수의 디코드된 신호(DEC1/DEC2/DEC3 ; DEC1/DEC2/DEC3/DEC4/DEC5/DEC6)를 선택적으로 발생시키는 상기 상보 신호로 공급된 디코더 서브-유니트(26b ; 36b)와, 상기 다수의 디코드된 신호에 응답하여 상기 다수의 테스트 인에이블 신호를 선택적으로 발생시키는 구동 서브-유니트(26c ; 36c)를 포함하는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서, 상기 프리디코더 서브-유니트는 상기 인에이블 신호를 위한 인버터(INV1/INV2)의 제 1 시리즈 조합주, 상기 다수의 프리디코드된 신호에 제각기 할당된 인버터(INV3/INV4/INV5 ; INV6/INV7/INV8)의 다수의 제 2 시리즈 조합부와, 상기 다수의 제 2 시리즈 조합부의 상기 인버터로부터 선택되고, 제각기 상기 상보 신호에 할당된 인버터(INV3/INV4 ; INV6/INV7)의 다수의 제 3 시리즈 조합부를 포함하는데, 상기 제 2 시리즈 조합부의 각각은 상기 제 3 시리즈 조합부와 인버터 숫자상 서로 다른 반도체 집적 회로 장치.
  4. 제 2 항에 있어서, 상기 디코더 서브-유니트는 상기 인에이블 신호와 인에이블된 다수의 논리 게이트(NA1/NA2/NA3 ; NA1/NA2/NA3/NA4/NA5/NA6)를 포함하며, 상기 다수의 프리디코드된 신호 및 상기 다수의 상보 신호는 상기 다수의 논리 게이트에 선택적으로 공급되는 반도체 집적회로 장치.
  5. 제 4 항에 있어서, 논리 게이트는 NAND 동작을 수행시키는 반도체 집적 회로 장치.
  6. 제 2 항에 있어서, 상기 구동 서브-유니트는 상기 디코드된 신호의 상보 신호(CDED1/CDED2/CDED3)를 발생시키기 위해 상기 디코더-유니트와 결합된 다수의 인버터(INV9/INV13/INV17), 상기 다수의 테스트 인에이블 신호와 제각기 관련되고, 제1 및 2전력 전압 라인과 결합된 다수의 전달 게이트쌍(QN1/QP2/QN3/QP4 ;QN5/QP6/QN7/QP8), 상기 다수의 전달 게이트쌍과 제각기 결합된 다수의 래치회로((INV10/INV11 ; INV14/INV15)와, 상기 다수의 테스트 인에이블 신호를 발생시키기 위해 상기 다수의 래치 회로와 제각기 결합된 다수의 출력 인버터(INV12,INV16)를 포함하는 반도체 집적 회로 장치.
  7. 제 1 항에 있어서, 상기 집적 회로는 랜덤 억세스 메모리인 반도체 집적 회로 장치.
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