JP2002008392A - 半導体記憶装置およびその評価方法 - Google Patents
半導体記憶装置およびその評価方法Info
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- JP2002008392A JP2002008392A JP2000187283A JP2000187283A JP2002008392A JP 2002008392 A JP2002008392 A JP 2002008392A JP 2000187283 A JP2000187283 A JP 2000187283A JP 2000187283 A JP2000187283 A JP 2000187283A JP 2002008392 A JP2002008392 A JP 2002008392A
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Abstract
(57)【要約】
【課題】 ＶＰＰの昇圧不足原因である電源昇圧回路内
の不具合箇所を容易に特定することができ、また各回路
ブロック毎の動作評価も容易に行える手段およびこの手
段を利用した評価解析方法を提供する。 【解決手段】 複数の回路ブロックで構成された半導体
記憶装置の電源昇圧回路（ＶＰＰ発生回路）において、
複数の回路ブロック（２，３，４）の少なくとも２つの
回路ブロックを切換制御信号（ｇ，ｈ）によって電気的
に接続または切断する動作切換回路（５，７）と、動作
切換回路（５，７）に接続する電極パッド（６，８）と
からなる、複数の回路ブロック（２，３，４）の各々の
動作を個別に評価可能な手段を有している。これによ
り、各回路ブロックごとにその動作を評価することが可
能となり、不具合箇所を迅速に絞り込むことができる。
の不具合箇所を容易に特定することができ、また各回路
ブロック毎の動作評価も容易に行える手段およびこの手
段を利用した評価解析方法を提供する。 【解決手段】 複数の回路ブロックで構成された半導体
記憶装置の電源昇圧回路（ＶＰＰ発生回路）において、
複数の回路ブロック（２，３，４）の少なくとも２つの
回路ブロックを切換制御信号（ｇ，ｈ）によって電気的
に接続または切断する動作切換回路（５，７）と、動作
切換回路（５，７）に接続する電極パッド（６，８）と
からなる、複数の回路ブロック（２，３，４）の各々の
動作を個別に評価可能な手段を有している。これによ
り、各回路ブロックごとにその動作を評価することが可
能となり、不具合箇所を迅速に絞り込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその評価方法、特に半導体記憶装置の電源昇圧回路お
よび半導体記憶装置の評価方法に関するものである。
びその評価方法、特に半導体記憶装置の電源昇圧回路お
よび半導体記憶装置の評価方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置においては、記憶データ
保持特性および高速動作特性の向上を図るために、デー
タの書き込みおよび読み出し時にその記憶部である絶縁
容量素子（以下セルキャパシタという）に、より高電圧
が印加されるようセルキャパシタ選択用信号線（以下ワ
ード線という）を電源電圧レベル以上に昇圧する手段を
用いている。これを実現するために、半導体記憶装置の
外部供給電源（以下ＶＤＤという）を昇圧した第二の電
源（以下ＶＰＰという）を使用する。
保持特性および高速動作特性の向上を図るために、デー
タの書き込みおよび読み出し時にその記憶部である絶縁
容量素子（以下セルキャパシタという）に、より高電圧
が印加されるようセルキャパシタ選択用信号線（以下ワ
ード線という）を電源電圧レベル以上に昇圧する手段を
用いている。これを実現するために、半導体記憶装置の
外部供給電源（以下ＶＤＤという）を昇圧した第二の電
源（以下ＶＰＰという）を使用する。
【０００３】従来のＶＰＰを使用した半導体記憶装置の
動作について図を用いて説明する。
動作について図を用いて説明する。
【０００４】図１７は従来のＶＰＰ発生回路を含む半導
体記憶装置の昇圧系回路ブロック図である。半導体記憶
装置全体の制御回路５１によってＶＰＰ発生回路は制御
され、メモリアレイ５６に供給されるＶＰＰの電圧レベ
ルを検出回路５２により検出し、信号ａを出力する。信
号ａの論理値によりＶＰＰ制御発振回路５３の出力信号
ｂが決定され、これが活性化信号の場合はチャージポン
プ回路５４によりＶＰＰが昇圧され、非活性化信号の場
合はＶＰＰの昇圧動作は実行されない。また検査や評価
時にＶＰＰ電圧レベルをモニタできるようにＶＰＰ信号
を外部に直接出力するパッド５５を有する。
体記憶装置の昇圧系回路ブロック図である。半導体記憶
装置全体の制御回路５１によってＶＰＰ発生回路は制御
され、メモリアレイ５６に供給されるＶＰＰの電圧レベ
ルを検出回路５２により検出し、信号ａを出力する。信
号ａの論理値によりＶＰＰ制御発振回路５３の出力信号
ｂが決定され、これが活性化信号の場合はチャージポン
プ回路５４によりＶＰＰが昇圧され、非活性化信号の場
合はＶＰＰの昇圧動作は実行されない。また検査や評価
時にＶＰＰ電圧レベルをモニタできるようにＶＰＰ信号
を外部に直接出力するパッド５５を有する。
【０００５】図１８に各信号の半導体記憶装置の電源投
入時からセルキャパシタにアクセスする通常の動作サイ
クルにおける動作タイミングを示す。電源投入時のＶＰ
ＰレベルはＶＰＰレベル検出回路５２の基準電圧レベル
よりも低いため、信号ａは”Ｌ”であり、ＶＰＰ制御発
振回路５３より一定周波数のパルス信号が信号ｂに出力
される。このパルス信号により、チャージポンプ回路５
４は活性化され、ＶＰＰの昇圧動作を行う。ＶＰＰが前
記基準電圧レベル以上になった場合は信号ａが”Ｈ”に
なり、信号ｂが”Ｌ”固定となって、チャージポンプ回
路５４は非活性化し、昇圧動作が停止する。その後、セ
ルキャパシタにアクセスする通常の動作サイクルにおい
て選択されたワード線がＶＰＰと接続され、ワード線は
電源電圧ＶＤＤ以上に昇圧される。この時のＶＰＰから
選択ワード線に電荷が放電されるため、ＶＰＰの電圧レ
ベルは若干低下する。ＶＰＰのレベル変動を小さくする
ため、通常はワード線負荷容量値よりも数十倍の平滑容
量をＶＰＰ配線に接続する。連続的な次期動作サイクル
中に、ＶＰＰの電圧レベルが前記基準電圧レベル以下と
なった場合に再び信号ａが”Ｌ”となり、パルス信号ｂ
により昇圧動作が実行される。この一連の動作が繰り返
されることで、セルキャパシタにアクセスする通常動作
サイクル中はＶＰＰのレベルが前記基準電圧レベル前後
に維持される。
入時からセルキャパシタにアクセスする通常の動作サイ
クルにおける動作タイミングを示す。電源投入時のＶＰ
ＰレベルはＶＰＰレベル検出回路５２の基準電圧レベル
よりも低いため、信号ａは”Ｌ”であり、ＶＰＰ制御発
振回路５３より一定周波数のパルス信号が信号ｂに出力
される。このパルス信号により、チャージポンプ回路５
４は活性化され、ＶＰＰの昇圧動作を行う。ＶＰＰが前
記基準電圧レベル以上になった場合は信号ａが”Ｈ”に
なり、信号ｂが”Ｌ”固定となって、チャージポンプ回
路５４は非活性化し、昇圧動作が停止する。その後、セ
ルキャパシタにアクセスする通常の動作サイクルにおい
て選択されたワード線がＶＰＰと接続され、ワード線は
電源電圧ＶＤＤ以上に昇圧される。この時のＶＰＰから
選択ワード線に電荷が放電されるため、ＶＰＰの電圧レ
ベルは若干低下する。ＶＰＰのレベル変動を小さくする
ため、通常はワード線負荷容量値よりも数十倍の平滑容
量をＶＰＰ配線に接続する。連続的な次期動作サイクル
中に、ＶＰＰの電圧レベルが前記基準電圧レベル以下と
なった場合に再び信号ａが”Ｌ”となり、パルス信号ｂ
により昇圧動作が実行される。この一連の動作が繰り返
されることで、セルキャパシタにアクセスする通常動作
サイクル中はＶＰＰのレベルが前記基準電圧レベル前後
に維持される。
【０００６】通常、パッド５５を通じて昇圧後のＶＰＰ
レベルをモニタする場合、図１９に示すように電源投入
後のセルキャパシタにアクセスする通常動作サイクルを
実行せずに、最終出力のＶＰＰが前記基準電圧レベルに
達したかどうかをモニタするのみである。
レベルをモニタする場合、図１９に示すように電源投入
後のセルキャパシタにアクセスする通常動作サイクルを
実行せずに、最終出力のＶＰＰが前記基準電圧レベルに
達したかどうかをモニタするのみである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＶＰＰ発生回路では、何らかの不具合によりＶＰＰレベ
ルが電源電圧ＶＤＤより十分に高く昇圧されなかった場
合、あるいは設計目標どおりに昇圧されなかった場合
に、外部出力パッドでモニタ可能な信号が電源昇圧回路
から出力されるＶＰＰの最終出力信号のみであるため、
電源昇圧回路内の不具合箇所を容易に特定することがで
きない、また各回路ブロック毎の動作評価も容易には実
施できないという課題があった。
ＶＰＰ発生回路では、何らかの不具合によりＶＰＰレベ
ルが電源電圧ＶＤＤより十分に高く昇圧されなかった場
合、あるいは設計目標どおりに昇圧されなかった場合
に、外部出力パッドでモニタ可能な信号が電源昇圧回路
から出力されるＶＰＰの最終出力信号のみであるため、
電源昇圧回路内の不具合箇所を容易に特定することがで
きない、また各回路ブロック毎の動作評価も容易には実
施できないという課題があった。
【０００８】本発明ではＶＰＰの昇圧不足原因である電
源昇圧回路内の不具合箇所を容易に特定することがで
き、また各回路ブロック毎の動作評価も容易に行える手
段およびこの手段を利用した評価解析方法を提供するこ
とを目的とする。
源昇圧回路内の不具合箇所を容易に特定することがで
き、また各回路ブロック毎の動作評価も容易に行える手
段およびこの手段を利用した評価解析方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】この課題を解決するため
に、本発明の第１の半導体記憶装置は、複数の回路ブロ
ックで構成された半導体記憶装置の電源昇圧回路（ＶＰ
Ｐ発生回路）において、複数の回路ブロック（２，３，
４）の少なくとも２つの回路ブロックを切り換え制御信
号（ｇ，ｈ）によって電気的に接続または切断する動作
切り換え回路（５，７）と、動作切り換え回路（５，
７）に接続する電極パッド（６，８）とからなる、複数
の回路ブロック（２，３，４）の各々の動作を個別に評
価可能な手段を有している。
に、本発明の第１の半導体記憶装置は、複数の回路ブロ
ックで構成された半導体記憶装置の電源昇圧回路（ＶＰ
Ｐ発生回路）において、複数の回路ブロック（２，３，
４）の少なくとも２つの回路ブロックを切り換え制御信
号（ｇ，ｈ）によって電気的に接続または切断する動作
切り換え回路（５，７）と、動作切り換え回路（５，
７）に接続する電極パッド（６，８）とからなる、複数
の回路ブロック（２，３，４）の各々の動作を個別に評
価可能な手段を有している。
【００１０】本発明の第２の半導体記憶装置は、第１の
半導体記憶装置において、電極パッド（１７，２０）が
ヒューズ（１８，２１）を介して動作切り換え回路（１
６，１９）に接続されている。
半導体記憶装置において、電極パッド（１７，２０）が
ヒューズ（１８，２１）を介して動作切り換え回路（１
６，１９）に接続されている。
【００１１】本発明の第１の半導体装置の配置方法は、
一半導体基板（１０）上に複数の半導体記憶装置を配置
する半導体記憶装置の配置方法であって、半導体基板上
の一部の所定箇所（１１）のみに、本発明の第１の半導
体記憶装置を配置している。この時、所定箇所（１１）
以外の箇所に配置される半導体記憶装置は、その電源昇
圧回路中に、動作切り換え回路（１６，１９）と動作切
り換え回路（１６，１９）に接続する電極パッド（１
７，２０）とを有していない。
一半導体基板（１０）上に複数の半導体記憶装置を配置
する半導体記憶装置の配置方法であって、半導体基板上
の一部の所定箇所（１１）のみに、本発明の第１の半導
体記憶装置を配置している。この時、所定箇所（１１）
以外の箇所に配置される半導体記憶装置は、その電源昇
圧回路中に、動作切り換え回路（１６，１９）と動作切
り換え回路（１６，１９）に接続する電極パッド（１
７，２０）とを有していない。
【００１２】本発明の第１の半導体装置の評価方法は、
不揮発性メモリ領域（４５）を有する半導体記憶装置の
評価方法において、半導体記憶装置の初期動作検査を行
う工程（４６）と、初期動作検査で良品となった半導体
記憶装置の昇圧後電源電圧レベル及び昇圧後電源電圧基
準レベルを測定し（４７）、昇圧後電源電圧レベル及び
昇圧後電源電圧基準レベルに関するデータを半導体記憶
装置の不揮発性メモリ領域（４５）に記録する工程（４
８）と、半導体記憶装置のデータ保持特性評価を実施
し、良不良判定する工程（４９）と、データ保持特性評
価で良判定された半導体記憶装置の昇圧後電源電圧レベ
ル及び昇圧後電源電圧基準レベルに関する第１のデータ
を不揮発性メモリ領域（４５）から読み出し、データ保
持特性評価で不良判定された半導体記憶装置の昇圧後電
源電圧レベル及び昇圧後電源電圧基準レベルに関する第
２のデータを不揮発性メモリ領域（４５）から読み出
し、良不良判定結果と、第１のデータおよび第２のデー
タとの間の相関関係の有無を判定する工程（５０）とを
備えている。
不揮発性メモリ領域（４５）を有する半導体記憶装置の
評価方法において、半導体記憶装置の初期動作検査を行
う工程（４６）と、初期動作検査で良品となった半導体
記憶装置の昇圧後電源電圧レベル及び昇圧後電源電圧基
準レベルを測定し（４７）、昇圧後電源電圧レベル及び
昇圧後電源電圧基準レベルに関するデータを半導体記憶
装置の不揮発性メモリ領域（４５）に記録する工程（４
８）と、半導体記憶装置のデータ保持特性評価を実施
し、良不良判定する工程（４９）と、データ保持特性評
価で良判定された半導体記憶装置の昇圧後電源電圧レベ
ル及び昇圧後電源電圧基準レベルに関する第１のデータ
を不揮発性メモリ領域（４５）から読み出し、データ保
持特性評価で不良判定された半導体記憶装置の昇圧後電
源電圧レベル及び昇圧後電源電圧基準レベルに関する第
２のデータを不揮発性メモリ領域（４５）から読み出
し、良不良判定結果と、第１のデータおよび第２のデー
タとの間の相関関係の有無を判定する工程（５０）とを
備えている。
【００１３】
【発明の実施の形態】以下、本発明の第１の実施形態に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１４】図１は本発明のＶＰＰ発生回路を含む昇圧
系評価回路（以下ＶＰＰ評価ＴＥＧという）の回路ブロ
ック図を示し、１はＶＰＰ評価ＴＥＧ全体の制御回路、
２はＶＰＰレベル検出回路、３はＶＰＰ制御発振回路、
４はチャージポンプ回路、５はＶＰＰレベル検出回路２
とＶＰＰ制御発振回路３を中継する切換回路Ｉ、６は切
換回路Ｉ５に接続するパッド、７はＶＰＰ制御発振回路
３とチャージポンプ回路４を中継する切換回路II、８は
切換回路II７に接続するパッド、９はＶＰＰを出力する
パッドである。
系評価回路（以下ＶＰＰ評価ＴＥＧという）の回路ブロ
ック図を示し、１はＶＰＰ評価ＴＥＧ全体の制御回路、
２はＶＰＰレベル検出回路、３はＶＰＰ制御発振回路、
４はチャージポンプ回路、５はＶＰＰレベル検出回路２
とＶＰＰ制御発振回路３を中継する切換回路Ｉ、６は切
換回路Ｉ５に接続するパッド、７はＶＰＰ制御発振回路
３とチャージポンプ回路４を中継する切換回路II、８は
切換回路II７に接続するパッド、９はＶＰＰを出力する
パッドである。
【００１５】これらの切換回路Ｉ５および切換回路II７
はそれぞれに接続する切換信号の論理でパッド６および
パッド８からの信号入力、信号出力を自在に制御可能と
し、ＶＰＰ発生回路を通常動作させた場合の内部信号モ
ニタと同時に各回路ブロックの動作評価を可能としたこ
とを特徴とする。
はそれぞれに接続する切換信号の論理でパッド６および
パッド８からの信号入力、信号出力を自在に制御可能と
し、ＶＰＰ発生回路を通常動作させた場合の内部信号モ
ニタと同時に各回路ブロックの動作評価を可能としたこ
とを特徴とする。
【００１６】図２にＶＰＰ発生回路を通常動作させた場
合において、ＶＰＰレベル検出回路２にのみ不具合が存
在する場合の信号波形図を示す。切換信号ｇ、切換信号
ｈを共に”Ｌ”にすることでＶＰＰ発生回路は通常動作
を行う。ＶＰＰレベル検出回路２の出力信号ａはＶＰＰ
制御発振回路３の入力信号ｃおよびパッド６への出力信
号ｄとに直接接続される。また、ＶＰＰ制御発振回路３
の出力信号ｂはチャージポンプ回路４の入力信号ｅおよ
びパッド８への出力信号ｆとに直接接続される。
合において、ＶＰＰレベル検出回路２にのみ不具合が存
在する場合の信号波形図を示す。切換信号ｇ、切換信号
ｈを共に”Ｌ”にすることでＶＰＰ発生回路は通常動作
を行う。ＶＰＰレベル検出回路２の出力信号ａはＶＰＰ
制御発振回路３の入力信号ｃおよびパッド６への出力信
号ｄとに直接接続される。また、ＶＰＰ制御発振回路３
の出力信号ｂはチャージポンプ回路４の入力信号ｅおよ
びパッド８への出力信号ｆとに直接接続される。
【００１７】ＶＰＰレベル検出回路２の基準電圧レベル
生成部に不具合が存在する場合はＶＰＰの電圧レベルが
基準電圧レベル以上になった時点で昇圧動作は停止し、
パッド６、パッド８でモニタされる信号は正常である
が、ＶＰＰパッド９でモニタされる電圧レベルが目標レ
ベル以下で異常を示す。
生成部に不具合が存在する場合はＶＰＰの電圧レベルが
基準電圧レベル以上になった時点で昇圧動作は停止し、
パッド６、パッド８でモニタされる信号は正常である
が、ＶＰＰパッド９でモニタされる電圧レベルが目標レ
ベル以下で異常を示す。
【００１８】図３にＶＰＰ発生回路を通常動作させた場
合において、ＶＰＰ制御発振回路３にのみ不具合が存在
する場合の信号波形図を示す。切換信号ｇ、切換信号ｈ
を共に”Ｌ”にすることで同様にＶＰＰ発生回路は通常
動作を行う。ＶＰＰ制御発振回路３の発振回路部に不具
合が存在し、発振動作が停止した場合はＶＰＰパッド９
およびパッド６、パッド８の出力信号がいずれも”Ｌ”
となり異常を示す。
合において、ＶＰＰ制御発振回路３にのみ不具合が存在
する場合の信号波形図を示す。切換信号ｇ、切換信号ｈ
を共に”Ｌ”にすることで同様にＶＰＰ発生回路は通常
動作を行う。ＶＰＰ制御発振回路３の発振回路部に不具
合が存在し、発振動作が停止した場合はＶＰＰパッド９
およびパッド６、パッド８の出力信号がいずれも”Ｌ”
となり異常を示す。
【００１９】図４にＶＰＰ発生回路を通常動作させた場
合において、チャージポンプ回路４にのみ不具合が存在
する場合の信号波形図を示す。切換信号ｇ、切換信号ｈ
を共に”Ｌ”にすることで同様にＶＰＰ発生回路は通常
動作を行う。チャージポンプ回路４の昇圧能力が低い場
合はＶＰＰのレベルが基準電圧レベル以上にならないた
めに、パッド６の出力信号ｄは”Ｌ”固定、パッド８の
出力信号ｆは一定周期の発振パルス信号を出力する異常
を示す。
合において、チャージポンプ回路４にのみ不具合が存在
する場合の信号波形図を示す。切換信号ｇ、切換信号ｈ
を共に”Ｌ”にすることで同様にＶＰＰ発生回路は通常
動作を行う。チャージポンプ回路４の昇圧能力が低い場
合はＶＰＰのレベルが基準電圧レベル以上にならないた
めに、パッド６の出力信号ｄは”Ｌ”固定、パッド８の
出力信号ｆは一定周期の発振パルス信号を出力する異常
を示す。
【００２０】図５にＶＰＰ発生回路のＶＰＰレベル検出
回路２の動作評価を行う場合の信号波形図を示す。切換
信号ｇを”Ｌ”にすることでＶＰＰレベル検出回路２の
動作評価が可能となる。ＶＰＰパッド９からの入力信号
レベルをＧＮＤレベルより微少な一定電圧ステップで上
昇させ、パッド６の出力信号ｄの論理変化点をモニタす
ることで、基準電圧レベルを評価できる。
回路２の動作評価を行う場合の信号波形図を示す。切換
信号ｇを”Ｌ”にすることでＶＰＰレベル検出回路２の
動作評価が可能となる。ＶＰＰパッド９からの入力信号
レベルをＧＮＤレベルより微少な一定電圧ステップで上
昇させ、パッド６の出力信号ｄの論理変化点をモニタす
ることで、基準電圧レベルを評価できる。
【００２１】図６にＶＰＰ発生回路のＶＰＰ制御発振回
路３の動作評価を行う場合の信号波形図を示す。切換信
号ｇを”Ｈ”にすることで信号ａから信号ｃへの接続を
切り離し、信号ｄを信号ｃと直接接続することでパッド
６からの信号入力を可能とする。また、同時に切換信号
ｈを”Ｌ”にすることで信号ｂは信号ｆと直接接続、パ
ッド８でモニタでき、ＶＰＰ制御発振回路３の動作評価
が可能となる。パッド６からの入力信号ｄを”Ｌ”にし
た場合、ＶＰＰ制御発振回路３の動作が正常なら目標ど
おりの一定周波数のパルス信号が、発振回路が異常なら
異常な周波数のパルス信号、あるいは”Ｌ”固定の信号
がパッド８に出力される。
路３の動作評価を行う場合の信号波形図を示す。切換信
号ｇを”Ｈ”にすることで信号ａから信号ｃへの接続を
切り離し、信号ｄを信号ｃと直接接続することでパッド
６からの信号入力を可能とする。また、同時に切換信号
ｈを”Ｌ”にすることで信号ｂは信号ｆと直接接続、パ
ッド８でモニタでき、ＶＰＰ制御発振回路３の動作評価
が可能となる。パッド６からの入力信号ｄを”Ｌ”にし
た場合、ＶＰＰ制御発振回路３の動作が正常なら目標ど
おりの一定周波数のパルス信号が、発振回路が異常なら
異常な周波数のパルス信号、あるいは”Ｌ”固定の信号
がパッド８に出力される。
【００２２】図７にＶＰＰ発生回路のチャージポンプ回
路４の動作評価を行う場合の信号波形図を示す。切換信
号ｈを”Ｈ”にすることで信号ｂから信号ｅへの接続を
切り離し、信号ｆを信号ｅと直接接続することでパッド
８からの信号入力を可能とする。これと同時にＶＰＰパ
ッド９をモニタすることでチャージポンプ回路４の動作
評価が可能となる。パッド８からの入力信号ｆを連続の
パルス信号にした場合、チャージポンプ回路４の動作が
正常ならＶＰＰレベルは基準電圧レベル以上に昇圧され
るが、異常が存在する場合は基準電圧レベル以上に昇圧
されない。
路４の動作評価を行う場合の信号波形図を示す。切換信
号ｈを”Ｈ”にすることで信号ｂから信号ｅへの接続を
切り離し、信号ｆを信号ｅと直接接続することでパッド
８からの信号入力を可能とする。これと同時にＶＰＰパ
ッド９をモニタすることでチャージポンプ回路４の動作
評価が可能となる。パッド８からの入力信号ｆを連続の
パルス信号にした場合、チャージポンプ回路４の動作が
正常ならＶＰＰレベルは基準電圧レベル以上に昇圧され
るが、異常が存在する場合は基準電圧レベル以上に昇圧
されない。
【００２３】図８は本発明のＶＰＰ評価ＴＥＧを半導体
ウェハ（以下ウェハという）の面内５点に配置した例を
示す。１０はウェハ、１１はＶＰＰ評価ＴＥＧの配置位
置である。
ウェハ（以下ウェハという）の面内５点に配置した例を
示す。１０はウェハ、１１はＶＰＰ評価ＴＥＧの配置位
置である。
【００２４】このようにＶＰＰ評価ＴＥＧをウェハ面内
にほぼ均等間隔で配置、ＶＰＰ発生回路および各回路ブ
ロックの動作を評価することで、半導体記憶装置本体に
搭載される同一のＶＰＰ発生回路の特性を代表して評価
することができ、動作不具合発生時の原因解析を容易に
行うことが可能となる。
にほぼ均等間隔で配置、ＶＰＰ発生回路および各回路ブ
ロックの動作を評価することで、半導体記憶装置本体に
搭載される同一のＶＰＰ発生回路の特性を代表して評価
することができ、動作不具合発生時の原因解析を容易に
行うことが可能となる。
【００２５】また、ＶＰＰ評価ＴＥＧを半導体記憶装置
の製造工程を管理する評価モジュールに隣接するように
配置すれば、評価モジュール内の評価パターンの特性と
ＶＰＰ評価ＴＥＧの特性とを相関付けて評価することが
可能となる。
の製造工程を管理する評価モジュールに隣接するように
配置すれば、評価モジュール内の評価パターンの特性と
ＶＰＰ評価ＴＥＧの特性とを相関付けて評価することが
可能となる。
【００２６】以下本発明の第２の実施形態について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００２７】図９は本発明のＶＰＰ発生回路を含む半導
体記憶装置の昇圧系回路の回路ブロック図を示し、１２
は全体の制御回路、１３はＶＰＰレベル検出回路、１４
はＶＰＰ制御発振回路、１５はチャージポンプ回路、１
６はＶＰＰレベル検出回路１３とＶＰＰ制御発振回路１
４を中継する切換回路Ｉ、１７は切換回路Ｉ１６に接続
するパッド、１８は切換回路Ｉ１６とパッド１７を中継
するヒューズ、１９はＶＰＰ制御発振回路１４とチャー
ジポンプ回路１５を中継する切換回路II、２０は切換回
路II１９に接続するパッド、２１は切換回路II１９とパ
ッド２０を中継するヒューズ、２２はＶＰＰを出力する
パッド、２３はメモリアレイである。
体記憶装置の昇圧系回路の回路ブロック図を示し、１２
は全体の制御回路、１３はＶＰＰレベル検出回路、１４
はＶＰＰ制御発振回路、１５はチャージポンプ回路、１
６はＶＰＰレベル検出回路１３とＶＰＰ制御発振回路１
４を中継する切換回路Ｉ、１７は切換回路Ｉ１６に接続
するパッド、１８は切換回路Ｉ１６とパッド１７を中継
するヒューズ、１９はＶＰＰ制御発振回路１４とチャー
ジポンプ回路１５を中継する切換回路II、２０は切換回
路II１９に接続するパッド、２１は切換回路II１９とパ
ッド２０を中継するヒューズ、２２はＶＰＰを出力する
パッド、２３はメモリアレイである。
【００２８】これらの切換回路Ｉ１６および切換回路II
１９はそれぞれに接続する切換信号の論理でパッド１７
およびパッド２０からの信号入力、信号出力を自在に制
御可能とし、ＶＰＰ発生回路を通常動作させた場合の内
部信号モニタと同時に各回路ブロックの動作評価を可能
としたこと、およびパッドと切換回路とをヒューズを中
継して接続することにより、パッドとして半導体記憶装
置の通常動作時に使用するパッドを併用することを可能
としたことを特徴とする。
１９はそれぞれに接続する切換信号の論理でパッド１７
およびパッド２０からの信号入力、信号出力を自在に制
御可能とし、ＶＰＰ発生回路を通常動作させた場合の内
部信号モニタと同時に各回路ブロックの動作評価を可能
としたこと、およびパッドと切換回路とをヒューズを中
継して接続することにより、パッドとして半導体記憶装
置の通常動作時に使用するパッドを併用することを可能
としたことを特徴とする。
【００２９】図１０に切換回路Ｉ１６の回路構成を示
す。２４はそれぞれ信号ａと信号ｃ間、信号ａと信号ｄ
間、信号ｃと信号ｄ間に接続されたスイッチ回路であ
り、テストモード切換信号ｇの論理により、それぞれ信
号間の電気的接続のＯＮ、ＯＦＦを行う。テストモード
切換信号ｇが”Ｌ”の時はスイッチ１，スイッチ２のみ
がＯＮとなり、信号ａ，ｃ，ｄは電気的に接続される。
テストモード切換信号ｇが”Ｈ”の時はスイッチ３のみ
がＯＮとなり、信号ｃ，ｄは電気的に接続され、信号ａ
とは電気的に切断される。このように切換回路Ｉ１６を
構成することで各回路ブロックの動作評価が可能とな
る。また、切換回路II１９の回路構成も同様とする。
す。２４はそれぞれ信号ａと信号ｃ間、信号ａと信号ｄ
間、信号ｃと信号ｄ間に接続されたスイッチ回路であ
り、テストモード切換信号ｇの論理により、それぞれ信
号間の電気的接続のＯＮ、ＯＦＦを行う。テストモード
切換信号ｇが”Ｌ”の時はスイッチ１，スイッチ２のみ
がＯＮとなり、信号ａ，ｃ，ｄは電気的に接続される。
テストモード切換信号ｇが”Ｈ”の時はスイッチ３のみ
がＯＮとなり、信号ｃ，ｄは電気的に接続され、信号ａ
とは電気的に切断される。このように切換回路Ｉ１６を
構成することで各回路ブロックの動作評価が可能とな
る。また、切換回路II１９の回路構成も同様とする。
【００３０】図１１にＶＰＰ発生回路を通常動作させた
場合において、正常に動作した時の信号波形図を示す。
テストモード切換信号ｇ、テストモード切換信号ｈを共
に”Ｌ”にすることでＶＰＰ発生回路は通常動作を行
う。ＶＰＰレベル検出回路１３の出力信号ａはＶＰＰ制
御発振回路１４の入力信号ｃおよびパッド１７への出力
信号ｄとに直接接続される。また、ＶＰＰ制御発振回路
１４の出力信号ｂはチャージポンプ回路１５の入力信号
ｅおよびパッド２０への出力信号ｆとに直接接続され
る。
場合において、正常に動作した時の信号波形図を示す。
テストモード切換信号ｇ、テストモード切換信号ｈを共
に”Ｌ”にすることでＶＰＰ発生回路は通常動作を行
う。ＶＰＰレベル検出回路１３の出力信号ａはＶＰＰ制
御発振回路１４の入力信号ｃおよびパッド１７への出力
信号ｄとに直接接続される。また、ＶＰＰ制御発振回路
１４の出力信号ｂはチャージポンプ回路１５の入力信号
ｅおよびパッド２０への出力信号ｆとに直接接続され
る。
【００３１】この様に構成されたＶＰＰ発生回路を搭
載、また、その評価用パッドの半導体記憶装置の通常動
作時に使用するパッドとの併用を可能としたことによ
り、全体のパッド数を増加させることなく、ウェハ上に
形成される全ての半導体記憶装置のＶＰＰ発生回路の特
性評価および動作不具合発生時の原因解析を比較的容易
に行うことが可能となる。
載、また、その評価用パッドの半導体記憶装置の通常動
作時に使用するパッドとの併用を可能としたことによ
り、全体のパッド数を増加させることなく、ウェハ上に
形成される全ての半導体記憶装置のＶＰＰ発生回路の特
性評価および動作不具合発生時の原因解析を比較的容易
に行うことが可能となる。
【００３２】以下本発明の第３の実施形態について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００３３】図１２は本発明のＶＰＰ発生回路を含む半
導体記憶装置の昇圧系回路の回路ブロック図を示し、２
５は全体の制御回路、２６はＶＰＰレベル検出回路、２
７はＶＰＰ制御発振回路、２８はチャージポンプ回路、
２９はＶＰＰレベル検出回路２６とＶＰＰ制御発振回路
２７を中継する切換回路Ｉ、３０は切換回路Ｉ２９に接
続するパッド、３１はＶＰＰ制御発振回路２７とチャー
ジポンプ回路２８を中継する切換回路II、３２は切換回
路II３１に接続するパッド、３３はＶＰＰを出力するパ
ッド、３４はメモリアレイである。
導体記憶装置の昇圧系回路の回路ブロック図を示し、２
５は全体の制御回路、２６はＶＰＰレベル検出回路、２
７はＶＰＰ制御発振回路、２８はチャージポンプ回路、
２９はＶＰＰレベル検出回路２６とＶＰＰ制御発振回路
２７を中継する切換回路Ｉ、３０は切換回路Ｉ２９に接
続するパッド、３１はＶＰＰ制御発振回路２７とチャー
ジポンプ回路２８を中継する切換回路II、３２は切換回
路II３１に接続するパッド、３３はＶＰＰを出力するパ
ッド、３４はメモリアレイである。
【００３４】これらの切換回路Ｉ２９および切換回路II
３１はそれぞれに接続する切換信号の論理でパッド３０
およびパッド３２からの信号入力、信号出力を自在に制
御可能とし、ＶＰＰ発生回路を通常動作させた場合の内
部信号モニタと同時に各回路ブロックの動作評価を可能
としたこと、およびパッドと切換回路とをヒューズ等を
中継して接続することなく、パッドとして半導体記憶装
置の通常動作時に使用するパッドを併用することを可能
としたことを特徴とする。
３１はそれぞれに接続する切換信号の論理でパッド３０
およびパッド３２からの信号入力、信号出力を自在に制
御可能とし、ＶＰＰ発生回路を通常動作させた場合の内
部信号モニタと同時に各回路ブロックの動作評価を可能
としたこと、およびパッドと切換回路とをヒューズ等を
中継して接続することなく、パッドとして半導体記憶装
置の通常動作時に使用するパッドを併用することを可能
としたことを特徴とする。
【００３５】図１３に切換回路Ｉ２９の回路構成を示
す。３５はそれぞれ信号ａと信号ｃ間、信号ａと信号ｄ
間、信号ｃと信号ｄ間に接続されたスイッチ回路であ
り、テストモード切換信号ｇ１およびテストモード切換
信号ｇ２の論理により、それぞれ信号間の電気的接続の
ＯＮ、ＯＦＦを行う。テストモード切換信号ｇ１および
テストモード切換信号ｇ２が”Ｌ”の時はスイッチ１の
みがＯＮとなり、信号ａ，ｃは電気的に接続される。テ
ストモード切換信号ｇ１が”Ｈ”およびテストモード切
換信号ｇ２が”Ｌ”の時はスイッチ１，スイッチ２のみ
がＯＮとなり、信号ａ，ｃ，ｄは電気的に接続される。
テストモード切換信号ｇ２が”Ｈ”の時はスイッチ３の
みがＯＮとなり、信号ｃ，ｄは電気的に接続され、信号
ａとは電気的に切断される。このように切換回路Ｉ２９
を構成することで各回路ブロックの動作評価が可能とな
ると同時に、その評価用パッドの半導体記憶装置の通常
動作時に使用するパッドとの併用をヒューズを用いるこ
となく可能とできる。また、切換回路II３１の回路構成
も同様とする。
す。３５はそれぞれ信号ａと信号ｃ間、信号ａと信号ｄ
間、信号ｃと信号ｄ間に接続されたスイッチ回路であ
り、テストモード切換信号ｇ１およびテストモード切換
信号ｇ２の論理により、それぞれ信号間の電気的接続の
ＯＮ、ＯＦＦを行う。テストモード切換信号ｇ１および
テストモード切換信号ｇ２が”Ｌ”の時はスイッチ１の
みがＯＮとなり、信号ａ，ｃは電気的に接続される。テ
ストモード切換信号ｇ１が”Ｈ”およびテストモード切
換信号ｇ２が”Ｌ”の時はスイッチ１，スイッチ２のみ
がＯＮとなり、信号ａ，ｃ，ｄは電気的に接続される。
テストモード切換信号ｇ２が”Ｈ”の時はスイッチ３の
みがＯＮとなり、信号ｃ，ｄは電気的に接続され、信号
ａとは電気的に切断される。このように切換回路Ｉ２９
を構成することで各回路ブロックの動作評価が可能とな
ると同時に、その評価用パッドの半導体記憶装置の通常
動作時に使用するパッドとの併用をヒューズを用いるこ
となく可能とできる。また、切換回路II３１の回路構成
も同様とする。
【００３６】図１４にＶＰＰ発生回路を通常動作させた
場合において、正常に動作した時の信号波形図を示す。
テストモード切換信号ｇ１、テストモード切換信号ｈ１
を共に”Ｈ”に、テストモード切換信号ｇ２、テストモ
ード切換信号ｈ２を共に”Ｌ”にすることでＶＰＰ発生
回路は通常動作を行う。ＶＰＰレベル検出回路２６の出
力信号ａはＶＰＰ制御発振回路２７の入力信号ｃおよび
パッド３０への出力信号ｄとに直接接続される。また、
ＶＰＰ制御発振回路２７の出力信号ｂはチャージポンプ
回路２８の入力信号ｅおよびパッド３２への出力信号ｆ
とに直接接続される。
場合において、正常に動作した時の信号波形図を示す。
テストモード切換信号ｇ１、テストモード切換信号ｈ１
を共に”Ｈ”に、テストモード切換信号ｇ２、テストモ
ード切換信号ｈ２を共に”Ｌ”にすることでＶＰＰ発生
回路は通常動作を行う。ＶＰＰレベル検出回路２６の出
力信号ａはＶＰＰ制御発振回路２７の入力信号ｃおよび
パッド３０への出力信号ｄとに直接接続される。また、
ＶＰＰ制御発振回路２７の出力信号ｂはチャージポンプ
回路２８の入力信号ｅおよびパッド３２への出力信号ｆ
とに直接接続される。
【００３７】この様に構成されたＶＰＰ発生回路を搭
載、また、その評価用パッドの半導体記憶装置の通常動
作時に使用するパッドとの併用をヒューズを用いずに可
能としたことにより、全体のパッド数および半導体装置
の製造工程を増加させることなく、ウェハ上に形成され
る全ての半導体記憶装置のＶＰＰ発生回路の特性評価お
よび動作不具合発生時の原因解析を比較的容易に行うこ
とが可能となる。
載、また、その評価用パッドの半導体記憶装置の通常動
作時に使用するパッドとの併用をヒューズを用いずに可
能としたことにより、全体のパッド数および半導体装置
の製造工程を増加させることなく、ウェハ上に形成され
る全ての半導体記憶装置のＶＰＰ発生回路の特性評価お
よび動作不具合発生時の原因解析を比較的容易に行うこ
とが可能となる。
【００３８】以下本発明の第４の実施形態について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００３９】図１５は本発明のＶＰＰ発生回路を含む半
導体記憶装置の昇圧系回路の回路ブロック図を示し、３
６は全体の制御回路、３７はＶＰＰレベル検出回路、３
８はＶＰＰ制御発振回路、３９はチャージポンプ回路、
４０はＶＰＰレベル検出回路３７とＶＰＰ制御発振回路
３８を中継する切換回路Ｉ、４１は切換回路Ｉ４０に接
続するパッド、４２はＶＰＰ制御発振回路３８とチャー
ジポンプ回路３９を中継する切換回路II、４３は切換回
路II４２に接続するパッド、４４はＶＰＰを出力するパ
ッド、４５は不揮発メモリアレイである。
導体記憶装置の昇圧系回路の回路ブロック図を示し、３
６は全体の制御回路、３７はＶＰＰレベル検出回路、３
８はＶＰＰ制御発振回路、３９はチャージポンプ回路、
４０はＶＰＰレベル検出回路３７とＶＰＰ制御発振回路
３８を中継する切換回路Ｉ、４１は切換回路Ｉ４０に接
続するパッド、４２はＶＰＰ制御発振回路３８とチャー
ジポンプ回路３９を中継する切換回路II、４３は切換回
路II４２に接続するパッド、４４はＶＰＰを出力するパ
ッド、４５は不揮発メモリアレイである。
【００４０】これらの切換回路Ｉ４０および切換回路II
４２はそれぞれに接続する切換信号の論理でパッド４１
およびパッド４３からの信号入力、信号出力を自在に制
御可能とし、ＶＰＰ発生回路を通常動作させた場合の内
部信号モニタと同時に各回路ブロックの動作評価を可能
としたこと、およびメモリアレイに不揮発メモリアレイ
を使用したことを特徴とする。
４２はそれぞれに接続する切換信号の論理でパッド４１
およびパッド４３からの信号入力、信号出力を自在に制
御可能とし、ＶＰＰ発生回路を通常動作させた場合の内
部信号モニタと同時に各回路ブロックの動作評価を可能
としたこと、およびメモリアレイに不揮発メモリアレイ
を使用したことを特徴とする。
【００４１】図１６に不揮発メモリのデータ保持特性の
信頼性評価フロー図を示す。まず、ステップ４６でメモ
リのファンクショナルテストを含むチップの動作検査を
行い、良品についてステップ４７でそのＶＰＰおよびＶ
ＰＰレベル検出回路３７の基準電圧レベルの測定を行
う。ここでの測定データをステップ４８において不揮発
メモリへ書き込み、記憶させる。次にメモリデータ保持
特性の信頼性評価をステップ４９で行ない、データ保持
評価を行った結果、良不良判定のそれぞれのチップに対
して、それぞれのステップ５０でのＶＰＰ、基準電圧レ
ベルデータである第１及び第２のデータをメモリセルか
ら読み出し、良不良判定と前記第１及び第２のデータと
の相関関係の有無を判定する。なお、信頼性評価前にデ
ータを採取するのは、評価時負荷により初期特性が変化
してしまうことを考慮したものである。
信頼性評価フロー図を示す。まず、ステップ４６でメモ
リのファンクショナルテストを含むチップの動作検査を
行い、良品についてステップ４７でそのＶＰＰおよびＶ
ＰＰレベル検出回路３７の基準電圧レベルの測定を行
う。ここでの測定データをステップ４８において不揮発
メモリへ書き込み、記憶させる。次にメモリデータ保持
特性の信頼性評価をステップ４９で行ない、データ保持
評価を行った結果、良不良判定のそれぞれのチップに対
して、それぞれのステップ５０でのＶＰＰ、基準電圧レ
ベルデータである第１及び第２のデータをメモリセルか
ら読み出し、良不良判定と前記第１及び第２のデータと
の相関関係の有無を判定する。なお、信頼性評価前にデ
ータを採取するのは、評価時負荷により初期特性が変化
してしまうことを考慮したものである。
【００４２】不揮発メモリのデータ保持特性評価におい
て、発生する少数ビット不良の原因は解析により不明で
あることが多く、プロセスばらつき等によりワード線昇
圧不足によるメモリキャパシタへのデータ書き込み不足
が発生することも不良要因の１つとして考えられてい
る。本発明でのＶＰＰ発生回路およびメモリデータ保持
特性不良の評価解析手法を用いることにより、ＶＰＰ昇
圧レベルと不良発生との相関関係の有無を明確にするこ
とができ、ワード線昇圧不足によるメモリキャパシタへ
のデータ書き込み不足が不良原因かどうかを判定するこ
とが可能となる。
て、発生する少数ビット不良の原因は解析により不明で
あることが多く、プロセスばらつき等によりワード線昇
圧不足によるメモリキャパシタへのデータ書き込み不足
が発生することも不良要因の１つとして考えられてい
る。本発明でのＶＰＰ発生回路およびメモリデータ保持
特性不良の評価解析手法を用いることにより、ＶＰＰ昇
圧レベルと不良発生との相関関係の有無を明確にするこ
とができ、ワード線昇圧不足によるメモリキャパシタへ
のデータ書き込み不足が不良原因かどうかを判定するこ
とが可能となる。
【００４３】
【発明の効果】以上のように本発明はＶＰＰ発生回路を
構成する各回路ブロックごとにその動作を評価可能とす
る手段として、各回路ブロックにその動作を通常動作か
ら切換える切換回路および切換回路からの信号を半導体
記憶装置の外部に取り出すパッドを有している。これに
より、各回路ブロックごとにその動作を評価することが
可能となり、不具合箇所を迅速に絞り込むことができ
る。
構成する各回路ブロックごとにその動作を評価可能とす
る手段として、各回路ブロックにその動作を通常動作か
ら切換える切換回路および切換回路からの信号を半導体
記憶装置の外部に取り出すパッドを有している。これに
より、各回路ブロックごとにその動作を評価することが
可能となり、不具合箇所を迅速に絞り込むことができ
る。
【００４４】また、本発明の提供するメモリデータ保持
特性不良の評価解析手法を用いることにより、ＶＰＰ昇
圧レベルと不良発生との相関関係の有無を明確にするこ
とが可能となる。
特性不良の評価解析手法を用いることにより、ＶＰＰ昇
圧レベルと不良発生との相関関係の有無を明確にするこ
とが可能となる。
【図１】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの回路ブロック図
ＥＧの回路ブロック図
【図２】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの通常動作時信号波形図
ＥＧの通常動作時信号波形図
【図３】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの通常動作時信号波形図
ＥＧの通常動作時信号波形図
【図４】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの通常動作時信号波形図
ＥＧの通常動作時信号波形図
【図５】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの回路ブロック評価時信号波形図
ＥＧの回路ブロック評価時信号波形図
【図６】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの回路ブロック評価時信号波形図
ＥＧの回路ブロック評価時信号波形図
【図７】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧの回路ブロック評価時信号波形図
ＥＧの回路ブロック評価時信号波形図
【図８】本発明の第１の実施形態におけるＶＰＰ評価Ｔ
ＥＧのウェハ面内配置図
ＥＧのウェハ面内配置図
【図９】本発明の第２の実施形態におけるＶＰＰ昇圧系
回路ブロック図
回路ブロック図
【図１０】本発明の第２の実施形態における切換回路構
成図
成図
【図１１】本発明の第２の実施形態におけるＶＰＰ昇圧
回路の通常動作時信号波形図
回路の通常動作時信号波形図
【図１２】本発明の第３の実施形態におけるＶＰＰ昇圧
系回路ブロック図
系回路ブロック図
【図１３】本発明の第３の実施形態における切換回路構
成図
成図
【図１４】本発明の第３の実施形態におけるＶＰＰ昇圧
回路の通常動作時信号波形図
回路の通常動作時信号波形図
【図１５】本発明の第４の実施形態におけるＶＰＰ昇圧
系回路ブロック図
系回路ブロック図
【図１６】本発明の第４の実施形態における不揮発メモ
リのデータ保持特性評価フロー図
リのデータ保持特性評価フロー図
【図１７】従来におけるＶＰＰ昇圧系回路ブロック図
【図１８】従来におけるＶＰＰ昇圧回路の通常動作時タ
イミング図
イミング図
【図１９】従来におけるＶＰＰ昇圧回路の待機時信号波
形図
形図
１，１２，２５，３６，５１ 制御回路 ２，１３，２６，３７，５２ ＶＰＰレベル検出回路 ３，１４，２７，３８，５３ ＶＰＰ制御発振回路 ４，１５，２８，３９，５４ チャージポンプ回路 ５，１６，２９，４０ 切換回路Ｉ ６，１７，３０，４１ パッド ７，１９，３１，４２ 切換回路II ８，２０，３２，４３ パッド ９，２２，３３，４４，５５ パッド １０ 半導体基板 １１ 半導体基板上の所定箇所 ２４，３５ スイッチ１，２，３ ４６ チップ動作検査 ４７ ＶＰＰ、基準レベル測定 ４８ 不揮発性メモリへの測定データ書き込み ４９ メモリデータ保持特性信頼性評価 ５０ ＶＰＰ、基準レベルデータの参照
Claims (4)
- 【請求項１】 複数の回路ブロックで構成された半導体
記憶装置の電源昇圧回路であって、前記複数の回路ブロ
ックの少なくとも２つの回路ブロックを切り換え制御信
号によって電気的に接続または切断する動作切り換え回
路と、前記動作切り換え回路に接続する電極パッドとか
らなる、前記複数の回路ブロックの各々の動作を個別に
評価可能な手段を有することを特徴とする半導体記憶装
置の電源昇圧回路。 - 【請求項２】 前記電極パッドがヒューズを介して前記
動作切り換え回路に接続されたことを特徴とする請求項
１に記載の半導体記憶装置の電源昇圧回路。 - 【請求項３】 一半導体ウエハ上に、請求項１に記載の
半導体記憶装置の電源昇圧回路を複数個、互いにほぼ均
等間隔になるような所定位置に配置して形成することを
特徴とする半導体記憶装置の製造方法。 - 【請求項４】 不揮発性メモリ領域を有する半導体記憶
装置の評価方法において、前記半導体記憶装置の初期動
作検査を行う工程と、前記初期動作検査で良品となった
半導体記憶装置の昇圧後電源電圧レベル及び昇圧後電源
電圧基準レベルを測定し、前記昇圧後電源電圧レベル及
び昇圧後電源電圧基準レベルに関するデータを前記半導
体記憶装置の不揮発性メモリ領域に記録する工程と、前
記半導体記憶装置のデータ保持特性評価を実施し、良不
良判定する工程と、前記データ保持特性評価で良判定さ
れた半導体記憶装置の前記昇圧後電源電圧レベル及び昇
圧後電源電圧基準レベルに関する第１のデータを前記不
揮発性メモリ領域から読み出し、前記データ保持特性評
価で不良判定された半導体記憶装置の前記昇圧後電源電
圧レベル及び昇圧後電源電圧基準レベルに関する第２の
データを前記不揮発性メモリ領域から読み出し、前記良
不良判定結果と、前記第１のデータおよび第２のデータ
との間の相関関係の有無を判定する工程とを備えている
ことを特徴とする半導体記憶装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187283A JP2002008392A (ja) | 2000-06-22 | 2000-06-22 | 半導体記憶装置およびその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187283A JP2002008392A (ja) | 2000-06-22 | 2000-06-22 | 半導体記憶装置およびその評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002008392A true JP2002008392A (ja) | 2002-01-11 |
Family
ID=18687289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000187283A Pending JP2002008392A (ja) | 2000-06-22 | 2000-06-22 | 半導体記憶装置およびその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002008392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014197A (ja) * | 2009-07-02 | 2011-01-20 | Renesas Electronics Corp | 半導体装置 |
-
2000
- 2000-06-22 JP JP2000187283A patent/JP2002008392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014197A (ja) * | 2009-07-02 | 2011-01-20 | Renesas Electronics Corp | 半導体装置 |
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