KR100364755B1 - 칩 테스트 장치 - Google Patents

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Abstract

칩 테스트 장치에 관한 것으로서, 특히 시스템 레벨에서 입력되는 비트스트림을 일정 검사 방법으로 누산하여 테스트 값을 구한 후 미리 구하여 저장된 기준 값과의 비교를 통해 해당 칩의 이상 유무를 알 수 있는 테스트부가 해당 칩 내에 구비시킴으로써, 시스템 레벨에서 칩 자체의 결함을 간편하고 빠르게 검증할 수 있으므로 칩 제조 과정에서 지나칠 수 있는 결함을 파악해 낼 수 있음은 물론 전체 시스템을 구현하는데에 안정적인 칩을 제공할 수 있는 효과가 있다. 또한, 칩 자체 결함을 시스템 구성상의 오류로 잘못 파악하는 경우가 없어지므로 시스템 개발 기간의 단축과 성능 향상을 도모할 수가 있게 된다.

Description

칩 테스트 장치{Apparatus for testing chip}
본 발명은 칩(Chip) 테스트에 관한 것으로서, 특히 시스템 레벨에서 비디오디코더를 테스트하는 장치에 관한 것이다.
일반적으로 응용 주문형 집적 회로(Applicable Specific Integrated Circuit ; ASIC) 칩의 제조에는 칩 테스트 과정이 포함된다. 이 테스트 과정은 크게 로직 자체의 구현이 올바르게 되었는지의 여부를 검사하는 과정과 실제 칩의 기능 구현이 제대로 되었는지 여부를 검사하는 과정으로 나뉘어진다.
이러한 테스트는 정해진 입력 패턴에 대해 올바른 출력 패턴이 나오는지를 확인하는 것이다. 이때, 입력 패턴의 양과 규모는 칩 단가와 밀접한 관련을 가지므로 최소한의 양에 의한 테스트 과정을 거치게 된다.
그리고, 이러한 테스트 패턴 양의 제약에 의해 실제 칩의 결함을 찾아내지 못하게 되는 경우가 발생하게 된다.
만일 상기된 테스트 과정에 의해서도 찾아내지 못한 결함을 갖고 만들어진 ASIC 칩을 이용하여 시스템을 만들면 시스템이 오동작을 일으킬 수 있으며 또한, 이러한 에러 발생시 어느 IC에서 결함이 있는지 파악이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 ASIC 칩의 제조 공정에서 간과한 칩 자체의 결함 여부를 시스템 레벨에서 확인할 수 있도록 하는 칩 테스트 장치를 제공함에 있다.
본 발명의 다른 목적은 시스템 레벨에서의 칩 결함 여부의 판단을 이용하여 시스템 보드 내에서 발생된 에러를 확인할 수 있도록 하는 칩 테스트 장치를 제공함에 있다.
도 1은 본 발명에 따른 칩 테스트 장치가 구비된 비디오 디코더의 구성 블록도
도 2는 도 1의 테스트부의 상세 블록도
도 3은 도 2의 연산부가 MISR로 구성되는 경우의 예를 보인 구성 블록도
도 4는 도 1의 비디오 디코더가 구비된 DTV 수신기의 구성 블록도
도면의 주요부분에 대한 부호의 설명
100 : 비디오 디코딩부 101 : VLD
102 : IQ/IS부 103 : IDCT부
104 : 가산기 105 : 움직임 보상부
106 : 프레임 메모리 200 : 테스트부
201 : 호스트 CPU 202 : 테스트 제어부
203 : 연산부 204 : 비교기
상기와 같은 목적을 달성하기 위한 본 발명에 따른 칩 테스트 장치는, 시스템 레벨에서 테스트를 위한 영상의 비디오 비트스트림을 입력받아 디코딩하는 비디오 디코딩부와, 디코딩된 픽셀값을 기 결정된 검사 방법으로 누산하여 테스트 값을 구한 후 시뮬레이션에 의해 미리 구하여 저장된 기준 값과의 비교를 통해 해당 비디오 디코더 칩 자체의 결함 유무를 판단하는 테스트부가 하나의 비디오 디코더 칩내에 구성되는 것을 특징으로 한다.상기 테스트부는 입력되는 테스트 방법, 테스트 단위, 비트 폭에 따라 테스트 모드를 결정하고 테스트를 제어하는 테스트 제어부와, 상기 테스트 제어부의 테스트 모드에 따라 시스템 레벨에서 상기 비디오 디코딩부를 통해 입력되는 디코딩된 픽셀값을 누산하여 테스트 값을 출력하는 연산부와, 상기 테스트 제어부의 제어에 의해 미리 저장된 기준 값과 상기 연산부에서 출력되는 테스트값을 비교하고 그 결과를 출력하는 비교기와, 테스트에 이용할 영상에 대해 시뮬레이션을 수행하여 기준 값을 구하여 저장하고, 이때의 테스트 방법, 테스트 단위, 비트 폭을 상기 테스트 제어부로 출력하며, 상기 비교기의 비교 결과에 따라 해당 비디오 디코더 칩 자체의 결함 유무를 판단하고 판단 결과를 실험자가 인지토록 하는 호스트 제어부를 포함하여 구성되는 것을 특징으로 한다.상기 테스트부의 테스트 과정에 의해 이상이 없다고 판별된 해당 칩을 시스템에 장착한 후 다시 테스트 과정을 거침에 의해 시스템 보드의 결함 유무를 판단하는 것을 특징으로 한다.
본 발명은 칩 테스트를 위한 누산 방법으로 단순한 덧셈기를 이용하여 검사합을 구하는 방법 이외에 MISR(Multiple Input Shift Register)를 이용하여 시그너쳐(signature)를 구하는 방법을 이용한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 시스템 레벨에서의 칩 테스트를 비디오 디코더에 적용한 예를 보이고 있다.
도 1은 비디오 디코딩부(100)와 비디오 디코딩부(100)의 결함 유무를 검출하는 테스트부(200)로 구성된다. 여기서, 상기 비디오 디코딩부(100)는 공지된 기술로서, 가변길이 디코더(Variable Length Decoder ; VLD)(101), 역스캔 및 역 양자화(Inverse Scan/Inverse Quantizer ; IS/IQ)부(102), 역 이산여현 변환((Inverse Discrete Cosine Transform ; IDCT)부(103), 가산기(104), 움직임 보상부(105), 및 프레임 메모리(106)로 구성된다.
이때, 상기 비디오 디코딩부(100)는 크게 두 블록의 데이터 패스를 가지는데, 움직임 벡터를 이용하여 이전 프레임의 픽셀 값으로부터 예측하여 현재의 픽셀값을 보상하는 패스와 움직임 보상에 의해 표현되지 못하는 픽셀 값에 대한 차를 DCT한 계수에 대해 다시 IDCT하는 패스로 나뉘어진다.
즉, 입력되는 비디오 비트스트림은 VLD(101)에서 가변길이 디코딩되어 움직임 벡터, 양자화 값, DCT 계수로 분리된다. 상기 VLD(101)의 출력중 DCT 계수에 해당하는 값이 IS/IQ부(102)를 통과하여 IDCT부(103)로 입력된다.
이때, 상기 VLD(101)에서는 DCT 계수가 런-레벨로 디코딩된다. 즉, 하나의 DCT 블록은 8×8의 계수들로 이루어져 있는데 이들 중 0이 아닌 계수들만 코드속에 들어있으므로 VLD(101)의 출력은 0이 아닌 계수들의 크기, 즉 레벨과 이 계수들 사이에 0이 얼마나 삽입되어 있는지에 대한 런이 출력된다. 또한, 8×8 계수의 디코딩 순서는 런 레벨 코드의 효율을 높이기 위해서 낮은 주파수 성분부터 전송될 수 있도록 지그-재그 방식으로 이루어져 있다.
따라서, 상기 IS/IQ부(102)는 지그-재그 스캔 방식 또는 택일 스캔(Alternate scan) 방식을 라스터 스캔(Raster Scan) 방식으로 역스캔한 후 역스캔된 DCT 계수를 양자화 값에 따라 역 양자화하여 IDCT부(103)로 출력한다. 상기 IDCT부(103)는 역 양자화된 DCT 계수에 대해 IDCT를 수행하여 가산기(104)로 출력한다.
한편, 상기 VLD(101)에서 출력되는 움직임 벡터는 움직임 보상부(105)로 출력되고, 상기 움직임 보상부(105)는 상기 움직임 벡터와 프레임 메모리(106)에 저장된 이전 프레임을 이용하여 현재의 픽셀값에 대한 움직임 보상을 수행한 후 가산기(104)로 출력한다.
상기 가산기(104)는 IDCT된 값과 움직임 보상된 값을 더하여 최종 픽셀값인 완전한 영상으로 복원하여 디스플레이를 위해 출력함과 동시에 테스트부(200)를 통해 프레임 메모리(200)에 저장한다.
상기 테스트부(200)는 상기 비디오 디코딩된 픽셀값을 이용하여 비디오 디코딩에 관련된 블록들과 데이터 패스등이 제대로 되었는지를 체크한다.
즉, 상기 테스트부(200)는 상기 비디오 디코딩된 픽셀값을 일정 검사 방법으로 누산하여 테스트 값을 구한 후 시뮬레이션에 의해 미리 구한 기준 값과 비교하게 된다. 이때, 비디오 디코딩부(100)에서 출력되는 픽셀 값들은 VLD(101), IS/IQ부(102), IDCT부(103), 움직임 보상부(105), 매크로 블록 가산기(104), 그리고 메모리(106)등이 정상적으로 구현되었을 경우에만 올바른 값이 얻어지게 된다. 그러므로 이러한 픽셀값들이 기대했던 값들로 출력되어진다면 비디오 디코딩부(100)의전반적인 데이터 패스와 각 블록들이 제대로 구현되어졌다고 판단할 수가 있다.
도 2는 이러한 테스트부의 상세 블록도로서, 테스트 과정을 제어하는 호스트 제어부(CPU)(201), 상기 호스트 CPU(201)의 제어와 외부에서 입력되는 테스트 단위에 따라 테스트 모드를 결정하는 테스트 제어부(202), 상기 테스트 제어부(202)에서 결정된 테스트 모드와 시작/정지 신호에 따라 디코딩된 픽셀값을 누산하여 비교를 위한 테스트 값을 구하는 연산부(203), 및 상기 호스트 CPU(201)에서 출력되는 기준 값과 상기 연산부(203)에서 출력되는 테스트 값을 비교하고 그 결과를 다시 호스트 CPU(201)로 출력하는 비교기(204)로 구성된다.
이와 같이 구성된 도 2에서 ASIC 칩 예를 들면, 비디오 디코더 칩의 구현이 제대로 되었는지 시스템 레벨에서 테스트하기 위해서 우선 호스트 CPU(201)는 연산부(203)에서 수행할 테스트 방법, 이때의 기준 값(reference signature)등을 셋팅한다.
이때, 하나의 영상 프레임을 구성하는 모든 휘도, 색 값에 대하여 원 영상과 디코딩된 영상을 비교하는 것이 100% 정확한 비교 방법이 될 것이다. 그러나, HD 영상의 경우 1920*1080의 프레임 사이즈를 가지게 되는데 픽셀 대 픽셀로 비교를 하게 된다면 1920*1080*3(3은 R,G,B를 의미)=6220800의 픽셀값에 대하여 테스트를 수행하게 된다. 이는 엄청난 노력과 시간을 필요로 하게되므로 매우 비효율적이다.
따라서, 본 발명에서는 좀더 효과적으로 단시간에 테스트를 수행하기 위하여 상당한 신뢰도를 가지는 검사합이나 MISR(multiple input shift register) 시그너쳐(signature)를 테스트 방법으로 이용한다.
또한, 테스트 단위는 픽쳐(picture) 단위 또는, 시퀀스(sequence) 단위로 할 수 있으며 이것도 선택 가능하다. 그리고, 각 테스트 방법에 대해 시그너쳐의 비트폭을 8비트로 할지 32비트로 할지를 선택할 수가 있다. 여기서, 하나의 픽셀은 8비트로 이루어지고, 비디오 디코딩은 메모리 제어 단위인 4바이트 즉, 32비트 단위로 이루어지기 때문에 8비트 또는, 32비트 중 어느 하나를 비트폭으로 선택할 수 있다. 그러나, 이것은 하나의 예에 지나지 않으며 테스트 방법, 테스트 단위, 비트폭은 설계자에 의해 달라질 수 있다.
한편, 상기 검사 합(check sum)은 단순한 덧셈기를 이용하여 선택된 테스트 단위 예를 들면, 한 픽쳐동안 또는 하나의 시퀀스동안 디코딩된 데이터를 누산하는 방법이다. 이때, 시그너쳐의 비트 폭의 선택에 의해 8비트 덧셈기나 32비트 덧셈기를 이용하여 검사합을 구할 수 있다. 만일, 8비트 덧셈기를 이용하여 한 픽쳐동안 더하는 모드라면 한 픽쳐의 휘도, 색 신호값을 비트 단위로 모두 더하며 이때 캐리는 버린다. 이렇게 해서 나온 결과 값 즉, 8비트 값을 시그너쳐라고 한다.
또한, 상기 MISR은 쉬프트 레지스터를 이용하여 선택된 테스트 단위 예를 들면, 한 픽쳐동안 또는 하나의 시퀀스동안 디코딩된 데이터를 누산하는 방법으로서, 상기 검사합보다 좀더 정확하다. 즉, MISR도 일종의 가산기인데 쉬프트 레지스터로 구성된 가산기이다.
도 3은 8비트 MISR의 일 예를 보인 구성 블록도로서, 보통 병렬 데이터의 이상 유무 체크에 많이 이용된다.
만일, MISR 시그너쳐의 비트폭을 도 3과 같이 8비트로 표현한다면 시그너쳐의 집합의 수는 28-1(모든 비트가 0인 경우는 배제)이며, 시그너쳐가 올바른 집합에 포함되지 않을 에러 마스크 확률은 2-8이다. 반대로 에러를 발견해 낼 확률은 약 100*(1-2-8)=99.61%로 상당히 높다. 여기서, 에러 마스크 확률은 서로 다른 이미지인데 같은 시그너처 즉, 값이 나올 확률이다.
여기서, 상기 MISR를 구현하는 쉬프트 레지스터는 결과가 누적되는 레지스터로 쓰이기도 한다. 또한, 상기 쉬프트 레지스터를 검사합 모드에서 덧셈의 결과를 저장하는 레지스터로도 이용한다.
상기 레지스터는 테스트 제어부(202)의 시작 신호에 의해 인에이블이 되고 정지 신호에 의해 정지한 후 그 결과를 비교기(204)로 넘겨서 칩의 이상 유무를 검증하게 된다.
이때, 각 테스트 방법, 테스트 단위, 비트 폭에 대한 기준 값 즉, 기준 시그너쳐를 미리 구하여 저장하여 놓는다. 예를 들면, 8비트 단위로 한 픽쳐동안 검사합으로 테스트할 이미지에 대해 시뮬레이션을 수행하여 올바른 기준 시그너쳐를 구하며, 이러한 과정을 각 테스트 방법, 테스트 단위, 비트 폭에 대해서 할 수 있으며, 또한 테스트 방법, 테스트 단위, 비트 폭을 정한 후 정해진 테스트 방법, 테스트 단위, 비트 폭에 대해서만 할 수도 있다.
한편, 상기된 과정으로 호스트 CPU(201)에서 테스트 방법, 테스트 단위, 비트 폭이 결정되면, 테스트 제어부(202)는 테스트 모드를 결정한다. 예를 들어, 한 픽쳐동안 8비트 검사합 방법으로 테스트 시그너쳐를 구할 것인지, 한 픽쳐동안 32비트 검사합 방법으로 테스트 시그너쳐를 구할 것인지, 한 시퀀스동안 8비트 MISR 방법으로 테스트 시그너쳐를 구할 것인지를 결정한다.
상기 테스트 제어부(202)는 테스트 모드가 결정되면 외부로부터 입력되는 픽쳐 시작 또는, 시퀀스 시작 신호에 따라 테스트 시작 신호를 테스트 모드 신호와 함께 연산부(203)로 출력한다.
상기 연산부(203)는 시작 신호가 입력되면 가산기(104)에서 출력되는 픽셀값을 테스트 모드에 따라 더한다. 여기서, 상기 픽셀값에는 휘도와 색이 모두 포함될 수 있다. 만일, 테스트 모드가 한 픽쳐동안 8비트 검사합 방법으로 테스트 시그너쳐를 구하라는 모드이면, 테스트 제어부(202)의 제어에 의해 연산부(203)는 한 픽쳐동안 8비트 검사합 방법으로 디코딩되어 입력되는 픽셀값을 누산한다. 여기서, 테스트 제어부(202)는 한 픽쳐가 끝나면 정지 신호를 상기 연산부(203)로 출력하여 누산 과정을 중지시키고 동시에, 비교기(204)로 인에이블 신호를 출력한다.
이때, 상기 연산부(203)는 정지 신호에 의해 누산이 중지되면 그 결과 즉, 테스트 시그너쳐를 비교기(204)로 출력한다.
상기 비교기(204)는 테스트 제어부(202)의 인에이블 신호에 의해 인에이블되면 호스트 CPU(201)를 통해 입력되는 기준 시그너쳐와 연산부(203)에서 출력되는 테스트 시그너쳐가 동일한지를 비교하고 그 결과를 호스트 CPU(201)로 출력한다. 상기 호스트 CPU(201)는 두 값이 동일하면 이상이 없음(sucess)을, 동일하지 않으면 이상이 있음(fail)을 판단하고 판단 결과를 실험자가 인지토록 한다.
즉, 테스트 모드를 가동시킨 후 정해진 비트 스트림을 입력하고서 축적되어진(compressed) 정해진 크기(8,16,32비트,...)의 시그너쳐만을 비교하여 검증을 마치게 된다.
한편, 본 발명은 실시예로서, 가산기(104)의 출력으로부터 테스트 시그너쳐를 구하였지만 비트 스트림 형태를 갖는 경우 예를 들면, VLD(101), IS/IQ부(102), IDCT부(103), 움직임 보상부(105) 중 어느 하나의 출력으로부터 테스트 시그너쳐를 구할 수도 있다.
또한, 본 발명을 도 4와 같은 DTV 수신기에 적용하면 시스템 보드의 이상 유무도 알 수 있다.
도 4는 DTV 수신기의 일 예로서, ASIC 원칩(403)이 트랜스포트 디멀티플렉서(TP)(404), 비디오 디코더(VDEC)(405), 포맷 컨버터(FC)(406), 그래픽 엔진(GFX)(407)등으로 구성될 때 본 발명에 따른 칩 테스트 장치는 상기 비디오 디코더(405) 내에 구비된다고 가정한다.
즉, 트랜스포트 디멀티플렉서(404)에서 분리된 비디오 비트스트림은 비디오 디코더(405)로 입력되어 도 1과 같은 MPEG 알고리즘으로 디코딩된다. 그리고, 디코딩된 픽셀값들에 대해 검사합 또는 MSIR에 의한 시그너쳐를 도 2와 같이 구하여 예측한 결과 즉, 기준 시그너쳐와 비교함으로써, 트랜스포트 디멀티플렉서(404)와 비디오 디코더(405) 부분의 이상 유무를 판별할 수 있다.
이때, 상기 ASIC 원칩(403)만을 따로 테스트하여 이상이 없다고 판별될 때 이를 상기 DTV 수신기에 장착한 후 다시 테스트 과정을 거치면 시스템 보드의 이상 유무도 알 수 있다.
즉, 분리시켜 테스트한 결과 이상이 없다고 판단된 ASIC 원칩(403)을 DTV 수신기에 장착한 후 다시 테스트를 하였을 경우 이상이 없으면 시스템 보드에도 이상이 없는 경우이고, 만일 이상이 발견되면 ASIC 원칩(403)에는 이상이 없으므로 시스템 보드에 이상이 있다고 판단한다.
또한, 본 발명은 상기 비디오 디코더뿐만 아니라 오디오 디코더 또는, 보조 데이터의 디코딩시에도 적용할 수 있다.
이상에서와 같이 본 발명에 따른 칩 테스트 장치에 의하면, 시스템 레벨에서 칩 자체의 결함을 간편하고 빠르게 검증할 수 있으므로 칩 제조 과정에서 지나칠 수 있는 결함을 파악해 낼 수 있음은 물론 전체 시스템을 구현하는데에 안정적인 칩을 제공할 수 있는 효과가 있다. 또한, 칩 자체 결함을 시스템 구성상의 오류로 잘못 파악하는 경우가 없어지므로 시스템 개발 기간의 단축과 성능 향상을 도모할 수가 있게 된다.
그리고, 본 발명은 선택 가능한 여러 가지 모드를 둠으로써 테스트를 보다 효율적이고 유동적으로 수행할 수 있는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (7)

  1. 시스템 레벨에서 테스트를 위한 영상의 비디오 비트스트림을 입력받아 디코딩하는 비디오 디코딩부; 그리고
    디코딩된 픽셀값을 기 결정된 검사 방법으로 누산하여 테스트 값을 구한 후 시뮬레이션에 의해 미리 구하여 저장된 기준 값과의 비교를 통해 해당 비디오 디코더 칩 자체의 결함 유무를 판단하는 테스트부가 하나의 비디오 디코더 칩내에 구성되는 것을 특징으로 하는 칩 테스트 장치.
  2. 제 1 항에 있어서, 상기 테스트부는
    입력되는 비트 스트림을 단순 덧셈기를 이용한 검사합 방법 또는 쉬프트 레지스터를 이용한 누산(MISR) 방법으로 누산하여 테스트 값을 구하는 것을 특징으로 하는 칩 테스트 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 테스트부는
    입력되는 테스트 방법, 테스트 단위, 비트 폭에 따라 테스트 모드를 결정하고 테스트를 제어하는 테스트 제어부와,
    상기 테스트 제어부의 테스트 모드에 따라 시스템 레벨에서 상기 비디오 디코딩부를 통해 입력되는 디코딩된 픽셀값을 누산하여 테스트 값을 출력하는 연산부와,
    상기 테스트 제어부의 제어에 의해 미리 저장된 기준 값과 상기 연산부에서 출력되는 테스트값을 비교하고 그 결과를 출력하는 비교기와,
    테스트에 이용할 영상에 대해 시뮬레이션을 수행하여 기준 값을 구하여 저장하고, 이때의 테스트 방법, 테스트 단위, 비트 폭을 상기 테스트 제어부로 출력하며, 상기 비교기의 비교 결과에 따라 해당 비디오 디코더 칩 자체의 결함 유무를 판단하고 판단 결과를 실험자가 인지토록 하는 호스트 제어부를 포함하여 구성되는 것을 특징으로 하는 칩 테스트 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 테스트부의 테스트 과정에 의해 이상이 없다고 판별된 해당 칩을 시스템에 장착한 후 다시 테스트 과정을 거침에 의해 시스템 보드의 결함 유무를 판단하는 것을 특징으로 하는 칩 테스트 장치.
  7. 삭제
KR1019990059493A 1999-12-20 1999-12-20 칩 테스트 장치 KR100364755B1 (ko)

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