CN117214663B - 一种系统级芯片测试板的应用方法 - Google Patents
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Abstract
本发明公开了一种系统级芯片测试板的应用方法，涉及芯片测试技术领域，包括以下功能：芯片的OS测试、电流校准测试、OSC校准测试、电压校准测试以及芯片的efuse烧写功能，利用主控与双刀单掷继电器来配合进行不同功能不同测试的切换和运行。也可以用来复测烧写后的芯片电性能，用以验证测试板的稳定性和芯片校准测试的可靠性。本发明中处理器可以实现智能测试芯片半自动化，降低了芯片电性能测试的复杂度，该方法可以快速精确的找到芯片的异常现象，提高测试效率，亦可通过连接不同的芯片端测试芯片，一板多用降低了芯片测试所需成本。
Description
技术领域
本发明属于芯片测试技术领域，具体是一种系统级芯片测试板的应用方法。
背景技术
芯片是一种集成电路，由大量的晶体管构成，由于芯片结构精细，制造工艺复杂、流程繁琐，在制造工艺中难免会出现芯片性能不达标的情况，当芯片验证初期，芯片的量没有很多时，可以采用手动校准的方式进行校准，测试机台开发前对芯片所需校准的芯片进行验证和流程确认，可以缩短后续机台测试的开发周期；同时在机台测试当中也可能会存在一些误操作导致校准与未校准的芯片混料的情况，因此为了芯片的品质能够有更高的保障性，可以通过测试板对芯片进行抽检测试。
目前现有的芯片校准测试，可以利用万用表、示波器、直流源等设备，通过手工读写进行芯片寄存器的配置，校准芯片时需要计算和不断地重新配置，且不能通过单一的连接方式将所有的测试项全部测试完成，必须要连接到其他设备才能够测量出数据，这种测试方法无法将数据自动保存，需要人工手动存储，如果误操作导致之前的数据丢失或者通信断开就需要全部重新测试，当需要校准测试的芯片较多时，只能将芯片逐一与设备连接，手工配置寄存器再去计算，严重影响测试效率，加大了手工测试的难度和复杂性。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一；为此，本发明提出了一种系统级芯片测试板的应用方法，用于解决上述所提出的技术问题。
为实现上述目的，根据本发明的第一方面的实施例提出一种系统级芯片测试板的应用方法，包括：
步骤一：首先对芯片的测试板进行上电，同时在仿真器中按照所测芯片的相关配置的信息，对其进行芯片测试代码编译，相关配置指与待测芯片相关的信息，包括测试环境、编译器选项、通信、时钟和时序配置；
步骤二：选取待测芯片，并与测试板进行连接，将芯片测试代码通过烧录器烧录至测试板的主控芯片中；
步骤三：启动测试板开始进行测试，并在待测芯片进行VDD上电，先进行standby功耗测试，将待测芯片的主控控制待测管脚与测试板的测量电路通过继电器进行连接，并采集待测芯片的电流，通过电流感应放大器芯片采集放大电流，采用公式进行计算，得到此时待测芯片上电后的功耗；
步骤四：对待测芯片进行OS测试，通过将MOS管作为开关，任一选择一芯片管脚并与测试板的GND连接，利用电流源给芯片的GND管脚灌入恒定的电流，然后获取到该管脚对芯片GND管脚的偏置电压，并对结果进行判断，可筛除处于开路状态和短路状态的问题芯片；
步骤五：之后对待测芯片进行IIC判断，通过测试板读取待测芯片烧录位寄存器中的内容，得到待测芯片的烧录状态，烧录状态包括待测芯片已进行烧录和未进行烧录，之后将未进行烧录的待测芯片进行校准测试，校准测试包括频率校准测试、电压校准测试和电流校准测试，将已进行烧录的待测芯片走复测流程，复测流程包括频率复测、电压复测和电流复测；
步骤六：先对未烧录状态下的待测芯片进行频率校准测试，通过继电器控制连接待测芯片的INT引脚，之后通过比较器先输出正弦波，再将波形整形后得到方波，同时通过分频器，获取到波形，并进行计算得到待测芯片频率，并利用二分法将频率校准到设置的范围内；
步骤七：电压校准测试，将待测管脚通过继电器与主控芯片IO口进行连接，主控ADC采样测量出此时的电压值，同时再利用二分法将频率校准到所设置的范围内；
步骤八：电流校准测试，选择另一路电流测试电路，通过电流感应放大器来采集此时的电流，并按照步骤三中获取待测芯片上电后电流的方式，得到待测管脚的电流，并利用二分法将频率校准到所设置的范围内；
步骤九：之后将校准测试后得到的相应寄存器校准值，并将校准值烧录至芯片中，当烧录完成时，主控芯片控制待测芯片下电后等待5ms左右后重新上电，确认待测芯片的寄存器的烧写状态，其中烧写状态包括校准值已烧写成功、校准值烧写错误和校准值未烧写到芯片寄存器中。
作为本发明的进一步方案，standby功耗测试的测试方法为：
先将待测芯片设置为standby状态，同时将待测芯片的主控控制待测管脚与测试板的测量电路通过继电器进行连接；
获取到待测芯片的放大倍数Fd以及电流感应放大器之间的采样电阻的阻值R，同时通过主控ADC采样对测量电路中的电压进行采集，并将采集的电压标记为U1，同时获取到待测芯片中VDD上电的电压，并将其标记为U2；
采用公式得到待测芯片上电后的电流I，此时电流I即为standby功耗。
作为本发明的进一步方案，步骤四中OS测试的具体过程为：
将MOS管作为开关，先将芯片GND管脚与测试板GND管脚断开，任一选择一芯片管脚并与测试板GND连接，同时将待测芯片中的剩余管脚设置为悬空状态，之后在与芯片GND连接的线路中输入电流，并对测试板GND管脚电压进行测试，当GND管脚电压小于Ua时，待测芯片为短路状态，当GND管脚电压大于Ub时，为开路状态，输入电流、Ua和Ub分别为阈值。
作为本发明的进一步方案，所述步骤五中对待测芯片进行IIC判断的具体过程为：
先通过测试板读取待测芯片烧录位寄存器中的内容，当寄存器中存储了特定的值或特定状态时，表示待测芯片已进行烧录，之后将烧写过的待测芯片走复测流程，其中复测流程包括频率复测、电压复测和电流复测，反之，表示待测芯片为未烧录状态，同时将未烧录状态下的待测芯片进行校准测试，其中校准测试包括频率校准测试、电压校准测试和电流校准测试，当对待测芯片寄存器中的内容读取出错时，表示待测芯片通信总线的通信存在异常，此时对待测芯片进行进一步debug，即故障排除。
作为本发明的进一步方案，频率校准测试的具体过程为：
先将待测芯片中频率输出管脚打开并与测试板中测试频率的电路通过继电器相连；
之后经过比较器先输出正弦波，然后经过触发器将波形整形后得到方波；
经过分频器，利用主控芯片的定时器设定时间计算出固定时间内产生的波形数，其中计算公式为：频率＝波形数*20*分频数(Hz)，利用二分法将频率校准到所设置的范围内。
作为本发明的进一步方案，所述对波形整形时，需要接入示波器对波形进行观察，当出现杂波时，对触发器的分压电阻进行调节，直到波形达到要求。
作为本发明的进一步方案，步骤九中，对待测芯片进行烧写时，有管脚需要加电压，利用继电器与相应供电电路相连，上电时长可以由主控芯片控制，待测芯片烧写后需要先下电等待一定时间后，再上电读寄存器，同时将烧写过的待测芯片标志位置1，用以和未烧写的芯片进行区分。
作为本发明的进一步方案，其中所有测试项的测试时长不超过3s，同时，在针对待测芯片中连接管脚不更改的前提下，根据芯片寄存器配置再次进行测试。
作为本发明的进一步方案，还包括对所有烧录完成后的待测芯片进行芯片功能测试。
作为本发明的进一步方案，包括OLED测试屏，用于将每项测试结果显示至屏幕上，且上述所有步骤均有判断标准，当存在任一项不符合判断标准时，在log打印中会显示“fail”，当所有测试项目均符合判断标准时，则测试通过，若存在测试失败的情况时，则返回步骤三，重新进行测试。
与现有技术相比，本发明的有益效果是：
1、可以利用串口工具保存测试数据，不用借助其他工具每次数据都需要手动抄录；
2、待测芯片与测试板之间设置有继电器模块，通过控制连接引脚的通断，可以将待测项一次性测试完成，不需要连接其他工具进行测量；
3、本发明测试单颗芯片所用时间短，单个测试项均可以在3s内测试完成，节省了测试时间，提高测试效率；
4、本发明可以通过接口连接不同的芯片连接器，大大降低了开发成本；
5、通过对烧写后的待测芯片进行标记，从而将其与未烧写的待测芯片进行区分，避免芯片会混料的情况。
附图说明
图1为本发明流程方法原理图；
图2为本发明系统框架原理图。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1和图2，本申请提供了一种系统级芯片测试板的应用方法，具体的方法步骤如下；
实施例一：
步骤一：首先对芯片的测试板进行上电，在本实施例中，测试板的供电电压选择为12V，同时在仿真器中按照所测芯片的相关配置的信息，对其进行芯片测试代码编译，其中相关配置包括测试环境配置、编译器选项配置、调试配置、时钟和时序配置以及通信配置，具体的相关配置根据测试芯片的实际信息进行设置；
步骤二：选取待测芯片，并与测试板进行连接，同时将芯片测试代码通过烧录器烧录至测试板的主控芯片中，之后通过待测芯片本身的性能对测试项进行选择，在本实施例中，测试项包括频率校准测试、电压校准测试和电流校准测试，在此要说明的是，测试板与待测芯片进行连接时，由于不同的芯片的管脚顺序以及管脚功能并不相同，所以在测试板与待测芯片中间设置有继电器模块，用于对待测芯片之间的引脚进行切换，从而进行状态管理；
步骤三：启动测试板开始进行测试，首先在待测芯片进行VDD上电，在此要说明的是，当所测试的电流较小时，且采样电阻的供电电压要求较高，此时应采用精度较高的LDO来进行供电，LDO为低压差线性稳压器，再进行standby功耗测试，具体的测试流程为：
先将待测芯片设置为standby状态，同时将待测芯片的主控控制待测管脚与测试板的测量电路通过继电器进行连接，其中standby状态为待机状态；
获取到待测芯片的放大倍数Fd以及电流感应放大器之间的采样电阻的阻值R，同时通过主控ADC采样对测量电路中的电压进行采集，并将采集的电压标记为U1，同时获取到待测芯片中VDD上电的电压，并将其标记为U2，其中VDD为内部工作电压，ADC指将模拟量转换为数字量；
采用公式得到待测芯片上电后的电流I，此时电流I即为standby功耗，在本实施例中，主控芯片IO口输出电压为3.3V，即待测芯片中VDD上电的电压为3.3V，电流I为μA级电流，同时，当已知standby功耗范围时，可以采用公式进行反推，对采样电阻的阻值R进行选择；
步骤四：之后对待测芯片进行OS测试，将MOS管作为开关，任一选择一芯片管脚并与测试板的GND连接，同时将待测芯片中的剩余管脚设置为悬空状态，即剩余管脚不进行任何连接，利用电流源给芯片的GND管脚灌入恒定电流，并对测试板GND管脚电压进行测试，得到该管脚对芯片GND管脚的偏置电压，当偏置电压小于Ua时，待测芯片为短路状态，当偏置电压大于Ub时，为开路状态，输入电流、Ua和Ub分别为阈值，在本实施例中，输入恒定电流设置为175μA，Ua取值为0.2V，Ub取值为1.5V；
步骤五：之后对待测芯片进行IIC判断，即确认芯片通信的IIC的烧写状态，烧写状态包括校准值已烧写成功、校准值烧写错误和校准值未烧写到芯片寄存器中，具体过程为：
先通过测试板读取待测芯片烧录位寄存器中的内容，来判断此芯片当前状态，当寄存器中存储了特定的值或特定状态时，表示待测芯片已进行烧录，之后将烧写过的待测芯片走复测流程，其中复测流程包括频率复测、电压复测和电流复测，反之，当寄存器中没有存储特定的值或特定状态时，表示待测芯片为未烧录状态，同时将未烧录状态下的待测芯片进行校准测试，其中校准测试包括频率校准测试、电压校准测试和电流校准测试；
步骤六：先对未烧录状态下的待测芯片进行频率校准测试，其具体的校准过程为：
先将待测芯片中频率输出管脚INT打开并与测试板中测试频率的电路通过继电器相连；
之后经过比较器先输出正弦波，然后经过触发器将波形整形后得到方波，在此要说明的是，此处需要接入示波器对波形进行观察，当出现杂波时，需要对触发器的分压电阻进行调节至波形较好的位置，避免触发器的分压电阻和电压设置过高或过低，以防杂波被整形为方波或电压设置高于波形本身峰谷，同时，在本实施例中，触发器选择为施密特触发器；
再经过分频器，利用主控芯片的定时器设定时间计算出固定时间内产生的波形数，其中计算公式为：频率＝波形数*20*分频数(Hz)，利用二分法将频率校准到所设置的范围内，从而对未烧录状态下的待测芯片的频率进行校准，在此要说明的是，使用分频器时，要先在硬件上确认频率分频数，且采用二分法校准频率为现有技术，此处就不再进行赘述，设置的范围根据实际待测芯片参数进行设置；
步骤七：再进行电压校准测试，将待测管脚通过继电器与主控芯片IO口进行连接，主控ADC采样测量出此时的电压值，同时再利用二分法将频率校准到所设置的范围内，在本实施例中，当前使用的主控芯片IO高电平为3.3V，ADC采样精度为212；
步骤八：最后进行电流校准测试，选择另一路电流测试电路，通过电流感应放大器来采集此时的电流，并按照步骤三中获取待测芯片上电后电流的方式，得到待测管脚的电流，并利用二分法将频率校准到所设置的范围内，其中此处电流为mA级；
步骤九：之后将校准测试后得到的相应寄存器校准值，并将校准值烧录至芯片中，其中eFuse为可编程存储器，当烧录完成时，主控芯片控制待测芯片下电后等待5ms左右后重新上电，确认待测芯片的寄存器的烧写状态；
若烧写过程中，有管脚需要加电压，利用继电器与相应供电电路相连，上电时长可以由主控芯片控制，待测芯片烧写后需要先下电等待一定时间后，再上电读寄存器，在本实施例中，等待时间设置为50ms，同时将烧写过的待测芯片标志位置1，用以和未烧写的芯片进行区分。
实施例二：
本实施例与实施例一的区别之处在于，本实施例用于对所有烧录完成后的待测芯片进行芯片功能测试，其具体的芯片功能测试项根据实际的待测芯片功能进行选择，例如测试芯片本身的感光性能：
首先配置待测芯片寄存器为工作模式，然后外接一个固定光强的光源，照射待测芯片，通过通信总线读取芯片转换的数据，根据数据判断待测芯片感光性能。
实施例三：
本实施例与实施例一和实施例二的区别之处在于，针对于上述测试项，其中所有测试项的测试时长不超过3s，同时，在针对待测芯片中连接管脚不更改的前提下，可以根据芯片寄存器配置再次进行测试，例如，针对同一待测芯片管脚的输出，在寄存器配置不相同的情况下，测量电路可以根据主控芯片控制进行多次测量。
实施例四：
本实施例与实施例一的区别之处在于，本实施例包括OLED测试屏，用于将每项测试结果显示至屏幕上，且上述所有步骤均有判断标准，当存在任一项不符合判断标准时，在log打印中会显示“fail”，当所有测试项目均符合判断标准时，则测试通过，若存在测试失败的情况时，则返回步骤三，重新进行测试。
上述公式中的部分数据均是去除量纲取其数值计算，公式是由采集的大量数据经过软件模拟得到最接近真实情况的一个公式；公式中的预设参数和预设阈值由本领域的技术人员根据实际情况设定或者通过大量数据模拟获得。
以上实施例仅用以说明本发明的技术方法而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方法进行修改或等同替换，而不脱离本发明技术方法的精神和范围。
Claims (10)
1.一种系统级芯片测试板的应用方法，其特征在于，包括：
步骤一：首先对芯片的测试板进行上电，同时在仿真器中按照所测芯片的相关配置的信息，对其进行芯片测试代码编译，相关配置指与待测芯片相关的信息，包括测试环境、编译器选项、通信、时钟和时序配置；
步骤二：选取待测芯片，并与测试板进行连接，将芯片测试代码通过烧录器烧录至测试板的主控芯片中；
步骤三：启动测试板开始进行测试，并在待测芯片进行VDD上电，先进行standby功耗测试，将待测芯片的主控控制待测管脚与测试板的测量电路通过继电器进行连接，并采集待测芯片的电流，通过电流感应放大器芯片采集放大电流，采用公式进行计算，得到此时待测芯片上电后的功耗；
步骤四：对待测芯片进行OS测试，通过将MOS管作为开关，任意选择一芯片管脚并与测试板的GND连接，利用电流源给芯片的GND管脚灌入恒定的电流，然后获取到该管脚对芯片GND管脚的偏置电压，并对结果进行判断，可筛除处于开路状态和短路状态的问题芯片；
步骤五：之后对待测芯片进行IIC判断，通过测试板读取待测芯片烧录位寄存器中的内容，得到待测芯片的烧录状态，烧录状态包括待测芯片已进行烧录和未进行烧录，之后将未进行烧录的待测芯片进行校准测试，校准测试包括频率校准测试、电压校准测试和电流校准测试，将已进行烧录的待测芯片走复测流程，复测流程包括频率复测、电压复测和电流复测；
步骤六：先对未烧录状态下的待测芯片进行频率校准测试，通过继电器控制连接待测芯片的INT引脚，之后通过比较器先输出正弦波，再将波形整形后得到方波，同时通过分频器，获取到波形，并进行计算得到待测芯片频率，并利用二分法将频率校准到设置的范围内；
步骤七：电压校准测试，将待测管脚通过继电器与主控芯片IO口进行连接，主控ADC采样测量出此时的电压值，同时再利用二分法将频率校准到所设置的范围内；
步骤八：电流校准测试，选择另一路电流测试电路，通过电流感应放大器来采集此时的电流，并按照步骤三中获取待测芯片上电后电流的方式，得到待测管脚的电流，并利用二分法将频率校准到所设置的范围内；
步骤九：之后将校准测试后得到的寄存器校准值烧录至芯片中，当烧录完成时，主控芯片控制待测芯片下电后等待5ms左右后重新上电，确认待测芯片的寄存器的烧写状态，其中烧写状态包括校准值已烧写成功、校准值未烧写错误和校准值未烧写到芯片寄存器中。
2.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，standby功耗测试的测试方法为：
先将待测芯片设置为standby状态，同时将待测芯片的主控控制待测管脚与测试板的测量电路通过继电器进行连接；
获取到待测芯片的放大倍数Fd以及电流感应放大器之间的采样电阻的阻值R，同时通过主控ADC采样对测量电路中的电压进行采集，并将采集的电压标记为U1，同时获取到待测芯片中VDD上电的电压，并将其标记为U2；
采用公式得到待测芯片上电后的电流I，此时电流I即为standby功耗。
3.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，步骤四中OS测试的具体过程为：
将MOS管作为开关，先将芯片GND管脚与测试板GND管脚断开，任意选择一芯片管脚并与测试板GND连接，同时将待测芯片中的剩余管脚设置为悬空状态，之后在与芯片GND连接的线路中输入电流，并对测试板GND管脚电压进行测试，当GND管脚电压小于Ua时，待测芯片为短路状态，当GND管脚电压大于Ub时，为开路状态，Ua和Ub分别为阈值。
4.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，所述步骤五中对待测芯片进行IIC判断的具体过程为：
先通过测试板读取待测芯片烧录位寄存器中的内容，当寄存器中存储了特定的值或特定状态时，表示待测芯片已进行烧录，之后将烧写过的待测芯片走复测流程，其中复测流程包括频率复测、电压复测和电流复测，反之，表示待测芯片为未烧录状态，同时将未烧录状态下的待测芯片进行校准测试，其中校准测试包括频率校准测试、电压校准测试和电流校准测试，当对待测芯片寄存器中的内容读取出错时，表示待测芯片通信总线的通信存在异常，此时对待测芯片进行进一步debug，即故障排除。
5.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，频率校准测试的具体过程为：
先将待测芯片中频率输出管脚打开并与测试板中测试频率的电路通过继电器相连；
之后经过比较器先输出正弦波，然后经过触发器将波形整形后得到方波；
经过分频器，利用主控芯片的定时器设定时间计算出固定时间内产生的波形数，其中计算公式为：频率＝波形数*20*分频数(Hz)，利用二分法将频率校准到所设置的范围内。
6.根据权利要求5所述的一种系统级芯片测试板的应用方法，其特征在于，对所述波形整形时，需要接入示波器对波形进行观察，当出现杂波时，对触发器的分压电阻进行调节，直到波形达到要求。
7.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，步骤九中，对待测芯片进行烧写时，有管脚需要加电压，利用继电器与相应供电电路相连，上电时长可以由主控芯片控制，待测芯片烧写后需要先下电等待一定时间后，再上电读寄存器，同时将烧写过的待测芯片标志位置1，用以和未烧写的芯片进行区分。
8.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，其中所有测试项的测试时长不超过3s，同时，在针对待测芯片中连接管脚不更改的前提下，根据芯片寄存器配置再次进行测试。
9.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，还包括对所有烧录完成后的待测芯片进行芯片功能测试。
10.根据权利要求1所述的一种系统级芯片测试板的应用方法，其特征在于，包括OLED测试屏，用于将每项测试结果显示至屏幕上，且上述所有步骤均有判断标准，当存在任一项不符合判断标准时，在log打印中会显示“fail”，当所有测试项目均符合判断标准时，则测试通过，若存在测试失败的情况时，则返回步骤三，重新进行测试。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109342928A (zh) * | 2018-11-01 | 2019-02-15 | 南京工业大学 | 一种芯片测试装置及方法 |
| CN109633413A (zh) * | 2018-12-28 | 2019-04-16 | 芯海科技（深圳）股份有限公司 | 一种32位mcu芯片测试系统及其测试方法 |
| CN110265081A (zh) * | 2019-06-26 | 2019-09-20 | 建荣半导体（深圳）有限公司 | 校准芯片电压的方法、装置、烧录器及存储介质 |
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Patent Citations (5)
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|---|---|---|---|---|
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| CN109633413A (zh) * | 2018-12-28 | 2019-04-16 | 芯海科技（深圳）股份有限公司 | 一种32位mcu芯片测试系统及其测试方法 |
| CN110265081A (zh) * | 2019-06-26 | 2019-09-20 | 建荣半导体（深圳）有限公司 | 校准芯片电压的方法、装置、烧录器及存储介质 |
| WO2023024694A1 (zh) * | 2021-08-24 | 2023-03-02 | 深圳英集芯科技股份有限公司 | 芯片测试与引脚复用单元、芯片测试与引脚复用方法 |
| CN114121140A (zh) * | 2022-01-28 | 2022-03-01 | 合肥悦芯半导体科技有限公司 | 芯片测试方法、系统、电子设备及存储介质 |
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