CN107479918A - 一种可重构的mcu烧录的fpga模型 - Google Patents

一种可重构的mcu烧录的fpga模型 Download PDF

Info

Publication number
CN107479918A
CN107479918A CN201710657421.5A CN201710657421A CN107479918A CN 107479918 A CN107479918 A CN 107479918A CN 201710657421 A CN201710657421 A CN 201710657421A CN 107479918 A CN107479918 A CN 107479918A
Authority
CN
China
Prior art keywords
fpga
mcu
burning
burnings
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710657421.5A
Other languages
English (en)
Other versions
CN107479918B (zh
Inventor
秦晨钟
周乾江
曾文彬
裴远红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipsea Technologies Shenzhen Co Ltd
Original Assignee
Chipsea Technologies Shenzhen Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipsea Technologies Shenzhen Co Ltd filed Critical Chipsea Technologies Shenzhen Co Ltd
Priority to CN201710657421.5A priority Critical patent/CN107479918B/zh
Publication of CN107479918A publication Critical patent/CN107479918A/zh
Application granted granted Critical
Publication of CN107479918B publication Critical patent/CN107479918B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/61—Installation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2117/00—Details relating to the type or aim of the circuit design
    • G06F2117/08—HW-SW co-design, e.g. HW-SW partitioning

Abstract

本发明公开了一种可重构的MCU烧录的FPGA模型，所述模型包括两个部分，第一部分为FPGA设计，其主要核心技术点在于实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板的设计，其主要核心技术点在于配合FPGA对多样化MCU烧录接口、烧录电压进行兼容；本发明对FPGA进行灵活配置，完成MCU烧录的FPGA模型，实现了MCU烧录功能的验证，还可使用该模型实现多种型号目标芯片的灵活切换，并为烧录器自动化测试平台提供基础，使烧录器在单片FPGA上测试所有MCU烧录时序，并为实现多款型号烧录时序回归测试与遍历测试提供可能。

Description

一种可重构的MCU烧录的FPGA模型
技术领域
本发明属于芯片烧录技术领域，特别涉及应用于MCU烧录的FPGA模型。
背景技术
在众多国内IC设计原厂中，FPGA模型只用于MCU数字功能验证，缺少烧录模块的模型搭建，无法验证MCU烧录功能。不仅如此，在低成本MCU中，程序区多采用OTP类型的存储，其只能烧录1次的特性，使烧录器时序开发测试时需要频繁更换目标芯片。且在后续诸多型号MCU对烧录器时序进行升级时，各型号烧录接口不统一，造成测试过程中接线困难、无法自动测试与回归测试、无法一次性遍历型号测试等诸多问题。
如专利申请201510386056.X公开了一种快速可重构的MCU仿真方法，其特征在于该方法采用被动配置接口作为FPGA的配置模式，USB口作为上位机编译调试器与下位机仿真器主板的通信接口，FIFO总线接口作为上位机编译调试器与FPGA和配置控制器的总线复用接口，CPLD器件作为配置控制器，配置步骤包括：接收命令行参数、读取RBF文件版本、读取仿真器版本判断型号是否一致、版本是否一致。本发明通过对上位机配置方式等的改进，实现了快速重构，这样用户在使用IDE调试程序时，每次在打开IDE和切换型号的过程中，都不用等待仿真器设备就绪，有效的提高了用户的工作效率。然而该方法实现快速重构后，仍然存在后续诸多型号MCU对烧录器时序进行升级时，各型号烧录接口不统一，造成测试过程中接线困难、无法自动测试与回归测试、无法一次性遍历型号测试等诸多问题。
发明内容
基于此，因此本发明的首要目地是提供一种可重构的MCU烧录的FPGA模型，该模型可实现快速重构，支持烧录器自动化测试，具备OTP/MTP/FLASH等存储器特性和烧录模块时钟校准、LDO电压基准校准特性。
本发明的另一个目地在于提供一种可重构的MCU烧录的FPGA模型，该模型接口统一，以兼容多样化MCU烧录接口，具备可自检烧录结果的功能。
为实现上述目的，本发明的技术方案为：
一种可重构的MCU烧录的FPGA模型，其特征在于所述模型包括两个部分，第一部分为FPGA设计，其主要核心技术点在于实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板的设计，其主要核心技术点在于配合FPGA对多样化MCU烧录接口、烧录电压进行兼容；其中，FPGA中，FPGA内嵌RAM IP作为MCU数据区与程序区，在ROM写信号PWE使能时，使用4个寄存器对PWE延时1-4个时钟周期，前两个时钟周期用于读取该地址地址的原始数据，后两个时钟周期则用于写入处理后的最终写入数据；MCU在烧录模式进行时钟校准时，通过配置不同的校准值，改变主时钟频率，将主时钟固定分频后输出给烧录器检测时钟频率，在校准过程中选择最接近理论频率时的校准值记录并写入；烧录转接小板包括有电阻分压网络、比较器、电阻限流电路、电平转换电路及DAC，烧录器的VPP接于电阻分压网络，电阻分压网络连接于比较器，比较器接于电阻限流电路，电阻限流电路接于FPGA，电平转换电路及DAC均接于烧录器和FPGA之间。
进一步，所述FPGA内嵌PLL产生电路所需时钟。FPGA内嵌PLL输出时钟精确，使用简单，且节省外部振荡电路。
进一步，所述FPGA内嵌RAM IP作为MCU数据区与程序区，并做IP接口处理，与存储器厂商提供的IP接口兼容，并实现OTP/MTP/FLASH等存储器的烧录特性模拟。
更进一步，写信号PWE使能后，驱动FPGA RAM IP读信号rom_rden，读取该地址原始数据rom_dout，再与将要写入的数据PDIN相与，最后将相与后数据PDIN_写入存储区。若原始数据为1时，相与后写入数据为PDIN数据；若原始数据为0，则写入数据始终为0，完成OTP只能写0不能写1的行为模拟。
进一步，在时钟校准模型中，采用DDS原理在烧录模块电路中分频时钟输出做频率控制，使时钟在一定频率范围内可调，以实现MCU时钟校准行为模拟。
进一步，增加LDO电压基准接口，使烧录转接小板上DAC在一定电压范围内输出电压可调，以实现LDO电压基准校准行为模拟。
进一步，电阻分压网络与比较器实现VPP模拟电压到数字的转换，在VPP大于8.0V时表示达到芯片烧录电压阈值，VPP_O输出1；在VPP小于8.0V时表示芯片未达到烧录电压阈值，VPP_O输出0。VPP_O(5V)、PCL(3.3V/5V)、VDD(3.3V/5V)三个信号后加入电阻限流电路，使其输出到FPGA电压均为3.3V，实现接口电压兼容。PDA则通过电平转换电路控制数据方向与电平的转换。DAC器件则完成指定范围电压输出，完成电压基础VS的校准模型。最后只要在FPGA设计时将所有型号MCU烧录相关引脚映射到同一FPGA引脚输出，通过烧录转接小板连接烧录器与FPGA，则每次重构MCU烧录模型时接口均统一。
FPGA需要外接烧录转接小板才能实现完整MCU烧录模型。烧录模型中，烧录转接小板主要完成烧录器与FPGA之间接口信号的转换、3.3V/5V电源的兼容、LDO电压基准的输出等。
进一步，时钟校准模型中，将校准值作为频率控制字，使用高频时钟作为累加器时钟，通过频率控制字的写入，输出可调的时钟，完成时钟校准模型的搭建。
进一步，LDO校准模型中，在烧录模式校准LDO时配置不同校准值，并输出LDO基准，烧录器通过检测LDO电压值，得到最接近理论电压时的校准值。
更进一步，FPGA需要在设计顶层做DAC接口，通过校准值控制DAC器件输出LDO电压值，供烧录器检测，实现LDO校准模型搭建。
进一步，烧录模型搭建中，增加烧录状态自检功能，以实现烧录状态的指示与烧录结果的检测。
更进一步，烧录结果的判断，需要烧录指定程序与数据。因此MCU的烧录文件需分为两部分，第一部分为程序区，在程序开始运行时给出状态指示，开始后读取数据区数据并判断是否与理论值一致，判断成功或失败后均给出状态指示；第二部分为数据区，对ROM写入固定数据，供第一部分程序读取并判断。在烧录完成后，对MCU模型重新上电，使MCU运行程序，FPGA烧录自检模块检测程序运行并输出驱动烧录转接小板LED指示结果。
本发明实现的可重构的MCU烧录的FPGA模型，利用快速重构技术与软硬件架构，可对FPGA进行灵活配置，完成MCU烧录的FPGA模型，不仅在IC前期设计中实现MCU烧录功能的验证，还可在后期烧录器时序设计与升级测试中，使用该模型实现多种型号目标芯片的灵活切换，并为烧录器自动化测试平台提供基础，使烧录器在单片FPGA上测试所有MCU烧录时序，并为实现多款型号烧录时序回归测试与遍历测试提供可能。
附图说明
图1是本发明所实施自动化测试平台的框架图。
图2是本发明所实施OTP烧录特性实现电路的电路图。
图3是本发明所实施频率可调的动态时钟输出的示意图。
图4是本发明所实施MCU待烧录程序流程图。
图5是本发明所实施FPGA烧录自检模块流程图。
图6是本发明所实施烧录转接小板电路框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1所示，为本发明所实现的可重构的MCU烧录的FPGA模型应用的结构框图，图1所示为上位机通过芯片模型API和烧录器API接口配置测试的目标芯片模型与测试用例，然后即可自动完成相关的烧录测试。
MCU烧录的FPGA模型分为两个部分，第一部分为FPGA设计，其主要核心技术点在于实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板的设计，其主要核心技术点在于配合FPGA对多样化MCU烧录接口、烧录电压进行兼容。
FPGA设计包括ROM模型设计、校准模型设计、烧录状态自检设计三个部分。
(1)ROM模型设计
MTP/FLASH类型存储器与FPGA RAM IP一致，均可重复烧录，因此做好接口处理后可直接进行等效替换。在OTP存储器中，其只能写0不能写1的特性，使得在做该类存储模型时需要做特殊处理实现其行为特性的模拟。
-OTP特性的ROM实现电路如图2所示。在ROM写信号PWE使能时，使用4个寄存器对PWE延时1-4个时钟周期，前两个时钟周期用于读取该地址地址的原始数据，后两个时钟周期则用于写入处理后的最终写入数据。写信号PWE使能后，驱动FPGA RAM IP读信号rom_rden，读取该地址原始数据rom_dout，再与将要写入的数据PDIN相与，最后将相与后数据PDIN_写入存储区。若原始数据为1时，相与后写入数据为PDIN数据；若原始数据为0，则写入数据始终为0，完成OTP只能写0不能写1的行为模拟。
(2)校准模型设计
时钟校准模型：MCU在烧录模式进行时钟校准时，通过配置不同的校准值，改变主时钟频率，将主时钟固定分频后输出给烧录器检测时钟频率，在校准过程中选择最接近理论频率时的校准值记录并写入。
在时钟校准模型设计中，采用DDS原理，将校准值作为频率控制字，使用高频时钟作为累加器时钟，通过频率控制字的写入，输出与理论频率偏差±20％范围内可调的时钟，完成时钟校准模型的搭建。如图3所示。
LDO校准模型设计：LDO校准模型设计与时钟校准类似，在烧录模式校准LDO时配置不同校准值，并输出LDO基准，烧录器通过检测LDO电压值，得到最接近理论电压时的校准值。
FPGA不能实现模拟电压输出，因此需要借助外部DAC器件实现电压输出，FPGA需要在设计顶层做DAC接口，通过校准值控制DAC器件输出与理论电压偏差±5％范围内可调的LDO电压值，供烧录器检测，实现LDO校准模型搭建。
(3)烧录状态自检设计
烧录模型搭建中，增加烧录状态自检功能，以实现烧录状态的指示与烧录结果的检测。MCU中烧录状态有相关信号指示，只需将信号因此输出到烧录转接小板驱动LED指示即可，本模块重点阐述烧录结果的检测。
烧录结果的判断，需要烧录指定程序与数据。因此MCU的烧录文件需分为两部分，第一部分为程序区，在程序开始运行时给出状态指示，开始后读取数据区数据并判断是否与理论值一致，判断成功或失败后均给出状态指示；第二部分为数据区，对ROM写入固定数据，供第一部分程序读取并判断。MCU待烧录程序流程图4所示。
在烧录完成后，对MCU模型重新上电，使MCU运行程序，FPGA烧录自检模块检测程序运行并输出驱动烧录转接小板LED指示结果，烧录自检模块流程图如图5所示。
(4)烧录转接小板设计
烧录器烧录接口信号主要有OTP烧录电压VPP(8.0V)，芯片电源VDD(3.3V/5V)，烧录时钟PCL(3.3V/5V)，烧录数据PDA(3.3V/5V)与LDO校准使用的VS端口，烧录转接小板主要实现烧录器与FPGA之间的接口信号处理与电源兼容，实现电路框图如图6所示。
烧录转接小板包括有电阻分压网络、比较器、电阻限流电路、电平转换电路及DAC，烧录器的VPP接于电阻分压网络，电阻分压网络连接于比较器，比较器接于电阻限流电路，电阻限流电路接于FPGA，电平转换电路及DAC均接于烧录器和FPGA之间。
电阻分压网络与比较器实现VPP模拟电压到数字的转换，在VPP大于8.0V时表示达到芯片烧录电压阈值，VPP_O输出1；在VPP小于8.0V时表示芯片未达到烧录电压阈值，VPP_O输出0。VPP_O(5V)、PCL(3.3V/5V)、VDD(3.3V/5V)三个信号后加入电阻限流电路，使其输出到FPGA电压均为3.3V，实现接口电压兼容。PDA则通过电平转换电路控制数据方向与电平的转换。DAC器件则完成指定范围电压输出，完成电压基础VS的校准模型。最后只要在FPGA设计时将所有型号MCU烧录相关引脚映射到同一FPGA引脚输出，通过烧录转接小板连接烧录器与FPGA，则每次重构MCU烧录模型时接口均统一。
因此，本发明实现的可重构的MCU烧录的FPGA模型，利用快速重构技术与软硬件架构，可对FPGA进行灵活配置，完成MCU烧录的FPGA模型，不仅在IC前期设计中实现MCU烧录功能的验证，还可在后期烧录器时序设计与升级测试中，使用该模型实现多种型号目标芯片的灵活切换，并为烧录器自动化测试平台提供基础，使烧录器在单片FPGA上测试所有MCU烧录时序，并为实现多款型号烧录时序回归测试与遍历测试提供可能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种可重构的MCU烧录的FPGA模型，其特征在于所述模型包括两个部分，第一部分为FPGA，实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板，配合FPGA对多样化MCU烧录接口、烧录电压进行兼容；其中，FPGA中，FPGA内嵌RAM IP作为MCU数据区与程序区，在ROM写信号PWE使能时，使用4个寄存器对PWE延时1-4个时钟周期，前两个时钟周期用于读取该地址地址的原始数据，后两个时钟周期则用于写入处理后的最终写入数据；MCU在烧录模式进行时钟校准时，通过配置不同的校准值，改变主时钟频率，将主时钟固定分频后输出给烧录器检测时钟频率，在校准过程中选择最接近理论频率时的校准值记录并写入；烧录转接小板包括有电阻分压网络、比较器、电阻限流电路、电平转换电路及DAC，烧录器的VPP接于电阻分压网络，电阻分压网络连接于比较器，比较器接于电阻限流电路，电阻限流电路接于FPGA，电平转换电路及DAC均接于烧录器和FPGA之间。
2.如权利要求1所述的可重构的MCU烧录的FPGA模型，其特征在于所述FPGA内嵌PLL产生电路所需时钟。
3.如权利要求2所述的可重构的MCU烧录的FPGA模型，其特征在于所述FPGA内嵌RAM IP作为MCU数据区与程序区，并做IP接口处理，与存储器厂商提供的IP接口兼容，并实现OTP/MTP/FLASH等存储器的烧录特性模拟。
4.如权利要求3所述的可重构的MCU烧录的FPGA模型，其特征在于写信号PWE使能后，驱动FPGA RAM IP读信号rom_rden，读取该地址原始数据rom_dout，再与将要写入的数据PDIN相与，最后将相与后数据PDIN_写入存储区；若原始数据为1时，相与后写入数据为PDIN数据；若原始数据为0，则写入数据始终为0，完成OTP只能写0不能写1的行为模拟。
5.如权利要求1所述的可重构的MCU烧录的FPGA模型，其特征在于在时钟校准模型中，采用DDS原理在烧录模块电路中分频时钟输出做频率控制，使时钟在一定频率范围内可调，以实现MCU时钟校准行为模拟。
6.如权利要求5所述的可重构的MCU烧录的FPGA模型，其特征在于FPGA增加LDO电压基准接口，使烧录转接小板上DAC在一定电压范围内输出电压可调，以实现LDO电压基准校准行为模拟；FPGA需要在设计顶层做DAC接口，通过校准值控制DAC器件输出LDO电压值，供烧录器检测，实现LDO校准模型搭建。
7.如权利要求1所述的可重构的MCU烧录的FPGA模型，其特征在于电阻分压网络与比较器实现VPP模拟电压到数字的转换，在VPP大于8.0V时表示达到芯片烧录电压阈值，VPP_O输出1；在VPP小于8.0V时表示芯片未达到烧录电压阈值，VPP_O输出0；VPP_O(5V)、PCL(3.3V/5V)、VDD(3.3V/5V)三个信号后加入电阻限流电路，使其输出到FPGA电压均为3.3V，实现接口电压兼容；PDA则通过电平转换电路控制数据方向与电平的转换；DAC器件则完成指定范围电压输出，完成电压基础VS的校准模型。
8.如权利要求5所述的可重构的MCU烧录的FPGA模型，其特征在于时钟校准模型中，将校准值作为频率控制字，使用高频时钟作为累加器时钟，通过频率控制字的写入，输出可调的时钟，完成时钟校准模型的搭建。
9.如权利要求8所述的可重构的MCU烧录的FPGA模型，其特征在于烧录模型搭建中，增加烧录状态自检功能，以实现烧录状态的指示与烧录结果的检测。
10.如权利要求9所述的可重构的MCU烧录的FPGA模型，其特征在于MCU的烧录文件需分为两部分，第一部分为程序区，在程序开始运行时给出状态指示，开始后读取数据区数据并判断是否与理论值一致，判断成功或失败后均给出状态指示；第二部分为数据区，对ROM写入固定数据，供第一部分程序读取并判断；在烧录完成后，对MCU模型重新上电，使MCU运行程序，FPGA烧录自检模块检测程序运行并输出驱动烧录转接小板LED指示结果。
CN201710657421.5A 2017-08-03 2017-08-03 一种可重构的mcu烧录的fpga模型 Active CN107479918B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710657421.5A CN107479918B (zh) 2017-08-03 2017-08-03 一种可重构的mcu烧录的fpga模型

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710657421.5A CN107479918B (zh) 2017-08-03 2017-08-03 一种可重构的mcu烧录的fpga模型

Publications (2)

Publication Number Publication Date
CN107479918A true CN107479918A (zh) 2017-12-15
CN107479918B CN107479918B (zh) 2020-11-24

Family

ID=60596986

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710657421.5A Active CN107479918B (zh) 2017-08-03 2017-08-03 一种可重构的mcu烧录的fpga模型

Country Status (1)

Country Link
CN (1) CN107479918B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109459947A (zh) * 2018-10-29 2019-03-12 无锡中微爱芯电子有限公司 一种基于专用接口芯片的微控制器编程方法
CN110109789A (zh) * 2019-05-05 2019-08-09 无锡矽杰微电子有限公司 一种新型otp mcu测试方法
CN110334417A (zh) * 2019-06-18 2019-10-15 海芯科技(厦门)有限公司 一种otp单片机量产可测试性集成电路及其设计方法
CN110597529A (zh) * 2019-09-29 2019-12-20 上海菱沃铂智能技术有限公司 一种用于微控制器参数校准的烧录器及烧录方法
CN111638887A (zh) * 2020-05-27 2020-09-08 重庆航天工业有限公司 一种用于fpga芯片的程序固化方法
CN111797583A (zh) * 2019-03-20 2020-10-20 瑞昱半导体股份有限公司 引脚复用装置以及控制引脚复用装置的方法
CN113377389A (zh) * 2021-06-30 2021-09-10 西安诺瓦星云科技股份有限公司 数据的处理方法、装置、计算机可读存储介质及处理器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054087A (zh) * 2010-04-21 2011-05-11 华东理工大学 一种基于本体论可重构的嵌入式系统设计方法及系统
CN105022869A (zh) * 2015-06-30 2015-11-04 深圳市芯海科技有限公司 一种快速可重构的mcu仿真方法
CN105335548A (zh) * 2015-09-24 2016-02-17 深圳市芯海科技有限公司 一种用于ice的mcu仿真方法
US20160366397A1 (en) * 2015-06-12 2016-12-15 Research & Business Foundation Sungkyunkwan University Embedded system, fast structured light based 3d camera system and method for obtaining 3d images using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054087A (zh) * 2010-04-21 2011-05-11 华东理工大学 一种基于本体论可重构的嵌入式系统设计方法及系统
US20160366397A1 (en) * 2015-06-12 2016-12-15 Research & Business Foundation Sungkyunkwan University Embedded system, fast structured light based 3d camera system and method for obtaining 3d images using the same
CN105022869A (zh) * 2015-06-30 2015-11-04 深圳市芯海科技有限公司 一种快速可重构的mcu仿真方法
CN105335548A (zh) * 2015-09-24 2016-02-17 深圳市芯海科技有限公司 一种用于ice的mcu仿真方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109459947A (zh) * 2018-10-29 2019-03-12 无锡中微爱芯电子有限公司 一种基于专用接口芯片的微控制器编程方法
CN111797583A (zh) * 2019-03-20 2020-10-20 瑞昱半导体股份有限公司 引脚复用装置以及控制引脚复用装置的方法
CN110109789A (zh) * 2019-05-05 2019-08-09 无锡矽杰微电子有限公司 一种新型otp mcu测试方法
CN110109789B (zh) * 2019-05-05 2023-05-16 无锡矽杰微电子有限公司 一种新型otp mcu测试方法
CN110334417A (zh) * 2019-06-18 2019-10-15 海芯科技(厦门)有限公司 一种otp单片机量产可测试性集成电路及其设计方法
CN110334417B (zh) * 2019-06-18 2023-02-17 海芯科技(厦门)有限公司 一种otp单片机量产可测试性集成电路及其设计方法
CN110597529A (zh) * 2019-09-29 2019-12-20 上海菱沃铂智能技术有限公司 一种用于微控制器参数校准的烧录器及烧录方法
CN111638887A (zh) * 2020-05-27 2020-09-08 重庆航天工业有限公司 一种用于fpga芯片的程序固化方法
CN113377389A (zh) * 2021-06-30 2021-09-10 西安诺瓦星云科技股份有限公司 数据的处理方法、装置、计算机可读存储介质及处理器

Also Published As

Publication number Publication date
CN107479918B (zh) 2020-11-24

Similar Documents

Publication Publication Date Title
CN107479918A (zh) 一种可重构的mcu烧录的fpga模型
US7089135B2 (en) Event based IC test system
CN110377004A (zh) 车用半虚拟ecu测试系统及其测试方法
CN102542110B (zh) 一种应用于移动存储soc芯片的仿真验证方法
CN105474178A (zh) 基于可编程接口的验证和调试
WO2018018978A1 (zh) 一种通用串行总线控制器验证方法、系统及设备
CN102521444A (zh) 软硬件协同仿真/验证方法及装置
CN102623069B (zh) 随机激励闪存模型验证方法
CN103000230B (zh) 一种非易失性存储器ip核的测试和验证开发系统
CN102306127B (zh) 一种ddriii内存识别和初始化方法
US20020173942A1 (en) Method and apparatus for design validation of complex IC without using logic simulation
JP4334463B2 (ja) 半導体集積回路のテスト装置および方法
US7493519B2 (en) RRAM memory error emulation
CN105989894A (zh) 一种一次性可编程存储器控制器、集成电路及程序烧写方法
CN114325333A (zh) 一种高效率规范化的soc系统级验证方法及装置
CN109490751A (zh) 一种emmc测试方法及测试电路
JP2010537264A (ja) プログラマブル診断メモリ・モジュール
CN108038328A (zh) 芯片自动仿真验证系统
CN105446859B (zh) 功耗分析的软件条件监测及波形文件自动生成方法
Gong et al. ReSim: A reusable library for RTL simulation of dynamic partial reconfiguration
US20060212768A1 (en) Verification circuitry for master-slave system
US10949130B2 (en) Virtual solid state storage system with solid state storage error emulation
JP4180757B2 (ja) シミュレーション装置
TW202042052A (zh) 用於功能對等檢測的模擬方法
CN112885403B (zh) 一种Flash控制器的功能测试方法、装置及设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant