CN103000230B

CN103000230B - 一种非易失性存储器ip核的测试和验证开发系统

Info

Publication number: CN103000230B
Application number: CN201110267041.3A
Authority: CN
Inventors: 雷冬梅; 赵锋
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-09-09
Filing date: 2011-09-09
Publication date: 2016-04-13
Anticipated expiration: 2031-09-09
Also published as: CN103000230A

Abstract

本发明公开了一种非易失性存储器IP核的测试和验证开发系统，包括：电源模块，为该系统中的各个模块提供电源；NVM？IP核，就是待测试、待开发、待验证的对象；BIST电路，与所述NVM？IP核相连接，用于对所述NVM？IP核进行测试；上位机，其中具有测试软件，该软件控制BIST电路进行各种测试操作；FPGA芯片，与所述NVM？IP核相连接，用于对所述NVM？IP核进行开发；FPGA配置电路，与所述FPGA芯片相连接，用于FPGA数字逻辑的下载和烧写；FPGA外围电路，与所述FPGA芯片相连接，用于显示和调试。本发明NVM？IP核的测试和验证开发系统集测试、开发、验证三大功能于一体，大大加速了客户对NVM？IP核的开发、验证和应用，节省NVM？IP核客户流片的时间和费用。

Description

一种非易失性存储器IP核的测试和验证开发系统

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及非易失性存储器(NVM，Non-VolatileMemory)的测试技术、开发技术和验证技术。

背景技术

IP核(IPcore，IntellectualPropertycore，知识产权核)是那些己验证的、可重复利用的、具有某种确定功能的IC(集成电路)模块。分为软IP核、固IP核和硬IP核。

软IP核(softIPcore)是用硬件描述语言(HDL，HardwareDescriptionLanguage)描述的功能块，但是并不涉及用什么具体电路和电路元件实现这些功能。软IP核通常是以硬件描述语言源文件的形式出现。

固IP核(firmIPcore)除了完成软IP核所有的设计外，还完成了门电路级综合和时序仿真等设计环节，一般以门电路级网表形式提交用户使用。

硬IP核(hardIPcore)则是完成了综合的功能块，已有固定的拓扑布局和具体工艺，并已经经过工艺验证，具有可保证的性能。硬IP核一般以经过完全的布局布线的网表形式提供。

本申请中的NVMIP核采用硬IP核。NVMIP核是指内嵌有诸如FLASH、EEPROM等NVM的IP核，这种IP核的测试通常包括模拟参数测试、内部模拟模块的TRIMMING测试、存储单元在各种模式的数据读写测试、存储单元读写速度测试、读写寿命测试等。NVMIP核的开发通常包括接口逻辑开发、测试逻辑开发、访问软件开发等。NVMIP核的验证通常包括功能验证和性能验证。

目前针对IP核的开发通常采用FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)开发系统，该系统一般以FPGA作为数字逻辑开发验证的核心和载体；需要大量外围电路和大量扩展接口。将其运用于NVMIP核则存在如下缺点：

1、通常采用FLASH芯片来模拟NVMIP核，FLASH芯片与实际的NVMIP核接口不一致。必须将NVMIP核接口修改为通用的FLASH芯片接口才能进行开发。因此，这种环境只能对除NVMIP核接口逻辑之外的数字逻辑进行验证，不能提供对NVMIP核操作正确性的验证。

2、不提供NVMIP核的专用测试环境，由于没有专用的NVMIP核，所采用的环境如特定的电源电压条件，特定的连接特性等都是针对通用FLASH芯片的，不能进行针对NVMIP核的性能测试，如模拟参数测试、读写模式测试、读写寿命测试、读写速度测试等。

3、由于不能提供NVMIP核的专用测试环境，验证用的FLASH芯片与实际NVMIP核接口不一致，功能不一致，模拟性能参数不一致，这样的验证环境往往只能部分验证逻辑功能，不能保证验证的完整性和正确性。

发明内容

本发明所要解决的技术问题是提供一种NVMIP核的测试和验证开发系统，该系统提供针对NVMIP核的专用测试环境、专用验证环境，可对NVMIP核进行全部项目的验证、开发和测试。

为解决上述技术问题，本发明NVMIP核的测试和验证开发系统包括：

电源模块，为该系统中的各个模块提供电源；

NVMIP核，就是待测试、待开发、待验证的对象；

BIST(Built-inSelfTest，内建自测)电路，与所述NVMIP核相连接，用于对所述NVMIP核进行测试；

上位机，其中具有测试软件，该软件控制BIST电路进行各种测试操作；

FPGA芯片，与所述NVMIP核相连接，用于对所述NVMIP核进行开发；

FPGA配置电路，与所述FPGA芯片相连接，用于FPGA数字逻辑和下载和烧写；所述FPGA数字逻辑就是指FPGA芯片对NVMIP核的各种开发逻辑；

FPGA外围电路，与所述FPGA芯片相连接，用于在BIST电路对NVMIP核进行测试时显示NVMIP核的信号，还用于在FPGA芯片对NVMIP核运行开发逻辑时进行调试。

进一步地，所述NVMIP核的测试和验证开发系统还包括：

USB接口电路，与所述BIST电路通过BIST串行通信线缆相连接；

所述上位机与所述USB接口电路通过USB线缆相连接。

所述NVMIP核的测试和验证开发系统包括两个操作通道：BIST测试通道和FPGA客户应用通道；

所述BIST测试通道包括上位机及其中的测试软件、USB接口电路、BIST电路。其中BIST电路与NVMIP核相连接。BIST电路接收测试软件的指令并进行解码，然后执行对NVMIP核接口信号的控制，以实现读操作；任意模式、任意数据的编程操作；各种测试操作；任一信号的单步操作。USB接口电路则实现上位机软件与BIST电路之间的通信和指令转换。上位机软件除具有数据读写功能、显示功能外，还能发送指令，实现对NVMIP核信号的任意控制，实现对NVMIP核的任意测试操作和调试操作。

所述FPGA客户应用通道包括FPGA芯片、FPGA配置电路、FPGA外围电路，其中FPGA芯片与NVMIP核相连接。在BIST测试通道工作时，可以通过FPGA芯片把NVMIP核的相关接口信号引出到FPGA外围电路上进行监控，以验证这些相关信号时序的正确性。当BIST测试通道不工作时，FPGA客户应用通道可以运行FPGA芯片烧写的客户设计逻辑，由BIST测试通道验证其对NVMIP核操作的正确性，如数据读写的正确性可以通过BIST测试通道的上位机中测试软件的读写来进行验证。

本发明NVMIP核的测试和验证开发系统集测试、开发、验证三大功能于一体，大大加速了客户对NVMIP核的开发、验证和应用，节省NVMIP核客户MPW(流片)的时间和费用。

在测试方面，该系统可作为硅片(Wafer)测试机台的补充测试手段，从而减少对测试机台资源的占用。该系统还提供了一个NVMIP核的BIST测试通道，能完成NVMIP核的各种功能测试。

在开发方面，该系统提供了一个NVMIP核的FPGA客户应用通道(即FPGA开发通道)，能通过FPGA芯片实现对NVMIP核的开发。

在验证方面，该系统提供了一种NVMIP核的验证手段，FPGA客户应用通道的时序可以与BIST测试通道产生的时序进行比较。一方面客户设计的逻辑通过FPGA客户应用通道写入NVMIP核的数据，可以通过BIST测试通道进行读取、显示、存储。另一方面还能通过BIST测试通道将数据进入NVMIP核，而通过FPGA客户应用通道进行读操作，验证客户的读操作。

附图说明

图1是本发明NVMIP核的测试和验证开发系统的示意图。

图中附图标记说明：

1为印刷电路板(PCB)；10为电源模块；11为NVMIP核；12为BIST电路；13为上位机；130为测试软件；14为FPGA芯片；15为FPGA配置电路；16为FPGA外围电路；17为USB接口电路；171为BIST串行通信线缆；172为USB线缆。

具体实施方式

本发明NVMIP核的测试和验证开发系统的一个实施例如图1所示，包括：

电源模块10，为该系统中的各个模块提供电源；

NVMIP核11，就是待测试、待开发、待验证的对象；

BIST电路12，与所述NVMIP核11相连接，用于对所述NVMIP核11进行测试；

上位机13，其中具有测试软件130，该软件130控制BIST电路12对NVMIP核11进行各种测试操作；

FPGA芯片14，与所述NVMIP核11相连接，用于对所述NVMIP核11进行开发；

FPGA配置电路15，与所述FPGA芯片14相连接，用于对NVMIP核11进行各种开发设计的数字电路逻辑可以通过编译、综合、布局布线后下载到FPGA配置电路15中，并在上电时自动从FPGA配置电路15加载到FPGA芯片14中运行；

FPGA外围电路16，与所述FPGA芯片14相连接，用于在BIST电路12对NVMIP核11进行测试时显示NVMIP核11的信号，还用于在FPGA芯片14对NVMIP核11运行各种开发设计的数字电路逻辑时进行调试。FPGA外围电路16包括LED显示电路、数码管显示电路、LCD显示电路、拨动开关、按键开关电路等。

在图1所示的具体实施例中还包括USB接口电路17，与所述BIST电路12通过BIST串行通信线缆171相连接。所述上位机13与所述USB接口电路17通过USB线缆172相连接。这是为了在不同数据接口之间进行数据交换而增加的接口转换模块。

图1中的电源模块10、NVMIP核11、BIST电路12；FPGA芯片14；FPGA配置电路15、FPGA外围电路16、USB接口电路17、BIST串行通信线缆171通常制作在一块印刷电路板1之上。而上位机13例如为PC机、单片机等，其与印刷电路板1之间通过USB线缆172相连接。

图1所示的NVMIP核的测试和验证开发系统包括两个操作通道：BIST测试通道和FPGA客户应用通道。

所述BIST测试通道包括上位机13及其中的测试软件130、USB接口电路17、BIST电路12。其中BIST电路12与NVMIP核11相连接。BIST电路12接收测试软件130的指令并进行解码，然后执行对NVMIP核11接口信号的控制，以实现读操作；任意模式、任意数据的编程操作；各种测试操作；任一信号的单步操作。读写数据可以在软件130的界面中进行显示；读出数据也可以写入特定的文件中存储。USB接口电路17则实现上位机软件130与BIST电路12之间的通信和指令转换。上位机软件130除具有数据读写功能、显示功能外，还能发送指令，实现对NVMIP核11信号的任意控制，实现对NVMIP核11的任意测试操作和调试操作。

所述FPGA客户应用通道包括FPGA芯片14、FPGA配置电路15、FPGA外围电路16，其中FPGA芯片14与NVMIP核11相连接。在BIST测试通道工作时，可以通过FPGA芯片14把NVMIP核11的相关接口信号引出到FPGA外围电路16上进行监控，以验证这些相关信号时序的正确性。当BIST测试通道不工作时，FPGA客户应用通道可以运行FPGA芯片14中烧写的客户设计逻辑，由BIST测试通道验证其对NVMIP核11操作的正确性，如数据读写的正确性可以通过BIST测试通道的上位机13中测试软件130的读写来进行验证。

所述BIST测试通道既可独立运行NVMIP核的测试，也可作为客户逻辑应用时的验证参照。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种非易失性存储器IP核的测试和验证开发系统，其特征是，包括：

电源模块，为该系统中的各个模块提供电源；

NVMIP核，就是待测试、待开发、待验证的对象；

BIST电路，与所述NVMIP核相连接，用于对所述NVMIP核进行测试；

FPGA配置电路，与所述FPGA芯片相连接，用于FPGA数字逻辑的下载和烧写；

FPGA外围电路，与所述FPGA芯片相连接，用于在BIST电路对NVMIP核进行测试时显示NVMIP核的信号，还用于在FPGA芯片对NVMIP核运行FPGA数字逻辑时进行调试；

所述BIST测试通道包括上位机及其中的测试软件、USB接口电路、BIST电路，其中BIST电路与NVMIP核相连接；

所述FPGA客户应用通道包括FPGA芯片、FPGA配置电路、FPGA外围电路，其中FPGA芯片与NVMIP核相连接。

2.根据权利要求1所述的非易失性存储器IP核的测试和验证开发系统，其特征是，还包括：

USB接口电路，与所述BIST电路通过BIST串行通信线缆相连接；

所述上位机与所述USB接口电路通过USB线缆相连接。

3.根据权利要求1所述的非易失性存储器IP核的测试和验证开发系统，其特征是，所述BIST测试通道中，BIST电路接收测试软件的指令并进行解码，然后执行对NVMIP核接口信号的控制，以实现读操作；任意模式、任意数据的编程操作；各种测试操作；任一信号的单步操作。

4.根据权利要求1所述的非易失性存储器IP核的测试和验证开发系统，其特征是，所述BIST测试通道中，USB接口电路实现上位机中的测试软件与BIST电路之间的通信和指令转换。

5.根据权利要求1所述的非易失性存储器IP核的测试和验证开发系统，其特征是，在BIST测试通道工作时，通过FPGA芯片把NVMIP核的接口信号引出到FPGA外围电路上进行监控，以验证这些相关信号时序的正确性。

6.根据权利要求1所述的非易失性存储器IP核的测试和验证开发系统，其特征是，当BIST测试通道不工作时，FPGA客户应用通道运行FPGA芯片中烧写的客户设计逻辑，由BIST测试通道验证其对NVMIP核操作的正确性。