CN105976305B - 一种图形加速器ip验证方法和装置 - Google Patents

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Abstract

本发明提供了一种图形加速器IP验证方法和装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元将上层应用发送至C模型的操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息。这样，在芯片产品化阶段，如果有对应的寄存器配置发生问题，可以直接将上层应用导出的参数导入C模型中，寄存器配置生成模块生成对应的寄存器配置，提供给IP设计者用于验证2D图形加速器硬件IP设计的正确性，使得2D图形加速器硬件IP的验证方式更接近于产品的使用方式。

Description

一种图形加速器IP验证方法和装置
技术领域
本发明涉及计算机图像处理领域，特别涉及一种图形加速器IP验证方法和装置。
背景技术
现在用于大规模SOC中的2D图形加速器硬件IP设计比较复杂，用于2D图形加速器硬件IP设计正确性验证使用的C模型为了和2D图形加速器硬件IP的行为一致，需要和2D图形加速器硬件IP使用相同的寄存器配置，然后再进行仿真并生成验证数据，进而验证硬件IP读取不同的寄存器配置的正确性。当2D图形加速器硬件IP投入产品使用时，负责该2D图形加速器硬件IP模块的软件驱动人员要根据2D图形加速器硬件IP的寄存器配置，编写2D图形加速器硬件IP寄存器生成模块的代码，并再次验证寄存器生成模块的正确性。这样，不仅花费了软件驱动编写、验证的时间，且在硬件IP使用过程中，如果发生问题，需要先生成发生问题的2D图形加速器硬件IP寄存器配置，用于IP设计人员仿真硬件IP相对应的问题。
综上所述，由于现有的2D图形加速器硬件IP设计过程时，硬件IP在读取寄存器配置的验证与上层应用驱动的验证相脱离，使得软件驱动人员需要在设计以及硬件IP投入使用时，重复验证对读取不同寄存器配置信息的准确性，不仅验证步骤繁琐、复杂，同时增加了人工成本和硬件成本。
发明内容
为此，需要提供一种图形加速器IP验证的技术方案，用以解决现有的2D图形加速器硬件IP设计过程时，由于硬件IP在读取寄存器配置的验证与上层应用驱动的验证相脱离，使得软件驱动人员需要在设计以及硬件IP投入使用时，重复验证对读取不同寄存器配置信息的准确性，验证步骤繁琐、复杂，硬件成本高等问题。
为实现上述目的，发明人提供了一种图形加速器IP验证装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；
所述上层应用用于发送操作变换指令和第一图形信息至硬件C模型；
所述硬件C模型用于接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；
所述寄存器配置生成单元用于将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；
所述硬件IP用于读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；
所述校验电路用于判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
进一步地，所述操作变换指令包括旋转指令、平移指令、图形格式转换指令和缩放指令。
进一步地，所述第一图形信息包括图形的长、宽以及该图形对应的格式。
进一步地，所述上层应用还设置有显示单元，所述显示单元用于显示操作变换指令和第一图形信息的输入界面。
以及发明人还提供了一种图形加速器IP验证方法，所述方法应用于图形加速器IP验证装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；所述方法包括以下步骤：
上层应用发送操作变换指令和第一图形信息至硬件C模型；
硬件C模型接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；
寄存器配置生成单元将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；
硬件IP读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；
校验电路判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
进一步地，所述操作变换指令包括旋转指令、平移指令、图形格式转换指令和缩放指令。
进一步地，所述第一图形信息包括图形的长、宽以及该图形对应的格式。
进一步地，所述上层应用还设置有显示单元，所述方法包括：
显示单元显示操作变换指令和第一图形信息的输入界面。
上述技术方案所述的图形加速器IP验证方法和装置，所述方法应用于图形加速器IP验证装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；所述方法包括以下步骤：首先上层应用发送操作变换指令和第一图形信息至硬件C模型；而后硬件C模型接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；而后寄存器配置生成单元将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；而后硬件IP读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；而后校验电路判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
由于在2D图形加速器硬件IP验证阶段，在硬件C模型中增加了寄存器配置生成模块，生成2D图形加速器硬件IP使用的寄存器配置，在芯片产品化阶段，如果有对应的寄存器配置发生问题，可以直接将上层应用导出的参数通过第一接口导入C模型中，寄存器配置生成模块生成对应的寄存器配置，提供给IP设计者用于验证2D图形加速器硬件IP设计的正确性，使得2D图形加速器硬件IP的验证方式更接近于产品的使用方式。同时，第一接口可以直接移植到系统驱动中，因为在2D图形加速器硬件IP设计及验证阶段已经验证了寄存器配置生成模块的正确性，可以有效缩短该硬件IP的软件驱动中相关模块的编写和验证时间。
附图说明
图1为现有的图形加速器IP验证装置的示意图；
图2为本发明一实施方式涉及的图形加速器IP验证装置的示意图；
图3为本发明一实施方式涉及图形加速器IP验证方法的流程图。
附图标记说明：
101、上层应用；111、第一接口；
102、硬件C模型；112、寄存器配置生成单元；113、寄存器单元；
103、硬件IP；
104、校验电路。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1，现有的图形加速器IP验证装置的示意图。现有的图形加速器硬件IP在验证时，与C模型一样，均是从寄存器单元中读取存储的配置信息，并生成配置信息对应的结果，即硬件C模型读取寄存器配置信息，生成第二图形信息，硬件IP读取寄存器配置信息，生成第三图形信息，而后校验电路将第二图形信息与第三图形信息进行比较，若一致则校验通过，否则校验不通过。当2D图形加速器硬件IP投入产品使用时，负责该2D图形加速器硬件IP模块的软件驱动人员要根据2D图形加速器硬件IP的寄存器配置，编写2D图形加速器硬件IP寄存器配置生成单元的代码，并再次验证寄存器生成模块的正确性。这样，花费了软件驱动编写、验证的时间。
请参阅图2，本发明一实施方式涉及的图形加速器IP验证装置的示意图。所述装置包括上层应用101、硬件C模型102、硬件IP103以及校验电路104，所述上层应用101设置有第一接口111，所述第一接口111与硬件C模型102连接，所述硬件C模型102设置有寄存器配置生成单元112和寄存器单元113，所述寄存器配置生成单元112与寄存器单元113连接，所述寄存器单元113与硬件IP103连接，所述校验电路104与硬件C模型102连接，所述硬件IP103与校验电路104连接；
所述上层应用用于发送操作变换指令和第一图形信息至硬件C模型；
所述硬件C模型用于接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；
所述寄存器配置生成单元用于将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；
所述硬件IP用于读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；
所述校验电路用于判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
在使用图形加速器IP验证装置的过程中，首先上层应用发送操作变换指令和第一图形信息至硬件C模型。硬件C模型即硬件仿真C模型，可以用于接收操作变换指令，生成图形变换对应的理想结果。优选的，在本实施方式中，所述操作变换指令包括旋转指令、平移指令、图形格式转换指令和缩放指令。所述第一图形信息包括图形的长、宽以及该图形对应的格式。所述图形对应的格式包括yuv、rgb格式等。
而后硬件C模型接收操作变换指令和第一图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息。第二图形信息即为硬件C模型结果操作变换指令后，生成的理想结果。例如所接收的操作变换指令为放大两倍的指令，则第二图形信息为第一图形信息的图形的长、宽放大两倍后得到的信息。
而后寄存器配置生成单元将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息。对于硬件IP(待验证的硬件底层电路)而言，其无法直接执行上层应用发送的操作变换指令，因而需要对操作变换指令和第一图形信息进行转换，使之可以被硬件IP所读取并执行。
而后硬件IP读取寄存器单元中的硬件配置信息并执行，得到第三图形信息。具体地，“硬件IP读取寄存器单元中的硬件配置信息并执行”包括：硬件IP读取寄存器单元中可被硬件IP所识别的第一图像信息，并对第一图形信息执行操作变换指令，所得到的第三图形信息即为实际生成的图形信息，即待验证的图形信息。
而后校验电路判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
在本实施方式中，所述上层应用还设置有显示单元，所述显示单元用于显示操作变换指令和第一图形信息的输入界面。这样，软件驱动人员就可以十分便捷明了的在输入界面中输入第一图形信息以及操作变换指令，增强了开发交互体验。
以及发明人还提供了一种图形加速器IP验证方法，请参阅图3，所述方法应用于图形加速器IP验证装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；所述方法包括以下步骤：
首先进入步骤S301上层应用发送操作变换指令和第一图形信息至硬件C模型。硬件C模型即硬件仿真C模型，可以用于接收操作变换指令，生成图形变换对应的理想结果。优选的，在本实施方式中，所述操作变换指令包括旋转指令、平移指令、图形格式转换指令和缩放指令。所述第一图形信息包括图形的长、宽以及该图形对应的格式。所述图形对应的格式包括yuv、rgb格式等。
而后进入步骤S302硬件C模型接收操作变换指令和第一图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息。第二图形信息即为硬件C模型结果操作变换指令后，生成的理想结果。例如所接收的操作变换指令为放大两倍的指令，则第二图形信息为第一图形信息的图形的长、宽放大两倍后得到的信息。
而后进入步骤S303寄存器配置生成单元将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息。对于硬件IP(待验证的硬件底层电路)而言，其无法直接执行上层应用发送的操作变换指令，因而需要对操作变换指令和第一图形信息进行转换，使之可以被硬件IP所读取并执行。
而后进入步骤S304硬件IP读取寄存器单元中的硬件配置信息并执行，得到第三图形信息。具体地，“硬件IP读取寄存器单元中的硬件配置信息并执行”包括：硬件IP读取寄存器单元中可被硬件IP所识别的第一图像信息，并对第一图形信息执行操作变换指令，所得到的第三图形信息即为实际生成的图形信息，即待验证的图形信息。
而后进入步骤S305校验电路判断第二图形信息与第三图形信息是否一致，若是则进入步骤S306校验通过，否则进入步骤S307校验不通过。
在本实施方式中，所述上层应用还设置有显示单元，所述方法包括：显示单元显示操作变换指令和第一图形信息的输入界面。这样，软件驱动人员就可以十分便捷明了的在输入界面中输入第一图形信息以及操作变换指令，增强了开发交互体验。
上述技术方案所述的图形加速器IP验证方法，所述方法应用于图形加速器IP验证装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；所述方法包括以下步骤：首先上层应用发送操作变换指令和第一图形信息至硬件C模型；而后硬件C模型接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；而后寄存器配置生成单元将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；而后硬件IP读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；而后校验电路判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
由于在2D图形加速器硬件IP验证阶段，在硬件C模型中增加了寄存器配置生成模块，生成2D图形加速器硬件IP使用的寄存器配置，在芯片产品化阶段，如果有对应的寄存器配置发生问题，可以直接将上层应用导出的参数通过第一接口导入C模型中，寄存器配置生成模块生成对应的寄存器配置，提供给IP设计者用于验证2D图形加速器硬件IP设计的正确性，使得2D图形加速器硬件IP的验证方式更接近于产品的使用方式。同时，第一接口可以直接移植到系统驱动中，因为在2D图形加速器硬件IP设计及验证阶段已经验证了寄存器配置生成模块的正确性，可以有效缩短该硬件IP的软件驱动中相关模块的编写和验证时间。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括……”或“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此外，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。
本领域内的技术人员应明白，上述各实施例可提供为方法、装置、或计算机程序产品。这些实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。上述各实施例涉及的方法中的全部或部分步骤可以通过程序来指令相关的硬件来完成，所述的程序可以存储于计算机设备可读取的存储介质中，用于执行上述各实施例方法所述的全部或部分步骤。所述计算机设备，包括但不限于：个人计算机、服务器、通用计算机、专用计算机、网络设备、嵌入式设备、可编程设备、智能移动终端、智能家居设备、穿戴式智能设备、车载智能设备等；所述的存储介质，包括但不限于：RAM、ROM、磁碟、磁带、光盘、闪存、U盘、移动硬盘、存储卡、记忆棒、网络服务器存储、网络云存储等。
上述各实施例是参照根据实施例所述的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到计算机设备的处理器以产生一个机器，使得通过计算机设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机设备以特定方式工作的计算机设备可读存储器中，使得存储在该计算机设备可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机设备上，使得在计算机设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已经对上述各实施例进行了描述，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改，所以以上所述仅为本发明的实施例，并非因此限制本发明的专利保护范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围之内。

Claims (8)

1.一种图形加速器IP验证装置，其特征在于，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；
所述上层应用用于发送操作变换指令和第一图形信息至硬件C模型；
所述硬件C模型用于接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；
所述寄存器配置生成单元用于将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；
所述硬件IP用于读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；
所述校验电路用于判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
2.如权利要求1所述的图形加速器IP验证装置，其特征在于，所述操作变换指令包括旋转指令、平移指令、图形格式转换指令和缩放指令。
3.如权利要求1所述的图形加速器IP验证装置，其特征在于，所述第一图形信息包括图形的长、宽以及该图形对应的格式。
4.如权利要求1所述的图形加速器IP验证装置，其特征在于，所述上层应用还设置有显示单元，所述显示单元用于显示操作变换指令和第一图形信息的输入界面。
5.一种图形加速器IP验证方法，其特征在于，所述方法应用于图形加速器IP验证装置，所述装置包括上层应用、硬件C模型、硬件IP以及校验电路，所述上层应用设置有第一接口，所述第一接口与硬件C模型连接，所述硬件C模型设置有寄存器配置生成单元和寄存器单元，所述寄存器配置生成单元与寄存器单元连接，所述寄存器单元与硬件IP连接，所述校验电路与硬件C模型连接，所述硬件IP与校验电路连接；所述方法包括以下步骤：
上层应用发送操作变换指令和第一图形信息至硬件C模型；
硬件C模型接收操作变换指令和图形信息，并对第一图形信息执行该操作变换指令对应的操作变换，得到第二图形信息；
寄存器配置生成单元将操作变换指令和第一图形信息转换为硬件配置信息，并将所述硬件配置信息存储于寄存器单元；所述硬件配置信息为可被硬件IP读取并执行的信息；
硬件IP读取寄存器单元中的硬件配置信息并执行，得到第三图形信息；
校验电路判断第二图形信息与第三图形信息是否一致，若是则校验通过，否则校验不通过。
6.如权利要求5所述的图形加速器IP验证方法，其特征在于，所述操作变换指令包括旋转指令、平移指令、图形格式转换指令和缩放指令。
7.如权利要求5所述的图形加速器IP验证方法，其特征在于，所述第一图形信息包括图形的长、宽以及该图形对应的格式。
8.如权利要求5所述的图形加速器IP验证方法，其特征在于，所述上层应用还设置有显示单元，所述方法包括：
显示单元显示操作变换指令和第一图形信息的输入界面。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176213A (zh) * 2011-02-25 2011-09-07 山东大学 基于fpga的avs解码芯片验证平台装置及方法
CN103000230A (zh) * 2011-09-09 2013-03-27 上海华虹Nec电子有限公司 一种非易失性存储器ip核的测试和验证开发系统
CN104137076A (zh) * 2012-02-27 2014-11-05 高通股份有限公司 用于图形处理单元的应用的验证

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090132747A1 (en) * 2007-11-19 2009-05-21 International Business Machines Corporation Structure for universal peripheral processor system for soc environments on an integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176213A (zh) * 2011-02-25 2011-09-07 山东大学 基于fpga的avs解码芯片验证平台装置及方法
CN103000230A (zh) * 2011-09-09 2013-03-27 上海华虹Nec电子有限公司 一种非易失性存储器ip核的测试和验证开发系统
CN104137076A (zh) * 2012-02-27 2014-11-05 高通股份有限公司 用于图形处理单元的应用的验证

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IP Testing for Heterogeneous SOCs;Narendra Kamat;《2013 14th International Workshop on Microprocessor Test and Verification》;20131213;全文
嵌入式图形加速器的几何处理引擎设计与实现;熊霖峰;《中国优秀硕士学位论文全文数据库 信息科技辑》;20091115;全文
移动设备3D图形加速平台的SOC设计与验证;史鸿声 等;《中国科学技术大学学报》;20090531;第39卷(第5期);全文

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