CN108959673A - 一种验证平台和验证方法 - Google Patents

Abstract

本发明公开了一种验证平台和验证方法，所述验证平台基于FPGA实现，包括通过片上总线互联的第一接口转换模块、平台配置模块、第一待测IP模块、第一内存模块和比对模块，其中，第一接口转换模块，用于接收外部计算机的测试数据并对其进行协议转换，将测试用例和第一计算结果输出至第一内存模块，将测试指令输出至第一待测IP模块；接收比对结果，并发送至外部计算机；第一待测IP模块，用于根据测试指令，获取测试用例并进行计算，生成第二计算结果，产生中断信号；比对模块，用于获取第一计算结果和第二计算结果进行比对。本发明利用FPGA高速并行阵列运算的特点，构建一套高速的PC与FPGA硬件通信的平台，能够极大地提高ASIC前期IP验证的效率。

Description

一种验证平台和验证方法

技术领域

本发明涉及电路设计验证技术领域，尤其涉及一种验证平台和验证方法。

背景技术

随着微电子技术的飞速发展，片上系统(System On Chip，SOC)技术已成为国际超大规模集成电路的发展趋势。在SOC系统设计中，为了能够快速、稳定的形成产品，知识产权(Intellectual Property，IP)核积累和复用技术逐渐成为各个芯片厂商的首选。IP核是指用于专用集成电路(Application Specific Integrated Circuit，ASIC)或者现场可编程门阵列(Field Programmable Gate Array，FPGA)的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如有限长单位冲激响应(Finitary Impulse Response，FIR)滤波器，同步动态随机存储(Synchronous Dynamic Random Access Memory，SDRAM)控制器，外设部件互连标准(Peripheral Component Interconnect，PCI)接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。在这样的背景下，IP复用技术成为了集成电路设计的一个重要分支，很多设计厂商在购买其它公司的IP核的同时，也越来越重视本公司的IP核设计和积累。

在IP累积过程中，设计和验证是最重要的两个部分，而随着IP电路设计功能和结构的日益复杂，验证的工作量和难度更是以几何级数的速度上升。验证就是通过各种仿真，数据比较等手段来证明设计的正确性的过程，由于要在验证过程中需要证明设计在定义的所有的工作条件范围内不能出现错误，所以验证的工作量相对于设计来说更加巨大。对于多媒体IP而言，验证速度已经成为制约多媒体IP开发进度的最大瓶颈。

目前，现有文献的研究方向大都针对集成电路(Integrated Circuit，IC)的自动化验证测试，采用FPGA进行实现验证；也有部分文献采用PCI接口与个人计算机(PersonalComputer，PC)进行高速交互，或者基于FPGA，在软件层面进行脚本验证加速。现有文献没有一个针对ASIC IP进行FPGA高速并行自动化验证测试的方案。

发明内容

为了解决上述技术问题，本发明提供了一种验证平台和验证方法，能够提高IP验证测试的效率。

为了达到本发明目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种验证平台，所述验证平台基于现场可编程门阵列FPGA实现，包括通过片上总线互联的第一接口转换模块、平台配置模块、第一待测IP模块、第一内存模块和比对模块，其中：

所述第一接口转换模块，用于接收外部计算机的第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；将配置数据输出至第一待测IP模块和平台配置模块，将测试用例和第一计算结果输出至第一内存模块，将测试指令输出至第一待测IP模块；接收比对模块的比对结果，并输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；

所述第一待测IP模块，用于根据接收的配置数据，对第一待测IP模块自身进行配置；根据测试指令，从第一内存模块获取测试用例并进行计算，生成第二计算结果，将第二计算结果存储至第一内存模块，产生中断信号并输出至比对模块；

所述比对模块，用于接收到中断信号，从第一内存模块中获取第一计算结果和第二计算结果并进行比对，将比对结果发送至第一接口转换模块；

所述第一内存模块，用于存储测试用例、第一计算结果和第二计算结果。

进一步地，所述片上总线为高级可扩展接口AXI总线。

进一步地，所述第一待测IP模块和所述平台配置模块之间通过高级外围总线APB桥互联。

进一步地，所述第一接口转换模块和所述外部计算机之间为USB接口。

本发明实施例还提供了一种验证平台，所述验证平台基于现场可编程门阵列FPGA实现，包括通过片上总线互联的第二接口转换模块、平台配置模块、第二待测IP模块和第二内存模块，其中：

所述第二接口转换模块，用于接收外部计算机的第二测试数据并对其进行协议转换，所述第二测试数据包括配置数据、测试用例和测试指令；将配置数据输出至第二待测IP模块和平台配置模块，将测试用例输出至第二内存模块，将测试指令输出至第二待测IP模块；接收第二待测IP模块的中断信号和第二计算结果，将第二计算结果输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；

所述第二待测IP模块，用于根据接收的配置数据，对第二待测IP模块自身进行配置；根据测试指令，从第二内存模块获取测试用例并进行计算，生成第二计算结果，将第二计算结果输出至第二接口转换模块，产生中断信号并输出至第二接口转换模块；

所述第二内存模块，用于存储测试用例。

本发明实施例还提供了一种验证方法，包括：

FPGA验证平台接收外部计算机的第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；

FPGA验证平台根据接收的配置数据对自身和自身包含的待测IP进行配置，将测试用例和第一计算结果写入内存，将测试指令发送至待测IP；

FPGA验证平台接收待测IP生成的中断信号和待测IP根据测试用例及测试指令进行计算生成的第二计算结果，将第二计算结果与第一计算结果进行比对，将比对结果发送至外部计算机。

进一步地，所述FPGA验证平台对所述第一测试数据进行协议转换，具体包括：将所述第一测试数据使用的协议转换成高级可扩展接口AXI协议。

进一步地，所述FPGA验证平台通过高级外围总线APB桥对自身和自身包含的待测IP进行配置。

进一步地，所述FPGA验证平台通过USB接口接收所述外部计算机的第一测试数据。

本发明实施例还提供了一种验证方法，包括：

FPGA验证平台接收外部计算机的第二测试数据并对其进行协议转换，所述第二测试数据包括配置数据、测试用例和测试指令；

FPGA验证平台根据接收的配置数据对自身和自身包含的待测IP进行配置，将测试用例写入内存，将测试指令发送至待测IP；

FPGA验证平台接收待测IP生成的中断信号和待测IP根据测试用例及测试指令进行计算生成的第二计算结果，将第二计算结果发送至外部计算机。

本发明的技术方案，具有如下有益效果：

本发明提供的验证平台和验证方法，将硬件电路直接置于FPGA进行运算，利用FPGA高速并行阵列运算的特点，构建了一套高速的PC与FPGA硬件通信的平台，缓减了CPU运算的压力，成千上万倍地提高了ASIC前期IP验证的效率，解决了IP验证成为IP研发效率瓶颈的难题，彻底将随机验证转变为完整验证，提高了IC流片的周期与成功率。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明第一实施例的一种验证平台的结构示意图；

图2为本发明第二实施例的一种验证平台的结构示意图；

图3为本发明第一实施例的一种验证方法的流程示意图；

图4为本发明第二实施例的一种验证方法的流程示意图；

图5为本发明第三实施例的一种验证平台的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

如图1所示，根据本发明的一种验证平台，所述验证平台基于现场可编程门阵列FPGA实现，包括通过片上总线互联的第一接口转换模块、平台配置模块、第一待测IP模块、第一内存模块和比对模块，其中：

所述第一接口转换模块，用于接收外部计算机第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；将配置数据输出至第一待测IP模块和平台配置模块，将测试用例和第一计算结果输出至第一内存模块，将测试指令输出至第一待测IP模块；接收比对模块的比对结果，并输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；

所述第一待测IP模块，用于根据接收的配置数据，对第一待测IP模块自身进行配置；根据测试指令，从第一内存模块获取测试用例并进行计算，生成第二计算结果，将第二计算结果存储至第一内存模块，产生中断信号并输出至比对模块；

所述比对模块，用于接收到中断信号，从第一内存模块中获取第一计算结果和第二计算结果并进行比对，将比对结果发送至第一接口转换模块；

所述第一内存模块，用于存储测试用例、第一计算结果和第二计算结果。

需要说明的是，本发明中所述的比对模块可以在外部计算机中实现，也可以在本发明的验证平台中实现，当在验证平台中实现时，通过FPGA硬件加速比对，可以减少外部计算机的负担，也可以提高验证的效率。

进一步地，所述片上总线为高级可扩展接口(Advanced eXtensible Interface，AXI)总线。AXI协议是ARM公司提出的AMBA(Advanced Microcontroller BusArchitecture)协议中的一部分，AXI总线是一种高性能、高带宽、低延迟的片内总线，它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易并行时序收敛。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。

进一步地，所述第一接口转换模块为AXI总线的主设备。

进一步地，所述第一待测IP模块和平台配置模块之间通过高级外围总线(Advanced Peripheral Bus，APB)桥互联，所述APB桥与AXI总线之间为AXI接口。

进一步地，所述AXI总线和第一待测IP模块之间的数据宽度为128比特或64比特。

进一步地，所述第一接口转换模块包括USB接口模块与协议转换模块，

所述USB接口模块，用于通过USB接口将来自外部计算机的配置数据、测试用例、第一计算结果和测试指令转发至协议转换模块；将来自协议转换模块的比对结果发送至外部计算机；

所述协议转换模块，用于对配置数据、测试用例、第一计算结果和测试指令进行协议转换；并作为AXI总线的主设备，将配置数据输出至待测IP模块和平台配置模块，将测试用例和第一计算结果输出至内存模块，将测试指令输出至待测IP模块；接收比对模块的比对结果，并转换成USB协议后发送至USB接口模块。

进一步地，所述平台配置模块接收的配置数据包括自身所属的FPGA的时钟、复位、模式等。

如图2所示，根据本发明的一种验证平台，所述验证平台基于FPGA实现，包括通过片上总线互联的第二接口转换模块、平台配置模块、第二待测IP模块和第二内存模块，其中：

所述第二接口转换模块，用于接收外部计算机的第二测试数据并对其进行协议转换，所述第二测试数据包括配置数据、测试用例和测试指令；将配置数据输出至第二待测IP模块和平台配置模块，将测试用例输出至第二内存模块，将测试指令输出至第二待测IP模块；接收第二待测IP模块的中断信号和第二计算结果，将第二计算结果输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；

所述第二待测IP模块，用于根据接收的配置数据，对第二待测IP模块自身进行配置；根据测试指令，从第二内存模块获取测试用例并进行计算，生成第二计算结果，将第二计算结果输出至第二接口转换模块，产生中断信号并输出至第二接口转换模块；

所述第二内存模块，用于存储测试用例。

需要说明的是，所述外部计算机根据算法C模型，生成数据源以及第一计算结果；当外部计算机接收到第二计算结果后，将第一计算结果和第二计算结果进行比对，如果一致，则测试通过，执行下一个测试用例；反之，则记录当前测试用例，同时开始执行下一个测试用例。

进一步地，所述片上总线为AXI(Advanced eXtensible Interface)总线。

进一步地，所述第二接口转换模块为AXI总线的主设备。

进一步地，所述第二待测IP模块和平台配置模块之间通过APB桥互联，所述APB桥与AXI总线之间为AXI接口。

进一步地，所述AXI总线和第二待测IP模块之间的数据宽度为128比特或64比特。

进一步地，所述第二接口转换模块与外部计算机之间为USB接口。

进一步地，所述平台配置模块接收的配置数据包括自身所属的FPGA的时钟、复位、模式等。

如图3所示，根据本发明的一种验证方法，包括：

步骤301：FPGA验证平台接收外部计算机的第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；

需要说明的是，所述FPGA验证平台对所述第一测试数据进行协议转换时，将第一测试数据使用的协议转换成片上总线支持的协议，所述片上总线可以为AXI总线。

进一步地，所述FPGA验证平台通过USB接口接收外部计算机的第一测试数据。

步骤302：FPGA验证平台根据接收的配置数据对自身和自身包含的待测IP进行配置，将测试用例和第一计算结果写入内存，将测试指令发送至待测IP；

进一步地，所述FPGA验证平台通过APB桥对自身和自身包含的待测IP进行配置。

进一步地，所述FPGA验证平台对自身进行配置时，具体包括：所述FPGA验证平台对自身的时钟、复位、模式等进行配置。

进一步地，所述AXI总线和待测IP之间的数据宽度为128比特或64比特。

步骤303：FPGA验证平台接收待测IP生成的中断信号和待测IP根据测试用例及测试指令进行计算生成的第二计算结果，将第二计算结果与第一计算结果进行比对，将比对结果发送至外部计算机。

需要说明的是，本发明中所述的比对操作可以在外部计算机中实现，也可以在本发明的FPGA验证平台中实现，当在FPGA验证平台中实现时，通过FPGA硬件加速比对，可以减少外部计算机的负担，也可以提高验证的效率。

如图4所示，根据本发明的一种验证方法，包括：

步骤401：FPGA验证平台接收外部计算机的第二测试数据并对其进行协议转换，所述第二测试数据包括配置数据、测试用例和测试指令；

需要说明的是，所述FPGA验证平台对所述第二测试数据进行协议转换时，将第二测试数据使用的协议转换成片上总线支持的协议，所述片上总线可以为AXI总线。

进一步地，所述FPGA验证平台通过USB接口接收外部计算机的第二测试数据。

步骤402：FPGA验证平台根据接收的配置数据对自身和自身包含的待测IP进行配置，将测试用例写入内存，将测试指令发送至待测IP；

进一步地，所述FPGA验证平台通过APB桥对自身和自身包含的待测IP进行配置。

进一步地，所述FPGA验证平台对自身进行配置时，具体包括：所述FPGA验证平台对自身的时钟、复位、模式等进行配置。

进一步地，所述AXI总线和待测IP之间的数据宽度为128比特或64比特。

步骤403：FPGA验证平台接收待测IP生成的中断信号和待测IP根据测试用例及测试指令进行计算生成的第二计算结果，将第二计算结果发送至外部计算机。

需要说明的是，所述外部计算机根据算法C模型，生成数据源以及第一计算结果；当外部计算机接收到第二计算结果后，将第一计算结果和第二计算结果进行比对，如果一致，则测试通过，执行下一个测试用例；反之，则记录当前测试用例，同时开始执行下一个测试用例。

以下通过一个优选实施例，说明本发明的FPGA验证平台。值得注意的是，以下的优选实施例只是为了更好的描述本发明，并不构成对本发明不当的限定。

本发明所述的FPGA验证平台包括以下模块：

USB接口、协议转换模块、AXI-AXI桥、AXI-APB桥、平台配置模块、比对模块、待测IP、DDR内存和状态显示模块，其中，

上述模块之间的关系是：

USB接口实现FPGA验证平台与外部计算机(PC)之间的USB3.0高速通信；

协议转换模块将USB接口解码的数据与指令转换成AMBA的标准AXI协议，并作为AXI128的主设备(Master)，通过AXI-AXI桥互联了待测IP、AXI-APB桥、平台配置模块、DDR内存和比对模块；

AXI-APB桥，互联了待测IP和平台配置模块，用于对待测IP和平台自身进行配置；

待测IP与AXI-AXI桥之间的数据宽度可以为128比特或64比特；

DDR内存通过DDR控制器挂载了4GB的DDR内存条，用作测试用例、PC计算结果及待测IP计算结果的缓存；

比对模块，用于获取DDR中的PC计算结果及待测IP计算结果，进行比对，并将比对结果返回至PC；

状态显示模块，用于显示当前的工作状态或工作模式。

根据算法C模型，在PC端生成数据源以及PC计算结果；同时将生成的数据源及PC计算结果通过USB3.0传输到下位机，配置待测IP开始工作并等待待测IP发送的中断信号；待中断信号收到后，比对待测IP计算结果和PC计算结果，如果比对通过，则执行下一个测试用例；反之，则记录当前测试用例，同时开始执行下一个测试用例。

整体系统的工作性能取决于USB3.0的通信有效带宽、待测IP以及DDR内存的工作频率，同时PC的性能以及算法C模型的执行效率也很大程度上决定了整体系统的瓶颈。如果PC性能太低不足以全速USB3.0通信，或者算法C模型的执行效率低下，跟不上FPGA硬件计算结果的周期，则一定程度上也会成为高速比对的一个瓶颈。同时PC端批处理程序的自动化程度，决定了整体系统高速测试的一个方便程度。

本发明提供的验证平台和验证方法，将硬件电路直接置于FPGA进行运算，利用FPGA高速并行阵列运算的特点，构建了一套高速的PC与FPGA硬件通信的平台，缓减了CPU运算的压力，成千上万倍地提高了ASIC前期IP验证的效率，解决了IP验证成为IP研发效率瓶颈的难题，彻底将随机验证转变为完整验证，提高了IC流片的周期与成功率。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现，相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种验证平台，其特征在于，所述验证平台基于现场可编程门阵列FPGA实现，包括通过片上总线互联的第一接口转换模块、平台配置模块、第一待测IP模块、第一内存模块和比对模块，其中：

所述第一接口转换模块，用于接收外部计算机的第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；将配置数据输出至第一待测IP模块和平台配置模块，将测试用例和第一计算结果输出至第一内存模块，将测试指令输出至第一待测IP模块；接收比对模块的比对结果，并输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；

所述第一待测IP模块，用于根据接收的配置数据，对第一待测IP模块自身进行配置；根据测试指令，从第一内存模块获取测试用例并进行计算，生成第二计算结果，将第二计算结果存储至第一内存模块，产生中断信号并输出至比对模块；

所述比对模块，用于接收到中断信号，从第一内存模块中获取第一计算结果和第二计算结果并进行比对，将比对结果发送至第一接口转换模块；

所述第一内存模块，用于存储测试用例、第一计算结果和第二计算结果。

2.根据权利要求1所述的验证平台，其特征在于，所述片上总线为高级可扩展接口AXI总线。

3.根据权利要求2所述的验证平台，其特征在于，所述第一待测IP模块和所述平台配置模块之间通过高级外围总线APB桥互联。

4.根据权利要求1所述的验证平台，其特征在于，所述第一接口转换模块和所述外部计算机之间为USB接口。

5.一种验证平台，其特征在于，所述验证平台基于现场可编程门阵列FPGA实现，包括通过片上总线互联的第二接口转换模块、平台配置模块、第二待测IP模块和第二内存模块，其中：

所述第二接口转换模块，用于接收外部计算机的第二测试数据并对其进行协议转换，所述第二测试数据包括配置数据、测试用例和测试指令；将配置数据输出至第二待测IP模块和平台配置模块，将测试用例输出至第二内存模块，将测试指令输出至第二待测IP模块；接收第二待测IP模块的中断信号和第二计算结果，将第二计算结果输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；

所述第二待测IP模块，用于根据接收的配置数据，对第二待测IP模块自身进行配置；根据测试指令，从第二内存模块获取测试用例并进行计算，生成第二计算结果，将第二计算结果输出至第二接口转换模块，产生中断信号并输出至第二接口转换模块；

所述第二内存模块，用于存储测试用例。

6.一种验证方法，其特征在于，包括：

FPGA验证平台接收外部计算机的第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；

FPGA验证平台根据接收的配置数据对自身和自身包含的待测IP进行配置，将测试用例和第一计算结果写入内存，将测试指令发送至待测IP；

FPGA验证平台接收待测IP生成的中断信号和待测IP根据测试用例及测试指令进行计算生成的第二计算结果，将第二计算结果与第一计算结果进行比对，将比对结果发送至外部计算机。

7.根据权利要求6所述的验证方法，其特征在于，所述FPGA验证平台对所述第一测试数据进行协议转换，具体包括：将所述第一测试数据使用的协议转换成高级可扩展接口AXI协议。

8.根据权利要求7所述的验证方法，其特征在于，所述FPGA验证平台通过高级外围总线APB桥对自身和自身包含的待测IP进行配置。

9.根据权利要求6所述的验证方法，其特征在于，所述FPGA验证平台通过USB接口接收所述外部计算机的第一测试数据。

10.一种验证方法，其特征在于，包括：

FPGA验证平台接收外部计算机的第二测试数据并对其进行协议转换，所述第二测试数据包括配置数据、测试用例和测试指令；

FPGA验证平台根据接收的配置数据对自身和自身包含的待测IP进行配置，将测试用例写入内存，将测试指令发送至待测IP；

FPGA验证平台接收待测IP生成的中断信号和待测IP根据测试用例及测试指令进行计算生成的第二计算结果，将第二计算结果发送至外部计算机。