CN106997318A - 一种支持多从机的peci总线验证方法及系统 - Google Patents

一种支持多从机的peci总线验证方法及系统 Download PDF

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Abstract

本发明提供一种支持多从机的PECI总线验证方法及系统，方法包括如下步骤：1.定义模型；定义主机模型，定义从机模型，定义测试环境顶层；主机模型包括读写过程单元；2.测试环境顶层生成测试激励，将测试激励输入到主机模型的输入端口；3.主机模型通过读写过程单元将测试激励创建读写过程任务到待测PECI总线接口；4.待测PECI总线接口将读写过程任务通过PECI总线发送给从机模型；5.从机模型响读写过程任务，发送返回数据,返回数据经待测PECI总线接口,到达主机模型；6.主机模型从输出端口将返回数据输出到测试环境顶层；7.测试环境顶层根据测试激励判断返回数据的正确性，判断待测PECI总线接口是否存在错误。

Description

一种支持多从机的PECI总线验证方法及系统
技术领域
本发明属于硬件测试领域，具体涉及一种支持多从机的PECI总线验证方法及系统。
背景技术
PECI是由Intel提出的新一代数字接口，是处于处理器与系统稳定性监控设备之间的专用单线型总线。在服务器领域中应用于BMC与处理器之间，用于读取CPU温度及读写相关设备信息。PECI总线的传输基于协议的特定命令，命令的格式分为地址，写长度，读长度，写数据，FCS，读数据。现有技术中还没有对PECI总线验证的方法。
此为现有技术的不足，因此，针对现有技术中的上述缺陷，提供一种支持多从机的PECI总线验证方法及系统，是非常有必要的。
发明内容
本发明的目的在于，针对上述现有技术没有对PECI总线验证方法的缺陷，提供一种支持多从机的PECI总线验证方法及系统，以解决上述技术问题。
为实现上述目的，本发明给出以下技术方案：
一种支持多从机的PECI总线验证方法，包括如下步骤：
步骤1.定义模型；定义主机模型，定义从机模型，定义测试环境顶层；主机模型包括读写过程单元；
步骤2.测试环境顶层生成测试激励，将测试激励输入到主机模型的输入端口；
步骤3.主机模型通过读写过程单元将测试激励创建读写过程任务到待测PECI总线接口；
步骤4.待测PECI总线接口将读写过程任务通过PECI总线发送给从机模型；
步骤5.从机模型响读写过程任务，发送返回数据,返回数据经待测PECI总线接口,到达主机模型；
步骤6.主机模型从输出端口将返回数据输出到测试环境顶层；
步骤7.测试环境顶层根据测试激励判断对应返回数据的正确性，若返回数据正确，则所述待测PECI总线接口正确，若返回数据错误，则判断所述待测PECI总线接口是否存在错误。
进一步地，步骤1具体步骤如下：
定义主机模型；主机模型包括输入端口，输出端口，读写过程单元；
定义从机模型；从机模型包括输入输出端口、若干个状态机；
定义测试环境顶层；测试环境顶层用于构建整体验证环境；
测试环境顶层包括激励生成单元，初始化单元，检测单元；
初始化单元例化主机模型的实体连接待测PECI总线接口，
初始化单元例化若干个从机模型的实体连接PECI总线，从机模型的数量至少为两个，至多为八个，
初始化单元对主机模型和每个从机模型分别进行初始化，对PECI总线时钟设置，复位；
激励生成单元，用于生成测试激励；
检测单元，用于比较测试激励和返回数据，判断待测PECI总线接口是否正确。
进一步地，测试激励包括从机地址，读写长度，命令编码，寄存器地址，读写数据内容。
进一步地，返回数据包括返回的FCS或者返回的数据信息。
进一步地，步骤4和步骤5具体包括如下步骤：
步骤a.地址协商阶段；
主机模型和从机模型都向PECI总线写入两个周期数据0，数据0的表示方式为1/4高电平和4/3低电平,数据1的表示方式为3/4高电平和1/4低电平，比较主机模型和所有从机模型写入数据0的速度，选择一个最慢的速度作为第一总线传输速度；
步骤b.地址传输阶段；
主机模型发出的从机地址经待测PECI总线接口后，根据选定的第一总线传输速度向PECI总线发送，所有从机模型接收从机地址并与本机的地址比对，地址一致的从机模型为选定从机模型，选定从机模型响应，进入下一步的消息协商阶段；
步骤c.消息协商阶段；
主机模型和选定从机模型向PECI总线写入一个周期数据0，比较主机模型和选定从机模型写入数据0的速度，选择慢的速度作为第二总线传输速度；
步骤d.消息传输阶段；
PECI总线将主机模型经待测PECI总线接口后发送的读写长度、命令编码、写数据内容以选定的第二总线传输速度发送给从机模型；选定从机模型接收上述数据，进行内部状态机的判断、CRC校验；CRC校验选用8bit的循环冗余校验，生成的FCS为8bit的校验码；
步骤e. 选定从机模型返回数据阶段；选定从机模型控制PECI总线，
写FCS阶段,
选定从机模型将步骤b和步骤d阶段接收的从机地址，读写长度，命令编码、写数据内容进行CRC校验后生成FCS，FCS经待测PECI总线接口返回给主机模型；CRC校验选用8bit的循环冗余校验，生成的FCS为8bit的校验码；
读数据阶段，
选定从机模型读出数据信息，经待测PECI总线接口发送读出的数据信息到主机模型；
读FCS阶段，
选定从机模型将读出的数据信息进行CRC校验后生成FCS，FCS经待测PECI总线接口返回给主机模型。根据PECI命令的不同，e过程内容有差异。
进一步地，读写过程单元创建读写过程任务包括创建读过程任务或者创建写过程任务，
读过程任务对输入的寄存器地址读出数据，包括PECI命令中的读操作，所述读操作包括读取CPU温度信息，从机模型返回的FCS信息；
写过程任务对输入的寄存器地址写入数据，写入的数据包括从机地址，读写长度，命令编码，写数据内容。
进一步地，步骤a的地址协商阶段数据0的表示方式为1/4高电平和4/3低电平,数据1的表示方式为3/4高电平和1/4低电平。
进一步地，地址传输阶段发送的从机地址为8bit。
进一步地，CRC校验选用8bit的循环冗余校验，生成的FCS为8bit的校验码。
本发明还提供如下技术方案：
一种支持多从机的PECI总线验证系统，包括主机模型，与主机模型连接的待测PECI总线接口,与待测PECI总线接口连接的PECI总线，挂接在PECI总线上的从机模型；
主机模型包括输入端口，输出端口，读写过程单元，
待测PECI总线接口包括输入端口，输出端口，输入输出端口；PECI总线接口需提供相关的输入输出端口，明确端口类型及相关协议，需要必要的控制、数据、状态等寄存器信息；
系统还包括测试环境顶层，测试环境顶层包括激励生成单元，初始化单元，检测单元；
初始化单元例化主机模型的实体连接待测PECI总线接口，
初始化单元例化若干个从机模型的实体连接PECI总线，从机模型的数量至少为两个，至多为八个，每个从机模型为若干个状态机，
初始化单元对主机模型和每个从机模型分别进行初始化，对PECI总线时钟设置，复位；
激励生成单元，用于生成测试激励；
检测单元，用于比较测试激励和返回数据，判断待测PECI总线接口是否正确。
进一步地，若待测PECI总线接口内部未采用弱下拉机制，则测试环境顶层加入弱下拉机制，实现总线上电平的拉低。
从机模型的状态机可以划分为多个过程以实现不同PECI命令，经测试，PECI3.0协议支持的所有命令均可以通过本发明验证其正确性。另外，从机模型中提供的寄存器信息均可在验证环境顶层中配置，可以实现不同的协商周期、不同FCS值用于制造特殊的错误场景以验证待测PECI总线接口的正确性。
本发明的有益效果在于：本发明的验证系统采用的验证模型结构简单，可以挂接多从机模型用于验证待测PECI总线接口，可以准确验证PECI协议支持的所有命令，通过简单配置可以制造不同错误场景以支持设计的验证。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
图1为本发明的系统连接示意图；
图2 为PECI总线与多从机模型交互时序示意图；
其中，1.主机模型；2.待测PECI总线接口；3.第一从机模型；4.第二从机模型；5.测试环境顶层。
具体实施方式：
为使得本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明具体实施例中的附图，对本发明中的技术方案进行清楚、完整地描述。
本发明实施例1提供一种支持多从机的PECI总线验证方法，包括如下步骤：
步骤1.定义模型；定义主机模型，定义从机模型，定义测试环境顶层；主机模型包括读写过程单元；
具体步骤如下：
定义主机模型；主机模型包括输入端口，输出端口，读写过程单元；
定义从机模型；从机模型包括输入输出端口、若干个状态机；
定义测试环境顶层；
测试环境顶层包括激励生成单元，初始化单元，检测单元；
初始化单元例化主机模型的实体连接待测PECI总线接口，
初始化单元例化若干个从机模型的实体连接PECI总线，从机模型的数量至少为两个，至多为八个，
初始化单元对主机模型和每个从机模型分别进行初始化，对PECI总线时钟设置，复位；
激励生成单元，用于生成测试激励；测试激励包括从机地址，读写长度，命令编码，寄存器地址，读写数据内容；
检测单元，用于比较测试激励和返回数据，判断待测PECI总线接口是否正确；
步骤2.测试环境顶层生成测试激励，将测试激励输入到主机模型的输入端口；
步骤3.主机模型通过读写过程单元将测试激励创建读写过程任务到待测PECI总线接口；
步骤4.待测PECI总线接口将读写过程任务通过PECI总线发送给从机模型；
步骤5.从机模型响读写过程任务，发送返回数据,返回数据经待测PECI总线接口,到达主机模型；
步骤6.主机模型从输出端口将返回数据输出到测试环境顶层；
步骤7.测试环境顶层根据测试激励判断对应返回数据的正确性，若返回数据正确，则所述待测PECI总线接口正确，若返回数据错误，则判断所述待测PECI总线接口是否存在错误。返回数据包括返回的FCS或者返回的数据信息。
如图2所示，步骤4和步骤5具体包括如下步骤：
步骤a.地址协商阶段；
主机模型和从机模型都向PECI总线写入两个周期数据0，比较主机模型和所有从机模型写入数据0的速度，选择一个最慢的速度作为第一总线传输速度；
步骤b.地址传输阶段；
主机模型发出的从机地址经待测PECI总线接口后，根据选定的第一总线传输速度向PECI总线发送，所有从机模型接收从机地址并与本机的地址比对，地址一致的从机模型为选定从机模型，选定从机模型响应，进入下一步的消息协商阶段；从机地址为8bit；
步骤c.消息协商阶段；
主机模型和选定从机模型向PECI总线写入一个周期数据0，比较主机模型和选定从机模型写入数据0的速度，选择慢的速度作为第二总线传输速度；
步骤d.消息传输阶段；
PECI总线将主机模型经待测PECI总线接口后发送的读写长度、命令编码、写数据内容以选定的第二总线传输速度发送给从机模型；选定从机模型接收上述数据，进行内部状态机的判断、CRC校验；
步骤e. 选定从机模型返回数据阶段；
写FCS阶段,选定从机模型将步骤b和步骤d阶段接收的从机地址，读写长度，命令编码、写数据内容进行CRC校验后生成FCS，FCS经待测PECI总线接口返回给主机模型；
读数据阶段，选定从机模型读出数据信息，经待测PECI总线接口发送读出的数据信息到主机模型；
读FCS阶段，选定从机模型将读出的数据信息进行CRC校验后生成FCS，FCS经待测PECI总线接口返回给主机模型。
如图1所示，本发明实施例1提供一种支持多从机的PECI总线验证系统，包括主机模型1，与主机模型连接的待测PECI总线接口2,与待测PECI总线接口2连接的PECI总线，挂接在PECI总线上的第一从机模型3和第二从机模型4；
主机模型1包括输入端口，输出端口，读写过程单元，
待测PECI总线接口2包括输入端口，输出端口，输入输出端口；
系统还包括测试环境顶层5，测试环境顶层5包括激励生成单元，初始化单元，检测单元；
初始化单元例化主机模型1的实体连接待测PECI总线接口2，
初始化单元例化第一从机模型3和第二从机模型4的实体连接PECI总线，每个从机模型为若干个状态机，
初始化单元对主机模型1、第一从机模型3和第二从机模型4分别进行初始化，对PECI总线时钟设置，复位；
激励生成单元，用于生成测试激励；
检测单元，用于比较测试激励和返回数据，判断待测PECI总线接口2是否正确。
CRC校验， CRC即循环冗余校验码（Cyclic Redundancy Check）：是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。
FCS是Frame Check Sequence的简称,是802.3帧和Ethernet帧的最后一个字段，用于保存帧的CRC校验值。
本发明的实施例是说明性的，而非限定性的，上述实施例只是帮助理解本发明，因此本发明不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他的具体实施方式，同样属于本发明保护的范围。

Claims (10)

1.一种支持多从机的PECI总线验证方法，其特征在于，包括如下步骤：
步骤1.定义模型；定义主机模型，定义从机模型，定义测试环境顶层；主机模型包括读写过程单元；
步骤2.测试环境顶层生成测试激励，将测试激励输入到主机模型的输入端口；
步骤3.主机模型通过读写过程单元将测试激励创建读写过程任务到待测PECI总线接口；
步骤4.待测PECI总线接口将读写过程任务通过PECI总线发送给从机模型；
步骤5.从机模型响读写过程任务，发送返回数据,返回数据经待测PECI总线接口,到达主机模型；
步骤6.主机模型从输出端口将返回数据输出到测试环境顶层；
步骤7.测试环境顶层根据测试激励判断对应返回数据的正确性，若返回数据正确，则所述待测PECI总线接口正确，若返回数据错误，则判断所述待测PECI总线接口是否存在错误。
2.如权利要求1所述的一种支持多从机的PECI总线验证方法，其特征在于，步骤1具体步骤如下：
定义主机模型；主机模型包括输入端口，输出端口，读写过程单元；
定义从机模型；从机模型包括输入输出端口、若干个状态机；
定义测试环境顶层； 测试环境顶层包括激励生成单元，初始化单元，检测单元；
初始化单元例化主机模型的实体连接待测PECI总线接口，
初始化单元例化若干个从机模型的实体连接PECI总线，从机模型的数量至少为两个，至多为八个，
初始化单元对主机模型和每个从机模型分别进行初始化，对PECI总线时钟设置，复位；
激励生成单元，用于生成测试激励；
检测单元，用于比较测试激励和返回数据，判断待测PECI总线接口是否正确。
3.如权利要求1所述的一种支持多从机的PECI总线验证方法，其特征在于，测试激励包括从机地址，读写长度，命令编码，寄存器地址，读写数据内容。
4.如权利要求1所述的一种支持多从机的PECI总线验证方法，其特征在于，返回数据包括返回的FCS或者返回的数据信息。
5.如权利要求3所述的一种支持多从机的PECI总线验证方法，其特征在于，
步骤4和步骤5具体包括如下步骤：
步骤a.地址协商阶段；
主机模型和从机模型都向PECI总线写入两个周期数据0，比较主机模型和所有从机模型写入数据0的速度，选择一个最慢的速度作为第一总线传输速度；
步骤b.地址传输阶段；
主机模型发出的从机地址经待测PECI总线接口后，根据选定的第一总线传输速度向PECI总线发送，所有从机模型接收从机地址并与本机的地址比对，地址一致的从机模型为选定从机模型，选定从机模型响应，进入下一步的消息协商阶段；
步骤c.消息协商阶段；
主机模型和选定从机模型向PECI总线写入一个周期数据0，比较主机模型和选定从机模型写入数据0的速度，选择慢的速度作为第二总线传输速度；
步骤d.消息传输阶段；
PECI总线将主机模型经待测PECI总线接口后发送的读写长度、命令编码、写数据内容以选定的第二总线传输速度发送给从机模型；选定从机模型接收上述数据，进行内部状态机的判断、CRC校验；
步骤e. 选定从机模型返回数据阶段；
写FCS阶段,
选定从机模型将步骤b和步骤d阶段接收的从机地址，读写长度，命令编码、写数据内容进行CRC校验后生成FCS，FCS经待测PECI总线接口返回给主机模型；
读数据阶段，
选定从机模型读出数据信息，经待测PECI总线接口发送读出的数据信息到主机模型；
读FCS阶段，
选定从机模型将读出的数据信息进行CRC校验后生成FCS，FCS经待测PECI总线接口返回给主机模型。
6.如权利要求5所述的一种支持多从机的PECI总线验证方法,其特征在于,步骤a的地址协商阶段数据0的表示方式为1/4高电平和4/3低电平,数据1的表示方式为3/4高电平和1/4低电平。
7.如权利要求3或5所述的一种支持多从机的PECI总线验证方法，其特征在于，地址传输阶段发送的从机地址为8bit。
8.如权利要求5所述的一种支持多从机的PECI总线验证方法，其特征在于，CRC校验选用8bit的循环冗余校验，生成的FCS为8bit的校验码。
9.一种支持多从机的PECI总线验证系统，其特征在于，包括主机模型，与主机模型连接的待测PECI总线接口,与待测PECI总线接口连接的PECI总线，挂接在PECI总线上的从机模型；
主机模型包括输入端口，输出端口，读写过程单元，
待测PECI总线接口包括输入端口，输出端口，输入输出端口；
系统还包括测试环境顶层，测试环境顶层包括激励生成单元，初始化单元，检测单元；
初始化单元例化主机模型的实体连接待测PECI总线接口，
初始化单元例化若干个从机模型的实体连接PECI总线，从机模型的数量至少为两个，至多为八个，每个从机模型为若干个状态机，
初始化单元对主机模型和每个从机模型分别进行初始化，对PECI总线时钟设置，复位；
激励生成单元，用于生成测试激励；
检测单元，用于比较测试激励和返回数据，判断待测PECI总线接口是否正确。
10.如权利要求9所述的一种支持多从机的PECI总线验证系统，其特征在于，若待测PECI总线接口内部未采用弱下拉机制，则测试环境顶层加入弱下拉机制。
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