CN115345122B - 一种用于仿真的非标准总线协议的芯片验证装置 - Google Patents

一种用于仿真的非标准总线协议的芯片验证装置 Download PDF

Info

Publication number
CN115345122B
CN115345122B CN202211065944.8A CN202211065944A CN115345122B CN 115345122 B CN115345122 B CN 115345122B CN 202211065944 A CN202211065944 A CN 202211065944A CN 115345122 B CN115345122 B CN 115345122B
Authority
CN
China
Prior art keywords
component
verification
interface
interface unit
data vector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202211065944.8A
Other languages
English (en)
Other versions
CN115345122A (zh
Inventor
请求不公布姓名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Muxi Technology Beijing Co ltd
Original Assignee
Muxi Technology Beijing Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Muxi Technology Beijing Co ltd filed Critical Muxi Technology Beijing Co ltd
Priority to CN202211065944.8A priority Critical patent/CN115345122B/zh
Publication of CN115345122A publication Critical patent/CN115345122A/zh
Application granted granted Critical
Publication of CN115345122B publication Critical patent/CN115345122B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明涉及一种用于仿真的非标准总线协议的芯片验证装置，应用于芯片验证的仿真过程，所述装置包括验证IP，所述验证IP包括序列发生器、序列驱动模块、时钟组件、复位组件、控制向量组件、数据向量组件和接口模块，所述装置通过所述接口模块与待测设计连接，所述接口模块包括时钟接口单元、复位接口单元、控制向量接口单元、输入数据向量接口单元和输出数据向量接口单元。所述装置能够适用于所有非标准总线协议，提高了芯片验证的效率和准确性。

Description

一种用于仿真的非标准总线协议的芯片验证装置
技术领域
本发明涉及芯片验证技术领域，尤其涉及一种用于仿真的非标准总线协议的芯片验证装置。
背景技术
在芯片验证过程中，通常需要设置验证IP(Verification IntellectualProperty，简称VIP)来代替与待测设计(Design Under Test，简称DUT)相连的模块，通过验证IP与DUT进行交互，来对DUT进行验证。待测设计可以通过多种不同的协议与模块互联，每一种协议均对应一种类型的验证IP。待测设计与模块互联可以通过标准协议互联，标准协议包括AMBA(Arm Microcontroller Bus Architecure)、PCI-Express(peripheralcomponent interconnect express)等总线协议。还可以通过多种自定义的非标准总线协议互联。现有技术中存在标准协议对应的验证IP，但非标准总线协议对应的验证IP需要针对每一种非标准总线协议逐一设计，随着芯片设计规模越来越大，涉及到的非标准总线协议总线也越来越多，如果为每一非标准总线协议逐个设置一种验证IP，验证工作量巨大，验证效率低，且一旦出现设计更改，也需要逐一更改对应的验证IP，工作量大，且易出错，导致验证效率低，准确性也无法保证。
发明内容
本发明目的在于，提供一种用于仿真的非标准总线协议的芯片验证装置，能够适用于所有非标准总线协议，提高了芯片验证的效率和准确性。
本发明提供了一种用于仿真的非标准总线协议的芯片验证装置，应用于芯片验证的仿真过程，所述装置包括验证IP，所述验证IP包括序列发生器、序列驱动模块、时钟组件、复位组件、控制向量组件、数据向量组件和接口模块，所述装置通过所述接口模块与待测设计连接，所述接口模块包括时钟接口单元、复位接口单元、控制向量接口单元、输入数据向量接口单元和输出数据向量接口单元。
所述序列发生器用于获取激励序列项，并发送给序列驱动模块。
所述序列驱动模块用于缓存所述激励序列项，并按照激励序列项所对应的总线接口信号将所述激励序列项分发给控制向量组件和/或数据向量组件。
所述时钟组件用于生成时钟信号，并通过时钟接口单元发送给待测设计。
所述复位组件用于生成同步或异步复位信号，并通过复位接口单元发送给待测设计。
所述控制向量组件用于将接收到的激励序列项拼接为控制向量，通过控制向量接口单元发送给待测设计。
所述数据向量组件用于将接收到的激励序列项拼接为输入数据向量，通过所述输入数据向量接口单元发送给待测设计；还用于通过所述输出数据向量接口单元，接收所述待测设计发送的响应数据，并拼接为输出数据向量。
其中，控制向量、输入数据向量和输出数据向量均为变长向量，向量长度与总线协议相关。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种用于仿真的非标准总线协议的芯片验证装置可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
本发明通过设置通用的用于仿真的非标准总线协议的芯片验证装置，适配所有非标准总线协议，在芯片验证过程中直接基于用于仿真的非标准总线协议的芯片验证装置实例化验证IP，提高了芯片验证的效率和准确性。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1为本发明一实施例提供的用于仿真的非标准总线协议的芯片验证装置示意图；
图2为本发明另一实施例提供的用于仿真的非标准总线协议的芯片验证装置示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种用于仿真的非标准总线协议的芯片验证装置的具体实施方式及其功效，详细说明如后。
本发明实施例提供了一种用于仿真的非标准总线协议的芯片验证装置，如图1所示，应用于仿真(Simulation)过程，所述装置包括验证IP(Verification IP)，所述验证IP包括序列发生器、序列驱动模块、时钟组件、复位组件、控制向量组件、数据向量组件和接口模块。所述装置通过所述接口模块与待测设计连接，具体的，所述接口模块设置为SystemVerilog接口，具体采用参数化SystemVerilog中的bind语法建立验证IP与待测设计的互联。
所述接口模块包括时钟接口单元、复位接口单元、控制向量接口单元、输入数据向量接口单元和输出数据向量接口单元。
所述序列发生器用于获取激励序列项(Sequence Item)，并发送给序列驱动模块，需要说明的是，基于验证IP与待测设计之间的总线协议和互联关系，生成对应的激励序列(Sequence)，所述序列发生器从所述对应的激励序列中获取对应的激励序列，激励序列项为事务数据(Transaction)，每一激励序列项对应一组事务数据的域(TransactionField)，对应一组总线接口信号。
所述序列驱动模块用于缓存所述激励序列项，并按照激励序列项所对应的总线接口信号将所述激励序列项分发给控制向量组件和/或数据向量组件；具体可以在所述序列驱动模块设置先进先出队列(First Input First Output，简称FIFO)，从而可以实现处理连续背靠背(Back2back)的时序。基于激励序列项对应的总线接口信号与能够确定激励序列项为控制信号还是数据，从而分发给对应的控制向量组件和/或数据向量组件，控制向量组件和/或数据向量组件再通过控制向量接口单元、输入数据向量接口单元或输出数据向量接口单元，基于对应的总线接口信号线发送给待测设计。
所述时钟组件用于生成时钟信号，并通过时钟接口单元发送给待测设计；时钟接口单元可以配置为不间断的时钟信号，也可以配置为门控时钟。通过配置所述时钟组件可以产生多种时钟相关特性，例如频率、占空比、抖动等。
所述复位组件用于生成同步或异步复位信号，并通过复位接口单元发送给待测设计，并生成复位接口单元实际发送的复位信号记录；一个接口模块可以被一个时钟接口单元对应的时钟信号和复位接口单元对应的复位信号影响，根据接口模块和待测设计具体的连接方式，可以确定复位接口单元具体连接的reset信号线，可以是一根，也可以是多根，复位接口单元对应的复位信号基于所连接的一根或多根复位信号线共同确定。需要说明的是，待测设计对应的一些数据线，在验证IP与待测设计交互时，复位信号一定要通过时钟信号同步，才能驱动和访问待测设计，因此对于任意一种总线协议，验证IP中一定需要设置时钟接口单元和复位接口单元。需要说明的是，复位信号支持即插即用的上电复位(PORReset)和中途发生的复位(Inflight Reset)。
控制信号具体包括有效信号或握手信号(例如vaild、ack、ready等信号)和/或时钟使能信号(例如ck_gate信号)等，与数据配合，实现控制。但是，不同的总线协议的控制信号、数据的宽度通常是不相同的，为了让所述装置的验证IP适用于所有的总线协议，所述控制向量组件用于将接收到的激励序列项拼接为控制向量，通过控制向量接口单元发送给待测设计，并生成控制向量接口实际发送的控制向量记录；所述数据向量组件用于将接收到的激励序列项拼接为输入数据向量，通过所述输入数据向量接口单元发送给待测设计；还用于通过所述输出数据向量接口单元，接收所述待测设计发送的响应数据，并拼接为输出数据向量；还用于生成输入数据向量接口单元和输出数据向量接口单元实际传输的输入数据向量记录和输出数据向量记录；其中，控制向量、输入数据向量和输出数据向量均为变长向量，变长向量即为不定长向量，向量长度与总线协议相关。具体的，可以采用拼接符进行向量拼接，不同的总线协议对应的总线接口信号数量和信号宽度均可能不同，本发明实施例通过向量拼接，使得无论哪种总线协议，控制向量接口单元、输入数据向量接口单元和输出数据向量接口单元统一以向量形式进行传输，从而可以适用于不同的非标准总线协议。控制向量接口单元还可设置内建的协议时序检查模组，用于检查协议时序。
需要说明的是，所述验证IP除了可以用于芯片验证之外，还可以用作时钟发生器和复位发生器。
作为一种实施例，如图2所示，所述装置还包括验证组件，验证组件具体可以为计分板(Scoreboard)、参考模型(Reference Model)或比较器(Checker)，现有的计分板、参考模型或比较器应用为本发明所述的验证组件时全部落入本发明保护范围之内，计分板、参考模型或比较器的具体结构在此不再赘述。所述时钟组件还用于监测时钟接口单元，生成时钟接口单元实际发送的时钟信号记录，发送给所述验证组件；所述复位组件还用于监测复位接口单元，并生成复位接口单元实际发送的复位信号记录，发送给所述验证组件。所述控制向量组件还用于监测控制向量接口单元，并生成控制向量接口实际发送的控制向量记录，发送给所述验证组件。所述数据向量组件还用于监测输入数据向量接口单元和输出数据向量接口单元，生成输入数据向量接口单元和输出数据向量接口单元实际传输的输入数据向量记录和输出数据向量记录，发送给所述验证组件。所述验证组件，用于基于所述时钟信号记录、复位信号记录、控制向量记录、输入数据向量记录和输出数据向量记录对所述待测设计进行验证。
作为一种实施例，所述时钟组件、复位组件、控制向量组件和/或数据向量组件中均包括对应的组件驱动器和组件监视器，组件驱动器用于将组件中接收到的激励序列项转换为对应的总线接口信号，通过对应的接口单元发送给待测设计；组件驱动器发出的信号可能成功也可能失败，组件监视器用于从对应的接口单元获取对应的记录，记录对应接口单元实际发出的信号。所述时钟组件、复位组件、控制向量组件和/或数据向量组件具体可以设置为UVM的UVC(Universial Verification Component)组件。
作为一种实施例，如图2所示，所述验证IP还包括系统监视器，与所述时钟组件、复位组件、控制向量组件和数据向量组件中的组件监视器中的至少一个相连接，用于获取所有组件监视器获取的记录。所述验证IP分为应用层和物理层，所述序列发生器、序列驱动模块、系统监视器设置在所述应用层，用户直接通过应用层与所述装置进行交互。所述时钟组件、复位组件、控制向量组件、数据向量组件和接口模块设置在所述物理层。用户无需直接从物理层获取数据，直接通过应用层设置对应的激励序列供序列发生器使用，直接通过应用层的系统监视器获取每一接口单元实际才发出信号的记录，提高了交互效率，提升了用户体验。
验证IP可能为从设备(Slave或Target或Completer)验证IP，也可能为主设备(Master或Initiator或Originator)验证IP，具体取决于对应的待测设计，若待测设计为从设备，则验证IP为主设备，若待测设计为主设备，验证IP为从设备，当验证IP为从设备时，所述验证IP还包括存储器，所述装置还包括存储器模型，所述存储器设置在所述应用层，所述存储器和所述存储器模型直接编程接口DPI(Direct Programming Interface)进行交互，其中，存储器可以为SystemVerilog存储器和存储器模型可以为C++模型。
当验证组件为计分板时，需要将验证IP内的组件监视器对应的记录发送给计分板，待测设计的输出也需要将对应的输出数据发送给计分板进行比对，计分板通常设置在验证平台(Testbench)，这便使得在建立验证平台时，需要设置计分板实例，验证IP的输出实例，待测设计的输出实例，以及建立计分板实例、验证IP的输出实例、待测设计的输出实例之间的互联，非常复杂。基于此，本发明实施例对此进行了改进，所述验证组件为位于验证IP内的内嵌计分板，内嵌计分板可以顺序(In Order)或乱序(Out Of Order)排列，用于支持动态的内建数据比对，所述内嵌计分板包括第一接口和第二接口，所述时钟组件、复位组件、控制向量组件和/或数据向量组件通过所述第一接口将对应的记录传输给所述内嵌计分板，所述第二接口用于和验证IP外部的参考模型连接，获取所述参考模型输出的数据，与所述第一接口获取的记录进行比较。通过此设计，无需在验证平台中设置计分板，且减少了互联关系，直接将计分板内嵌在验证IP中，简化了验证平台的搭建过程，提高了验证效率。
所述序列驱动模块还用于基于所述总线协议对所述激励序列项进行时序控制。优选的，本发明所述装置对应的所述总线协议为非标准的自定义总线协议。但可以理解的是，标准的总线协议也可以适用，但也可以直接采用现有的标准总线协议对应的验证IP。
作为一种实施例，所述装置还包括配置模块，用于支持所述装置所有功能的灵活配置。
作为一种实施例，所述装置还包括寄存器抽象模型，寄存器抽象模型(RegisterAbstract Layer，简称RAL)是对待测设计连接的寄存器的抽象，所述验证IP为基于通用验证方法学(Universal Verification Methodology,简称UVM)生成的验证IP，所述验证IP中还包括适配器(Adapter)和预测器(Predictor)，所述适配器为总线协议对应的适配器，即基于对应的总线协议配置对应的适配器。所述适配器用于从所述寄存器抽象模型获取寄存器激励序列项，将寄存器激励序列项转换为总线激励序列项，再通过序列驱动模块分发给对应的组件；所述预测器用于更新所述寄存器抽象模型。本发明实施例将适配器和预测器设置在验证IP内，降低了验证过程中，访问寄存器抽象模型的复杂度，提高了验证效率。
作为一种实施例，待测设计通过至少一个总线接口与待测设计的兄弟组成模块互联，每一总线接口对应设置一个所述验证IP，每一总线接口对应一个总线类型，每一总线类型对应一个总线协议和总线接口重组结构，每一总线接口重组结构包括多个总线接口信号，每一总线接口信号包括信号方向、信号宽度、信号复位值和信号默认值，基于总线接口重组结构生成对应的激励序列，每一总线接口信号对应一个激励序列项，所述序列发生器从所述对应的激励序列中获取对应的激励序列。
具体的，本发明实施例所述的芯片实现为层级设置的K1个组成模块(Mod1,Mod2,...,ModK1)和K2个原子单元(AU1,AT2,...,ATK2)，K1>＝1，K2>＝1，原子单元存在预先编写好的RTL代码。
顶层组成模块(芯片)不具有父组成模块，原子单元不具有子组成模块或子原子单元；除顶层组成模块之外的任意组成模块Modi1和任意原子单元AUi2均仅具有一个父组成模块，i1的取值为1到K1，i2的取值为1到K2。所述父组成模块为包括Modi1和AUi2的，且比Modi1和AUi2高一个层级的组成模块。
Modi1包括组成模块唯一标识MIDi1、与Modi1的子组成模块和子原子单元互联的Z1(i1)个组成模块内部总线接口(Interior Interface)列表(InI1,InI2,...,InIZ1(i1))、以及与Modi1的兄弟组成模块和兄弟原子单元互联的Z2(i1)个组成模块外部总线接口(ExternalInterface)列表(MExI1,MExI2,...,MExIZ2(i1))。
芯片还包括K4个设计互联组装DIY(Design Interconnect assemblY)＝(X1_Y1_CMD1,X2_Y2_CMD2,......，XK4_YK4_CMDK4)。其中，Xi5和Yi5属于{Mod1,Mod2,...,ModK1,AU1,AU2,...,AUK2}，i5的取值范围为1到K4；Xi5和Yi5互为兄弟组成模块或兄弟原子单元，或者Xi5为Yi5的父组成模块，或者Yi5为Xi5的父组成模块。Xi5和Xi6可以相同，也可以不同；Yi5和Yi6可以相同，也可以不同；i6的取值范围为1到K4。CMDi5属于{IDF-ID1，IDF-ID2，...，IDF-IDK3}。
总线接口描述重构库包括K3个预先定义的总线接口重构结构IDF(InterfaceDescription reFactor)＝(IDF1,IDF2,...,IDFK3)，K3>＝0。其中，IDFi3包括总线接口唯一标识IDF-IDi3、Z4(i3)个总线接口信号(Sigi3 1,Sigi3 2,...,Sigi3 z4(i3))，Sigi3 i4包括信号方向、信号宽度Wid(i3,i4)、复位(ReSeT)值(RSTi3i4 1，RSTi3i4 2，...，RSTi3i4 Wid(i3,i4))和默认(Default)值(Defi3i4 1，Defi3i4 2，...，Defi3i4 Wid(i3,i4))。i3的取值为1到K3，i4的取值为1到Z4(i3)，Z4(i3)是i3的函数。IDF-IDi3与总线协议类型相关。总线协议类型例如是AMBA中的AXI总线协议、AHB总线协议、APB总线协议、PCIE总线协议、HBM总线协议、SATA总线协议、USB总线协议等标准总线协议，也可以是非标准的自定义总线协议，优选的，本发明所述装置主要针对非标准的自定义总线协议，标准总线协议可以基于现有技术中对应的验证IP来。所述信号方向可被设置为输入方向(Input)、输出方向(Output)和双向方向(InOut)。所述信号宽度Wid(i3,i4)为信号Sigi3 i4所使用的信号线(Wire)的数量。当将其中一个组成模块作为待测设计进行验证时，需要为每一外部总线接口设置一个对应的芯片验证IP，来代替待测设计对应的兄弟组成模块与待测设计交互，进行验证。
本发明所述装置通过设置通用的用于仿真的非标准总线协议的芯片验证装置，适配所有非标准总线协议，在芯片验证过程中直接基于用于仿真的非标准总线协议的芯片验证装置实例化验证IP，提高了芯片验证的效率和准确性。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种用于仿真的非标准总线协议的芯片验证装置，其特征在于，
应用于芯片验证的仿真过程，所述装置包括验证IP，所述验证IP包括序列发生器、序列驱动模块、时钟组件、复位组件、控制向量组件、数据向量组件和接口模块，所述装置通过所述接口模块与待测设计连接，所述接口模块包括时钟接口单元、复位接口单元、控制向量接口单元、输入数据向量接口单元和输出数据向量接口单元；
所述序列发生器用于获取激励序列项，并发送给序列驱动模块；
所述序列驱动模块用于缓存所述激励序列项，并按照激励序列项所对应的总线接口信号将所述激励序列项分发给控制向量组件和/或数据向量组件；
所述时钟组件用于生成时钟信号，并通过时钟接口单元发送给待测设计；
所述复位组件用于生成同步或异步复位信号，并通过复位接口单元发送给待测设计；
所述控制向量组件用于将接收到的激励序列项拼接为控制向量，通过控制向量接口单元发送给待测设计；
所述数据向量组件用于将接收到的激励序列项拼接为输入数据向量，通过所述输入数据向量接口单元发送给待测设计；还用于通过所述输出数据向量接口单元，接收所述待测设计发送的响应数据，并拼接为输出数据向量；
其中，控制向量、输入数据向量和输出数据向量均为变长向量，向量长度与总线协议相关。
2.根据权利要求1所述的装置，其特征在于，
还包括验证组件；
所述时钟组件还用于监测时钟接口单元，生成时钟接口单元实际发送的时钟信号记录，发送给所述验证组件；
所述复位组件还用于监测复位接口单元，并生成复位接口单元实际发送的复位信号记录，发送给所述验证组件；
所述控制向量组件还用于监测控制向量接口单元，并生成控制向量接口实际发送的控制向量记录，发送给所述验证组件；
所述数据向量组件还用于监测输入数据向量接口单元和输出数据向量接口单元，生成输入数据向量接口单元和输出数据向量接口单元实际传输的输入数据向量记录和输出数据向量记录，发送给所述验证组件；
所述验证组件，用于基于所述时钟信号记录、复位信号记录、控制向量记录、输入数据向量记录和输出数据向量记录对所述待测设计进行验证。
3.根据权利要求2所述的装置，其特征在于，
所述时钟组件、复位组件、控制向量组件和/或数据向量组件中均包括对应的组件驱动器和组件监视器，组件驱动器用于将组件中接收到的激励序列项转换为对应的总线接口信号，通过对应的接口单元发送给待测设计；组件监视器用于从对应的接口单元获取对应的记录。
4.根据权利要求3所述的装置，其特征在于，
所述验证IP还包括系统监视器，与所述时钟组件、复位组件、控制向量组件和数据向量组件中的组件监视器中的至少一个相连接，用于从对应组件监视器获取的记录；
所述验证IP分为应用层和物理层，所述序列发生器、序列驱动模块、系统监视器设置在所述应用层；
所述时钟组件、复位组件、控制向量组件、数据向量组件和接口模块设置在所述物理层。
5.根据权利要求4所述的装置，其特征在于，
若待测设计为主设备，验证IP为从设备，则所述验证IP还包括存储器，所述装置还包括存储器模型，所述存储器设置在所述应用层，所述存储器和所述存储器模型直接编程接口DPI进行交互。
6.根据权利要求2所述的装置，其特征在于，
所述验证组件为计分板、参考模型或比较器。
7.根据权利要求6所述的装置，其特征在于，
所述验证组件为位于验证IP内的内嵌计分板，所述内嵌计分板包括第一接口和第二接口，所述时钟组件、复位组件、控制向量组件和/或数据向量组件通过所述第一接口将对应的记录传输给所述内嵌计分板，所述第二接口用于和验证IP外部的参考模型连接，获取所述参考模型输出的数据，与所述第一接口获取的记录进行比较。
8.根据权利要求1所述的装置，其特征在于，
所述总线协议为非标准的自定义总线协议。
9.根据权利要求1所述的装置，其特征在于，
所述序列驱动模块还用于基于所述总线协议对所述激励序列项进行时序控制。
10.根据权利要求1所述的装置，其特征在于，
待测设计通过至少一个总线接口与待测设计的兄弟组成模块互联，每一总线接口对应设置一个所述验证IP，每一总线接口对应一个总线类型，每一总线类型对应一个总线协议和总线接口重组结构，每一总线接口重组结构包括多个总线接口信号，每一总线接口信号包括信号方向、信号宽度、信号复位值和信号默认值，基于总线接口重组结构生成对应的激励序列，每一总线接口信号对应一个激励序列项，所述序列发生器从所述对应的激励序列中获取对应的激励序列。
CN202211065944.8A 2022-08-31 2022-08-31 一种用于仿真的非标准总线协议的芯片验证装置 Active CN115345122B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211065944.8A CN115345122B (zh) 2022-08-31 2022-08-31 一种用于仿真的非标准总线协议的芯片验证装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211065944.8A CN115345122B (zh) 2022-08-31 2022-08-31 一种用于仿真的非标准总线协议的芯片验证装置

Publications (2)

Publication Number Publication Date
CN115345122A CN115345122A (zh) 2022-11-15
CN115345122B true CN115345122B (zh) 2023-03-17

Family

ID=83956099

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211065944.8A Active CN115345122B (zh) 2022-08-31 2022-08-31 一种用于仿真的非标准总线协议的芯片验证装置

Country Status (1)

Country Link
CN (1) CN115345122B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117556754B (zh) * 2024-01-11 2024-03-19 北京数渡信息科技有限公司 PCIe交换机芯片硅前仿真系统
CN118569163A (zh) * 2024-08-02 2024-08-30 沐曦集成电路(南京)有限公司 一种通用的精确性能验证系统及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109581184A (zh) * 2018-11-13 2019-04-05 北京航空航天大学 一种用于集成电路老化可靠性的筛选方法及片上测量系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU765741B2 (en) * 1997-12-19 2003-09-25 Warner-Lambert Company Sag: sensitive to apoptosis gene
US6591213B1 (en) * 2001-02-27 2003-07-08 Inovys Corporation Systems for providing zero latency, non-modulo looping and branching of test pattern data for automatic test equipment
US20090319802A1 (en) * 2002-12-02 2009-12-24 Silverbrook Research Pty Ltd Key Genaration In An Integrated Circuit
US10521236B2 (en) * 2018-03-29 2019-12-31 Intel Corporation Branch prediction based on coherence operations in processors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109581184A (zh) * 2018-11-13 2019-04-05 北京航空航天大学 一种用于集成电路老化可靠性的筛选方法及片上测量系统

Also Published As

Publication number Publication date
CN115345122A (zh) 2022-11-15

Similar Documents

Publication Publication Date Title
CN115345122B (zh) 一种用于仿真的非标准总线协议的芯片验证装置
CN115114875B (zh) 一种用于仿真的通用芯片验证装置
CN115345102B (zh) 一种用于硬件加速的通用芯片验证装置
US10289779B2 (en) Universal verification methodology (UVM) register abstraction layer (RAL) traffic predictor
US5191581A (en) Method and apparatus for providing high performance interconnection between interface circuits coupled to information buses
US9785595B2 (en) Multi-channel universal serial bus (USB) to subrate channel systems
EP0685799A1 (en) Multi-device connector
CN109062829A (zh) 一种硬盘扩展设备
CN107331421A (zh) 一种基于fpga的sd卡测试系统及方法
US20050097403A1 (en) USB interface and testing method thereof
CN109933554A (zh) 一种基于GPU服务器的NVMe硬盘扩展装置
Slogsnat et al. A versatile, low latency HyperTransport core
CN109902046B (zh) 一种用于串行外围总线系统的通信方法、相关设备及系统
CN106569967A (zh) 双列直插式存储器模块固态硬盘片上系统及模拟方法
CN115345123B (zh) 一种用于硬件加速的非标准协议的芯片验证装置
Guo et al. A SPI interface module verification method based on UVM
JP4560601B2 (ja) コンピュータ用バスインタフェース
US11748289B2 (en) Protocol aware bridge circuit for low latency communication among integrated circuits
US11392533B1 (en) Systems and methods for high-speed data transfer to multiple client devices over a communication interface
CN100426250C (zh) 系统主板接收信号灵敏度的测量装置与方法
CN110413461A (zh) 测量加速卡与主机之间传输延时的系统、方法及加速卡
Yasu et al. FASTBUS processor interface for VAX-11
Xiaoping Study on System Verification of USB2. 0 Interface Protocol Control Chip Hardware Design
CN114297982A (zh) 一种基于uvm的spi总线验证方法及系统
US8713203B2 (en) Statistical information collection from one or more device(s) in storage communication with a computing platform

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant