CN108536636B - 一种基于peci总线的主从协商时序机 - Google Patents

一种基于peci总线的主从协商时序机 Download PDF

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Abstract

本发明涉及系统设计技术领域，提供一种基于PECI总线的主从协商时序机，包括第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia；在字段TN的第一bit、第二bit和字节MT阶段，分别控制主机和从机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia向PECI总线输出电平信号；主机和从机的电平信号的逻辑或运算得到PECI总线的协商周期速率，从而实现对主机和从机协商的模块化设计，结构清晰简单，利于在PECI总线中进行集成设计。

Description

一种基于PECI总线的主从协商时序机
技术领域
本发明属于系统设计技术领域，尤其涉及一种基于PECI总线的主从协商时序机。
背景技术
平台环境式控制接口(Platform Environment Control Interface，PECI)是由Intel提出的新一代数字接口，是处于CPU与系统稳定性监控设备之间的专用单线型总线。在服务器领域中应用于基板管理控制器(Baseboard Management Controller，BMC)和CPU之间，是一个Host-Client架构，BMC可以通过PECI总线读取CPU温度及相关设备信息，从而进一步可以调节风扇转速等，实现温度控制。
PECI总线的设计是严格遵照PECI协议的，PECI协议中包含若干条PECI命令，例如Ping{}命令、GetDIB{}命令、GetTemp{}命令等等。每条命令实现的功能不同，但是其基本的命令格式大致相同，主要包括了协商、从机地址、写长度、读长度、写数据、读数据和CRC校验几个字段。而PECI总线比较特殊的一点是主机与从机的协商机制，即Host与Client可以事先协商总线的传输速率，以此权衡主机与多个从机之间最合适的传输。
但是，现有的PECI总线中仅仅给出主从协商的基本时序事例，其内部的设计结构复杂，不利于PECI总线的设计集成。
发明内容
本发明的目的在于提供一种基于PECI总线的主从协商时序机，旨在解决现有技术中PECI总线中仅仅给出主从协商的基本时序事例，其内部的设计结构复杂，不利于PECI总线的设计集成的问题。
本发明是这样实现的，一种基于PECI总线的主从协商时序机，所述PECI总线传输的字段包括2bit字段TN和1bit的字段MT，所述基于PECI总线的主从协商时序机包括分别设置在主机和从机中的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia；
在所述字段TN的第一bit、第二bit和MT阶段，分别控制所述主机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia以及从机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia向所述PECI总线输出电平信号；
所述主机和从机的电平信号的逻辑或运算得到所述PECI总线的协商周期速率。
作为一种改进的方案，在所述PECI总线中，用一个周期的1/4高电平+3/4低电平表示逻辑“0”，3/4高电平+1/4低电平表示逻辑“1”。
作为一种改进的方案，所述主机与所述从机的协商阶段包括阶段a、阶段b和阶段d；
所述阶段a对应所述字段TN的第一bit阶段，在所述阶段a中，所述主机向所述PECI总线写入逻辑“0”，所述从机不驱动总线，此时，所述PECI总线上的电平状态与所述主机的电平状态相同；
所述阶段b对应所述字段TN的第二bit阶段，在所述阶段b中，所述主机向所述PECI总线写入逻辑“0”，所述从机向所述PECI总线写入逻辑“0”，所述从机写入所述逻辑“0”的周期比所述主机写入所述逻辑“0”的时间周期长，所述PECI总线上的电平状态与所述从机的电平状态相同；
所述阶段d对应所述MT阶段；在所述阶段d中，所述主机向所述PECI总线写入逻辑“0”，所述从机向所述PECI总线写入逻辑“0”，所述从机写入所述逻辑“0”的周期比所述主机写入所述逻辑“0”的时间周期长，所述PECI总线上的电平状态与所述从机的电平状态相同。
作为一种改进的方案，在所述阶段a和阶段b中，所述主机的地址协商周期时间是确定的，所述地址协商协议中规定周期时间包括1us、10us和100us三种模式。
作为一种改进的方案，所述主机根据外部寄存器配置的周期时间模式，以时钟频率为单位将周期时间转换为计数总数；
在所述第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2中，若计数小于计数总数的四分之一时，所述主机输出的是高电平，否则输出低电平。
作为一种改进的方案，所述第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2结构相同。
作为一种改进的方案，所述从机在所述阶段a对所述PECI总线不输出逻辑电平，所述从机的状态直接跳转到第二地址时序状态机addr_negotia2。
作为一种改进的方案，所述从机与所述主机的计数原理相同，所述从机的计数总数比所述主机的计数数字大。
作为一种改进的方案，所述PECI总线传输的字段还包括WL字段、RL字段以及Write_data字段；
所述WL字段、RL字段以及Write_data字段按照所述主机与所述从机协商的周期速率进行传输。
在本发明实施例中，基于PECI总线的主从协商时序机包括分别设置在主机和从机中的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia；在字段TN的第一bit、第二bit和MT阶段，分别控制主机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia以及从机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia向PECI总线输出电平信号；主机和从机的电平信号的逻辑或运算得到PECI总线的协商周期速率，从而实现对主机和从机协商的模块化设计，结构清晰简单，利于在PECI总线中进行集成设计，为设计工作提供便利。
附图说明
图1是本发明提供的基于PECI总线的主从协商时序机的协商时序图；
图2是本发明提供的PECI总线传输的字段格式示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1示出了本发明提供的基于PECI总线的主从协商时序机的协商时序图，为了便于说明，图中仅给出了与本发明实施例相关的部分。
基于PECI总线的主从协商时序机包括分别设置在主机(host)和从机(client)中的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia；
在所述字段TN的第一bit、第二bit和MT阶段，分别控制所述主机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia以及从机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia向所述PECI总线输出电平信号；
所述主机和从机的电平信号的逻辑或运算得到所述PECI总线的协商周期速率。
结合图2所示，主机在所述PECI总线传输的字段包括2bit字段TN、1bit的字段MT、WL字段、RL字段以及Write_data字段等。
在该实施例中，在所述PECI总线中，用一个周期的1/4高电平+3/4低电平表示逻辑“0”，3/4高电平+1/4低电平表示逻辑“1”。
在此基础上，如图1所示，主机与所述从机的协商阶段包括阶段a、阶段b、阶段c和阶段d；
所述阶段a对应所述字段TN的第一bit阶段，在所述阶段a中，所述主机向所述PECI总线写入逻辑“0”，所述从机不驱动总线，此时，所述PECI总线上的电平状态与所述主机的电平状态相同；
所述阶段b对应所述字段TN的第二bit阶段，在所述阶段b中，所述主机向所述PECI总线写入逻辑“0”，所述从机向所述PECI总线写入逻辑“0”，所述从机写入所述逻辑“0”的周期比所述主机写入所述逻辑“0”的时间周期长，所述PECI总线上的电平状态与所述从机的电平状态相同；
所述阶段c省略，该c阶段是其他字段的传输内容，在此不再赘述；
所述阶段d对应所述MT阶段；在所述阶段d中，所述主机向所述PECI总线写入逻辑“0”，所述从机向所述PECI总线写入逻辑“0”，所述从机写入所述逻辑“0”的周期比所述主机写入所述逻辑“0”的时间周期长，所述PECI总线上的电平状态与所述从机的电平状态相同。
在本发明实施例中，在所述阶段a和阶段b中，所述主机的地址协商周期时间是确定的，所述地址协商协议中规定周期时间包括1us、10us和100us三种模式；
在主机端口的设计中，首先根据外部寄存器配置传输使用哪一种模式，再以时钟clk为单位将协商周期转换为数字进行计数功能，假如clk为100MHz，当使用1us模式时，一个协商周期有100个clk，那么就可以使用这个数字用于计数。在地址协商的状态机中，计数器进行计数，若计数小于25(100的1/4)时，Host端输出高电平，否则输出低电平。Host端addr_negotia1和addr_negotia2两个地址协商的状态机设计是完全相同的，主状态机先进入addr_negotia1，之后跳转到addr_negotia2。
在本发明实施例中，主机和从机的时序协商原理相同，其中：
从机在所述阶段a对所述PECI总线不输出逻辑电平，所述从机的状态直接跳转到第二地址时序状态机addr_negotia2；
从机与所述主机的计数原理相同，所述从机的计数总数比所述主机的计数数字大，即：
从机也通过相应的计数来输出高低电平，从图1的分析可知，只有当从机的周期较长时，才能验证与主机的协商是否成功，因此从机设计的计数要更大；
同时，阶段d的消息时序协商设计机制与a、b的地址协商完成同理，根据协议，主机驱动总线的消息协商周期是地址协商周期的4/5，因此主机与从机中message_negotia状态机设计与addr_negotia2一致，只需将相应的计数数值修改即可。
在本发明实施例中，WL字段、RL字段以及Write_data字段按照所述主机与所述从机协商的周期速率进行传输。
在本发明实施例中，上述阶段a、阶段b、阶段d三个阶段以及上述说明，分别实现了主机和从机中的地址及消息时序协商状态机，将这三个状态机模块分别加入主机和从机主状态机中合适位置，从而实现了PECI总线中主从的协商工作。
在本发明实施例中，基于PECI总线的主从协商时序机包括分别设置在主机和从机中的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia；在字段TN的第一bit、第二bit和MT阶段，分别控制主机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia以及从机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia向PECI总线输出电平信号；主机和从机的电平信号的逻辑或运算得到PECI总线的协商周期速率，从而实现对主机和从机协商的模块化设计，结构清晰简单，利于在PECI总线中进行集成设计，为设计工作提供便利。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于PECI总线的主从协商时序机，所述PECI总线传输的字段包括2bit字段TN和1bit的字段MT，其特征在于，所述基于PECI总线的主从协商时序机包括分别设置在主机和从机中的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia；
在所述字段TN的第一bit、第二bit和MT阶段，分别控制所述主机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia以及从机的第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2和消息时序状态机message_negotia向所述PECI总线输出电平信号；
所述主机和从机的电平信号的逻辑或运算得到所述PECI总线的协商周期速率；
在所述PECI总线中，用一个周期的1/4高电平+3/4低电平表示逻辑“0”，3/4高电平+1/4低电平表示逻辑“1”；
所述主机与所述从机的协商阶段包括阶段a、阶段b和阶段d；
所述阶段a对应所述字段TN的第一bit阶段，在所述阶段a中，所述主机向所述PECI总线写入逻辑“0”，所述从机不驱动总线，此时，所述PECI总线上的电平状态与所述主机的电平状态相同；
所述阶段b对应所述字段TN的第二bit阶段，在所述阶段b中，所述主机向所述PECI总线写入逻辑“0”，所述从机向所述PECI总线写入逻辑“0”，所述从机写入所述逻辑“0”的周期比所述主机写入所述逻辑“0”的时间周期长，所述PECI总线上的电平状态与所述从机的电平状态相同；
所述阶段d对应所述MT阶段；在所述阶段d中，所述主机向所述PECI总线写入逻辑“0”，所述从机向所述PECI总线写入逻辑“0”，所述从机写入所述逻辑“0”的周期比所述主机写入所述逻辑“0”的时间周期长，所述PECI总线上的电平状态与所述从机的电平状态相同。
2.根据权利要求1所述的基于PECI总线的主从协商时序机，其特征在于，在所述阶段a和阶段b中，所述主机的地址协商周期时间是确定的，所述地址协商协议中规定周期时间包括1us、10us和100us三种模式。
3.根据权利要求2所述的基于PECI总线的主从协商时序机，其特征在于，所述主机根据外部寄存器配置的周期时间模式，以时钟频率为单位将周期时间转换为计数总数；
在所述第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2中，若计数小于计数总数的四分之一时，所述主机输出的是高电平，否则输出低电平。
4.根据权利要求3所述的基于PECI总线的主从协商时序机，其特征在于，所述第一地址时序状态机addr_negotia1、第二地址时序状态机addr_negotia2结构相同。
5.根据权利要求4所述的基于PECI总线的主从协商时序机，其特征在于，所述从机在所述阶段a对所述PECI总线不输出逻辑电平，所述从机的状态直接跳转到第二地址时序状态机addr_negotia2。
6.根据权利要求2所述的基于PECI总线的主从协商时序机，其特征在于，所述从机与所述主机的计数原理相同，所述从机的计数总数比所述主机的计数数字大。
7.根据权利要求1所述的基于PECI总线的主从协商时序机，其特征在于，所述PECI总线传输的字段还包括WL字段、RL字段以及Write_data字段；
所述WL字段、RL字段以及Write_data字段按照所述主机与所述从机协商的周期速率进行传输。
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