TW202042052A - 用於功能對等檢測的模擬方法 - Google Patents

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Abstract

功能對等檢測方法包括：接收單元清單；接收單元清單中單元的類比約束條件；根據該類比約束條件產生全覆蓋輸入激勵；使用該全覆蓋輸入激勵根據該行為程式碼執行行為級模擬以產生行為級模擬結果；使用該全覆蓋輸入激勵根據該電路級網表執行電路級模擬以產生電路級模擬結果；並且比較該行為級模擬結果和該電路級模擬結果以產生類比值自動比較的比較報告。

Description

用於功能對等檢測的模擬方法
本發明涉及電子電路的電腦輔助設計，並且尤其涉及一種用於功能對等檢測的模擬方法。
設計和製造積體電路的設計流程通常需要許多階段。首先，設計電晶體級電路並在其上執行電路級模擬以符合規範。隨後，使用硬體描述語言（hardware description languages， HDL）中的行為程式碼比如超高速積體電路HDL（very high-speed integrated circuit HDL， VHDL）或Verilog HDL來執行全晶片類比和/或混合信號電路的行為級模擬。在電路級模擬中，根據電晶體、電容、電阻和導線的電路原理圖描述電路。在行為級模擬中，根據電路輸入和輸出的行為描述電路。行為程式碼的準確性可能會影響全晶片Verilog行為級模擬的準確性，效率和覆蓋範圍。為了確保行為程式碼的準確性，需要在行為程式碼和電路原理圖之間執行功能對等檢測。功能對等檢測的一種形式是將行為程式碼的模擬結果與電晶體級電路的模擬結果進行比較。電子設計自動化（electronic design automation， EDA）工具通常用於執行功能對等檢測。
傳統上，電路設計者會基於對電路設計功能的工程理解手動創建用於行為級模擬的輸入激勵，並且在行為級建模中採用邏輯值，導致模擬中輸入組合的不完全覆蓋和類比值檢測的缺乏。
因此，需要一種模擬方法來自動化功能對等檢測過程，提供全覆蓋的輸入激勵，並且在行為級建模和模擬中考慮電路設計的類比值，並且在行為級模擬和電路級模擬之間執行類比值自動比較。
根據本發明的一個方面，功能對等檢測方法包括：接收單元清單中單元的類比設計約束條件；根據該類比設計約束條件產生全覆蓋輸入激勵；使用該全覆蓋輸入激勵根據該行為程式碼執行行為級模擬以產生行為級模擬結果； 使用該全覆蓋輸入激勵根據該電路級網表執行電路級模擬以產生電路級模擬結果並且比較該行為級模擬結果和該電路級模擬結果以產生類比值自動比較的比較報告。
根據本發明的另一個方面，提供了一種執行功能對等檢測的電腦。該電腦包括：配置為執行電腦程式的處理器，和耦合到該處理器並且配置為儲存該可執行電腦程式的非暫時性電腦可讀儲存介質。該電腦程式包括：配置為接收單元清單和該單元清單中單元的類比設計約束條件，並且根據該類比設計約束條件來產生全覆蓋輸入激勵的輸入模組；配置為使用該全覆蓋輸入激勵根據該行為程式碼執行行為級模擬以產生行為級模擬結果的行為級模擬器；及配置為使用該全覆蓋輸入激勵根據該電路級網表執行電路級模擬來產生電路級模擬結果的電路級模擬器，並且比較該行為級模擬結果和該電路級模擬結果來產生類比值自動比較的比較報告。
在閱讀了在各種不同的附圖和圖中闡明的優選實施例的詳細描述後，本發明這些和其他目標對於那些本領域的普通技術人員將無疑變得顯而易見。
如本文中使用的，術語“電路級設計”是指通過電子部件和互聯來表示的電路或系統，和術語“電路級模擬”是指對電路級設計的所有節點的模擬波形的模擬。電路級設計和電路級模擬可以分別由電路級網表和具有積體電路加重（simulation program with integrated circuit emphasis， SPICE）模擬器的模擬程式來描述和模擬。電路級網表包括電路級設計中的電子部件列表和連接這些電子部件的節點列表，並且可以是SPICE網表。SPICE模擬器可以是FastSPICE工具比如Spectre XPS， FineSim-Pro， 或CustomSim。術語“行為級設計”是指依照電路或系統的輸入激勵由輸出響應的行為定義的電路或系統，和術語“行為級模擬”是指對行為級設計的所有節點數位波形的模擬。行為級設計和行為級模擬可以分別由硬體描述語言（hardware description languages， HDL）比如超高速積體電路HDL（very high-speed integrated circuit HDL， VHDL）和Verilog HDL以及相應的HDL模擬器來建模和模擬。
第1圖是根據本發明的一個實施例的對等檢測系統1。對等檢測系統1包括：對等檢測工具10、單元清單(cell list)12、單元庫(cell library)14、行為級模擬器16和電路級模擬器18。對等檢測系統1利用對等檢測工具10來自動化全晶片電路中的類比和/或混合信號單元的行為級設計和電路級設計之間的功能對等檢測，為行為級模擬和電路級模擬產生全覆蓋輸入激勵並且使用來自行為級模擬和電路級模擬的模擬輸出的類比值來執行功能對等檢測。可以從全晶片類比電路或混合信號電路中提取單元清單12。單元庫14可能包括用於全晶片電路的行為程式碼格式和/或SPICE網表格式的標準單元的集合。行為級模擬器16可以是Verilog模擬器以及電路級模擬器18可以是FastSPICE模擬器。
將對等檢測工具10耦合到單元清單12，單元庫14，行為級模擬器16和電路級模擬器18來獲取單元清單12，從單元庫14獲取由行為程式碼表示的所需標準單元，在行為級模擬器16上執行行為級模擬，之後，從單元庫14獲取SPICE網表，在電路級模擬器18上執行電路級模擬並且在電路級模擬器18上比較模擬結果，以及從電路級模擬器18處接收比較報告。對等檢測工具10包括輸入/輸出（input/output， IO）配置表100、行為模擬測試台102、SPICE範本104和比較報告106。
IO配置表100包括在單元清單12中每個單元的輸入接腳和輸出接腳的列表及其設計約束條件，並且可以由IO配置表腳本根據單元清單12產生並且通過從輸入裝置比如鍵盤、觸控式螢幕、麥克風等接收的使用者輸入修改。IO配置表100可以用於產生用於行為級模擬和電路級模擬的輸入激勵和其他設定檔。設計約束條件可以是邏輯值或類比值。表1和表2示出了IO配置表100的實施例並且分別包括了單元的輸入和輸出接腳的輸入激勵約束條件和輸出比較約束條件。可以組合表1和表2來形成一個IO配置表。 表1
接腳 IO 埠類型 實際 電壓 Vih Vil 強制性輸入 限制性 輸入 優先 級 週期(ns) 未用接腳 電源接腳
en_vpe I         M   1 100    
en_vpen I         M ~en_vpe        
en_use1[2:0] I             2      
pchr_n I         0       是  
out_vgsv[2:0] O   - - - - - - - - -
out_vpeh_1 O   - - - - - - - - -
out_test1 O   - - - - - - - - -
out_test2 IO O - - - - - - - - -
vgsw IO I 是 15   M   3      
vpeh IO I 是 20   M          
v2x IO I 是 3.6   1         是
vdd IO I       1         是
vssx IO I       0         是
vss IO I       0         是
表2
接腳 IO 埠類型 實際 電壓 Voh Vol 未用 接腳 輸出 負載 “Z”狀態監測 “X”狀態檢測 模擬 精度
en_vpe I   - - - - - - - -
en_vpen I   - - - - - - - -
en_use1[2:0] I   - - - - - - - -
pchr_n I   - - - - - - - -
out_vgsv[2:0] O   是 14 0．7   1f 是 是 7
out_vpeh_1 O   是 19 0.7          
out_test1 O         是        
out_test2 IO O       是        
vgsw IO I - - - - - - - -
vpeh IO I - - - - - - - -
v2x IO I - - - - - - - -
vdd IO I - - - - - - - -
vssx IO I - - - - - - - -
vss IO I - - - - - - - -
表1示出了當接腳被用作輸入接腳時所選單元每個接腳的約束條件。接腳的約束條件包括IO類型、埠類型、實際電壓、輸入高閾值電壓Vih、輸入低閾值電壓Vil、強制性輸入、限制性輸入、優先順序、週期、未用接腳和電源接腳。表2示出了當接腳被用作輸出接腳時所選單元每個接腳的約束條件。接腳的約束條件包括IO類型、埠類型、實際電壓、輸出高閾值電壓Voh、輸出低閾值電壓Vol、未用接腳、輸出負載、“Z”狀態檢測、“X”“狀態檢測和模擬精度。
IO類型指示接腳是輸入型、輸出型或輸入/輸出型。埠類型指定接腳的輸入/輸出型的埠類型是輸入型或輸出型，並且對於接腳的輸入型或輸出型，與接腳的IO類型相同。輸入類型的實際電壓指定是否在行為級模擬中採用具有輸入高閾值電壓Vih與輸入低閾值電壓Vil的類比值作為輸入激勵；輸出類型的實際電壓指定是否對電路級模擬中具有輸出高閾值電壓Voh或輸出低閾值電壓Vol的輸出執行實值自動比較，如果設置輸出類型的實際電壓被為“是”，則對等檢測工具10可以在電路級模擬中對輸出信號都應用邏輯值檢測和類比值檢測；如果設置實際電壓為“否”，則對等檢查工具10可以在電路級模擬中對輸出信號僅應用邏輯值檢測。Vih指定輸入高閾值電壓的類比值；Vil指定輸入低閾值電壓的類比值；Vol指定輸出高閾值電壓的類比值；並且Vol指定輸出低閾值電壓的類比值。如果使用實際電壓，當被提供時則Vih，Vil，Voh或Vol是指定的類比值，當未被提供時則是默認類比值，預設類比值為電源電壓或接地電壓。強制性輸入指定是否將指定接腳的輸入信號設置為邏輯值1，邏輯值0，多驅動狀態或浮動狀態（分別由“1”、“0”、“X”、“Z”表示，），或在邏輯值1和0之間交替輸入信號（由“m”表示）。限制性輸入指定接腳的輸入信號對另一個接腳的另一輸入信號的依賴性。例如，在表1中，接腳en_vpen上的輸入信號取決於接腳en_vpe上輸入信號的反轉。優先順序指定掃描序列的順序，並且在一些實施例中，“1”表示掃描序列中的最後輸入信號，以及當未指定其優先順序時，掃描序列中的輸入信號的順序可以是任意的。例如，在表1中，接腳en_vpe，en_use1[2：0]和vgsw上的輸入信號分別是掃描序列中的最後一個，倒數第二個和倒數第三個信號，並且其他輸入信號可以在掃描序列中以任意順序排列。週期指定輸入激勵組合的持續時間。例如，在表1中，輸入激勵將以交替方式輸入en_vpe接腳持續100ns的時間。未用接腳和電源接腳分別指定未進行使用的接腳和用於提供電壓的輸入接腳。例如，在表1中，pchr_n接腳未使用，因此將其置於高阻抗負載並且因此不會對其檢查功能對等，且接腳v2x，vdd，vssx，vss用以提供電壓。輸出負載指定連接到輸出接腳的輸出負載。例如，在表2中，接腳out_vgsv[2：0]的輸出負載為1f。“Z”狀態檢測和“X”狀態檢測分別指定在電路級模擬中是否檢查輸出接腳上的信號的多驅動狀態和浮動狀態。例如，在表2中，針對多驅動狀態和浮動狀態兩者檢測接腳out_vgsv[2：0]。模擬精度指定電路級模擬的精度。
儘管未示出，表1和/或2還可以包括指定有效視窗的檢測視窗欄位，在檢測視窗中可以比較行為級模擬和電路級模擬的模擬結果。
行為模擬測試台102可以是用於為Verilog模擬建立模擬環境的Verilog測試台檔，並且類似地，SPICE範本104可以是用於為XPS模擬和檢測功能對等建立模擬環境的XPS範本檔。比較報告106是描述在單元清單12中每一個單元輸出接腳的功能對等性並且由電路級模擬器108產生的報告檔。行為模擬測試台102包括行為程式碼1020、輸入激勵1022和監控配置1024。SPICE範本104包括行為級模擬結果1040、SPICE網表1042和SPICE配置1044。行為程式碼1020和SPICE網表1042可以分別地由行為程式碼腳本和SPICE網表腳本根據單元清單12和單元庫14產生。輸入激勵1022、監控配置1024和SPICE配置1044可以由輸入激勵腳本，監控配置腳本和SPICE配置腳本根據IO配置表100來分別產生。行為級模擬結果1040可以由行為級模擬器16來產生，並且可以是test.vec檔，其包含所有輸入接腳的輸入激勵和來自行為級模擬的所有輸出接腳的輸出值。輸入激勵1022包括饋送到單元的輸入接腳的全覆蓋輸入組合。監控配置1024包括要捕獲的單元的輸入和輸出信號的清單。SPICE配置1044包括含有模擬精度的SPICE模擬參數，“Z”狀態檢測選項和“X”狀態檢測選項。
第2圖是對等檢測系統1中採用的行為模擬測試台102，其中行為程式碼1020包括單元202和單元庫200、限制性輸入222、強制性輸入224、優先順序226、週期228與Vih/Vil220產生輸入激勵1022，並且，監控配置1024包括接腳名稱240、IO類型242、埠類型244、檢測窗口246、Vih/Vil220、Voh/Vol248和週期228。第3圖是對等檢測系統1中採用的SPICE範本104，其中行為級模擬結果1040包括信號類型340、信號切換值342和檢測視窗246，SPICE網表1042包括單元庫300和單元202；以及，SPICE配置1044包括輸出負載320、模擬精度322、“Z”狀態檢測選項324和“X”狀態檢測選項326。
第4圖是由對等檢測系統1採用的模擬方法4的流程圖。模擬方法4包括步驟S400至步驟S414以使功能對等檢測自動化。使用步驟S404至步驟S406來產生IO配置表100，並且使用步驟S408至步驟S414檢測功能對等。任何合理的技術變化或步驟調整都在本發明的範圍內。步驟S400至步驟S414詳述如下：
步驟S400：接收單元清單12；
步驟S402：根據單元清單12產生IO配置表100；
步驟S404：接收單元清單12中的單元的約束條件；
步驟S406：使用約束條件修改IO配置表100；
步驟S408：根據修改的IO配置表100產生全覆蓋輸入激勵；
步驟S410：使用輸入激勵執行行為級模擬以產生行為級模擬結果1040；
步驟S412：根據修改的IO配置表100執行電路級模擬以產生電路級模擬結果；
步驟S414：比較行為級模擬結果1040和電路級模擬結果以產生比較報告106。
步驟的順序不限於第4圖。在步驟S400中，對等檢測工具10接收全晶片類比或混合信號電路的單元清單12，並且在步驟S402中，對等檢測工具10產生包括單元清單12中每個單元的接腳的IO配置表100。電路設計者可以將類比約束條件輸入到IO配置表100中來產生用於單元清單12中每個單元的輸入接腳的輸入激勵1022。具體來說，對等檢測工具10在步驟S404中接收單元清單12中的單元的約束條件，並且在步驟S406中在IO配置表100中寫入約束條件來修改IO配置表100。約束條件可以如表1和表2中討論的可以是邏輯值或類比值。隨後，在步驟S408中，對等檢測工具10根據修改的IO配置表100為每個單元的每個輸入接腳產生全覆蓋輸入激勵來提供輸入激勵1022。對等檢測工具10還可以根據單元清單12提取行為程式碼1020並且根據IO配置表100來產生監控配置1024。在步驟S410中，行為級模擬器16使用輸入立即執行行為級模擬，通過將輸入激勵應用到由行為程式碼建模的單元來捕獲在監控配置中指定的所有輸入信號和輸出信號，並將所捕捉的輸入和輸出信號儲存為行為級模擬結果1040，以產生行為級模擬結果1040。第6圖中提供了行為級模擬結果1040的示例。在步驟S412中，對等檢測工具10根據修改的IO配置表100和行為級模擬結果1040執行電路級模擬來產生電路級模擬結果。此外，對等檢測工具10根據單元清單12提取SPICE網表1042並且根據修改的IO配置表100產生SPICE配置1044，以及電路級模擬器18根據行為級模擬結果1040，SPICE網表1042和SPICE配置1044執行電路級模擬來以產生電路級模擬結果。具體來說，電路級模擬器18可以從行為級模擬結果1040獲取電路級模擬的輸入激勵，從而保持行為級模擬和電路級模擬之間的輸入激勵的一致性。在步驟S414中，電路級模擬器18比較行為級模擬結果1040和電路級模擬結果來產生比較報告106。電路級模擬器18可以確定來自行為級模擬結果1040和電路級模擬結果的對應輸出信號是否一致，如果一致，則在比較報告106中指出輸出對應的輸出信號的輸出接腳是功能對等的；以及如果不一致，則在比較報告106中指出輸出接腳不是功能對等的。在一些實施例中，電路級模擬器18可以在檢測視窗中比較相應的輸出信號，並且其細節將在第6圖中討論。在其他實施例中，電路級模擬器可以通過確定它們是否都處於Z狀態或都是浮動的來比較相應的輸出信號來檢測它們的對等性，如果是，則在比較報告106中指示輸出接腳的功能對等檢測成功；如果不是，則在比較報告106中指示輸出接腳的功能對等檢測失敗。在其他實施例中，電路級模擬器18可以通過確定它們是否多處於X狀態或都是多驅動來比較相應的輸出信號來檢測對等，如果是，則在比較報告106中指示輸出接腳的功能對等檢測成功，如果不是，則在比較報告106中指示輸出接腳的功能對等檢測失敗。比較報告106可以包括單元清單12中每個單元的輸出接腳清單的功能對等檢測結果。
第5圖示出了通過將類比約束條件應用於對等檢測系統1的行為級模擬的三個實施例，描繪了與邏輯狀態模型相比採用類比值模型的益處。類比值模型也稱為實值模型。單元清單12可以包含單電晶體電路50，多驅動電路52和多驅動電路54。可以使用邏輯約束條件和/或類比約束條件來模擬單元。類比約束條件可以是單元的輸入信號的輸入電壓限制，並且對等檢測工具10可以根據輸入信號的輸入電壓限制來產生類比輸入激勵。輸入信號的輸入電壓限制可以是輸入高閾值電壓Vih或輸入低閾值電壓Vil。對於單電晶體電路50來說，當在邏輯狀態模型中使用邏輯約束條件時，當將邏輯“1”輸入電晶體M1的輸入接腳IN時，輸出接腳OUT呈現邏輯“1”；然而當在實值模型中使用類比約束條件時，首先使用輸入高閾值電壓Vih將輸入激勵轉換為6V，然後將其輸入電晶體M1的輸入接腳IN來在輸出接腳OUT處產生5V-VT，從而以模擬形式反映輸出信號的實值。對於多驅動電路52，當在邏輯狀態模型中使用邏輯約束條件時，接腳雖然不同的類比電壓水準和/或輸入信號的不同組合被分別地施加到在不同電路塊中的電晶體M1和M2的輸入接腳IN2以及輸入接腳IN1，但是輸出接腳OUT僅呈現邏輯“1”。例如，輸出接腳OUT針對將邏輯“1”輸入到接腳IN1、將邏輯“1”輸入到輸入接腳IN2、將邏輯“0”輸入到IN1接腳、將邏輯“1”輸入到輸入接腳IN2、並將邏輯“1”輸入到接腳IN1、將邏輯“0”輸入到輸入接腳IN2的所有情況產生邏輯“1”，儘管這三種情況在現實生活中會表現出不同的輸出行為，但是電路設計人員無法區分這些不同的情況。當在實值模型中採用類比約束條件時，電晶體M1可以使用6V的類比信號輸入，電晶體M2可以使用7V的類比信號輸入，取決於輸入接腳IN1和輸入接腳IN2中的哪一個或兩者被施加了類比信號，輸出接腳OUT可以提供6V（最小輸出）、7V（最大輸出）、6.5V（平均輸出）或“X”狀態（衝突輸出），從而以模擬形式精確地對真實輸出信號建模。對於多驅動電路54，當在邏輯狀態模型中使用邏輯約束條件時，雖然不同的類比電壓準位和/或輸入信號的不同組合分別施加到電晶體M1、M2、M3的輸入接腳IN1、IN2、IN3，但是輸出接腳OUT簡單地呈現邏輯“1”；然而在實值模型中採用類比約束條件時，可以使用6V的類比信號輸入電晶體M1，可以使用7V的類比信號輸入電晶體M2並且可以使用8V的類比信號輸入電晶體M3，取決於輸入接腳IN1、IN2、IN3中的哪一個施加了類比信號，輸出接腳OUT可以交付6V、7V、8V或“X”狀態，從而以類比形式精確地對真實輸出信號建模。
第7圖示出了針對實值模型在對等檢測系統1中使用檢測視窗的一個示例性功能對等檢測，其中左上圖示出了行為級輸出信號70，右上圖示出了電路級輸出信號72，下圖示出了行為級輸出信號70和電路級輸出信號72的功能對等檢測。如前段，單元清單12中的單元的約束條件可以指定來從單元的輸出接腳的輸出信號的檢測視窗，並且檢測視窗可以被結合到行為級輸出信號70和電路級輸出信號72的比較中來考慮電路級輸出信號72的過渡時間Tset。與行為級模擬不同，電路級輸出信號72採用有限的過渡時間Tset以過渡到穩定狀態。如第7圖所闡明，電路級模擬器18可以跳過過渡持續時間Tset並且在比較視窗Tchk內比較行為級輸出信號70和電路級輸出信號72來為對等檢測獲取一個準確的比較結果。在一些實施例中，單元的約束條件可以進一步指定在檢測視窗中單元的輸出信號的容差。容差可以是相對容差或絕對容差。電路級模擬器18可以確定在檢測視窗Tchk中行為級輸出信號70和電路級輸出信號72之間的差值是否在容差內，如果差值在容差內，在比較報告106中指示輸出接腳的功能對等檢測成功，如果差值不在容差內，則在比較報告106中指示輸出接腳的功能對等性檢查失敗。在第7圖中所示的實施例中，由於在檢測視窗Tchk內行為級輸出信號70的類比值與電路級輸出信號72的類比值之間的差值在容差內，所以功能對等檢測成功。
第6圖示出了由對等檢測系統1產生的用於實值模型的另一示例性行為級模擬結果1040，其採用檢測視窗來檢測來自單元的輸出接腳的輸出信號的類比值。行為級模擬結果1040可以包含來自行為級模擬的所有輸入接腳的輸入激勵和所有輸出接腳的輸出值，其中輸入激勵包含要被饋送到單元的輸入接腳的以便進行電路級模擬的全覆蓋輸入組合，並根據監控設定檔擷取輸出值。行為級模擬結果1040可以包含sig_type參數，sig_type參數指示信號的信號類型是邏輯的或類比的，其中l表示邏輯值，r表示類比值。所選擇的行指示對於輸出信號的類比值檢測的檢測視窗設置。檢測視窗設置包括檢測時間、視窗範圍、穩定狀態、持續時間、相對容差、和絕對容差。在所選擇的行中，檢測視窗的檢測時間以500ns為中心，視窗範圍為在檢測時間之前50ns和檢測時間之後為50ns。行為級模擬器16可以產生模擬的類比值作為預期輸出，模擬的類比值將與處於檢測視窗中的10mV的絕對容差或10％的相對容差內且在電路級模擬中持續時間20ns的電路級模擬類比輸出進行比較。還可以使用第6圖中概述的檢測視窗方法檢測輸出信號的“X”狀態和“Z”狀態。
第8圖示出了由對等檢測系統1在行為級模擬中產生的用於邏輯狀態模型的行為級模擬結果1040，其採用檢測視窗來檢測來自單元的輸出接腳的輸出信號的邏輯值。檢測視窗約束條件可以定義輸出信號的視窗範圍，檢測時間和穩定狀態。第8圖中，所選擇的行指示用於輸出信號的邏輯值檢測的檢測視窗設置。行為級模擬器16可以產生模擬的邏輯值作為預期輸出，其將在檢測視窗中與利用輸出高（HIGH）閾值電壓voh和輸出低（LOW）閾值電壓vol從類比輸出轉換的電路級模擬的邏輯狀態輸出進行比較，如果電路級模擬的邏輯狀態輸出與預期輸出匹配，則在比較報告106中指示輸出接腳的邏輯值檢測成功，否則，在比較報告106中指示輸出接腳的邏輯值檢測失敗。
第9圖示出了在對等檢測系統1中使用檢測視窗的用於邏輯狀態模型的示例性功能對等檢測，其中左上圖示出了行為級輸出信號90，右上圖示出了電路級輸出信號92，右下圖示出了電路級輸出信號92的數位轉換92'，左下圖示出了行為級輸出信號90和轉換的電路級輸出信號92'的功能對等檢測。行為級輸出信號90是可以處於邏輯準位“0”或邏輯準位“1”的數位信號。電路級輸出信號92是類比信號，其可以從第一類比值（例如0.2V）上升到第二類比值（例如6V），反之亦然。可以將電路級輸出信號92輸出到行為級模擬器16，並且利用監控配置1024中指定的輸出高閾值電壓voh和輸出低閾值電壓vol將電路級輸出信號92轉換為數位化電路級輸出信號92'。結果，數位化電路級輸出信號92'可以處於邏輯準位“0”或邏輯準位“1”，並且可以與行為級輸出信號90進行比較。可以在檢測視窗Tchk中比較行為級輸出信號90的值和數位化電路級輸出信號92'的值。行為級模擬器16可以在檢測視窗Tchk中確定行為級輸出信號90與數位化電路級輸出信號92'的值是否存在差值，如果行為級輸出信號90與數位化電路級輸出信號92'的值存在，則在比較報告106中指示輸出接腳的功能對等檢測失敗，如果行為級輸出信號90與數位化電路級輸出信號92'的值不存在，則在比較報告106中指示輸出接腳的功能對等檢測成功。在如第9圖所示的實施例中，功能對等檢測是成功的，因為行為級輸出信號90和數位化電路級輸出信號92'在檢測視窗Tchk中都處於邏輯準位“1”。
第10圖是對等檢測系統1採用的功能對等檢測方法10的流程圖。模擬方法10包括步驟S1000至S1010，以使用類比值執行自動功能對等檢測。步驟S1000和S1002用於獲取單元清單12中的單元的類比約束條件。步驟S1004至S1010用於使用類比約束條件獲取行為級模擬結果1040和電路級模擬結果和自動比較行為級模擬結果1040和電路級模擬結果以產生比較報告106。任何合理的技術變化或步驟調整都在本公開的範圍內。步驟S1000至S1010詳述如下：
步驟S1000：接收單元清單12；
步驟S1002：接收單元清單12中的單元的類比約束條件；
步驟S1004：使用類比約束條件執行行為級模擬，以產生行為級模擬結果1040；
步驟S1008：根據行為級模擬結果1040執行電路級模擬，以產生電路級模擬結果；
步驟S1010：比較行為級模擬結果1040和電路級模擬結果，以產生比較報告106。
步驟S1000至S1010的細節在前面的段落中進行了解釋，這裡不再重複。
第11圖是根據本發明一個實施例的用於使用類比約束條件來執行功能對等檢測的電腦程式11的示意圖。電腦程式11可以由電腦中的處理器執行，並且被儲存在電腦中的非暫時性電腦可讀儲存介質中。非暫時性電腦可讀儲存介質可以是硬碟驅動器、光碟、隨機存取記憶體、唯讀記憶體或另一非揮發性記憶體。
電腦程式11包括功能對等檢測工具110，其包括輸入模組1100、IO配置表產生模組1102、行為級測試台產生模組1104、電路級範本產生模組1106、行為級模擬器16、和電路級模擬器18。
輸入模組1100可以接收單元清單12和單元清單12中的單元的類比約束條件112。IO配置表產生模組1102可以根據單元清單12產生IO配置表100並且可以使用類比約束條件112來修改IO配置表100。類比約束條件112可以包括：用於單元清單12中的單元的輸入接腳的IO類型、埠類型、實際電壓、輸入高閾值電壓Vih、輸入低閾值電壓Vil、強制性輸入、限制性輸入、優先順序、週期、未用接腳、和電源接腳；以及用於單元清單12中的單元的輸出接腳的IO類型、埠類型、實際電壓、未用接腳、輸出負載、“Z”狀態檢測、“X”狀態檢測、以及模擬精度。
在一些實施例中，行為級測試台產生模組1104可以根據修改的IO配置表100產生類比輸入激勵1022。行為級測試台產生模組1104可以根據單元清單12產生行為程式碼1020，並且可以根據修改的IO配置表100產生監控配置1024。行為級模擬器16可以使用類比輸入激勵1022執行行為級模擬，以產生類比輸出回應作為行為級模擬結果1040。具體來說，行為級模擬器可以將輸入激勵1022應用於由行為程式碼1020建模的單元，以從監控配置1024中指定的輸出接腳擷取輸出信號。
電路級範本產生模組1106可以從行為級模擬器16接收行為級模擬結果1040，根據單元清單12產生SPICE網表1042，可以根據修改的IO配置表產生電路級模擬配置1044。電路級模擬器18可以根據SPICE網表1042和電路級模擬配置1044執行電路級模擬，以產生電路級模擬結果，並比較行為級模擬結果1040和電路級模擬結果以用於產生比較報告106。
在前面的段落中對行為級模擬器16和電路級模擬器18的操作進行了解釋，這裡不再重複。
第1圖中的對等檢測工具10、第4圖中的模擬方法4、第10圖中的功能對等檢測方法10、和第11圖中的電腦程式11，可以自動執行功能對等檢測過程，提供輸入激勵的全覆蓋，在行為級建模和模擬中考慮電路設計的實際值，和執行行為級模擬結果1040和電路級模擬結果之間的類比值自動比較以產生比較報告106。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:對等檢測系統 10:對等檢測工具 100:IO配置表 102:行為模擬測試台 1020:行為程式碼 1022:輸入激勵 1024:監控配置 104:SPICE範本 1040:行為級模擬結果 1042:SPICE網表 1044:SPICE配置 106:比較報告 12:單元清單 14:單元庫 16:行為級模擬器 18:電路級模擬器 200、300:單元庫 202:單元 222:限制性輸入 224:強制性輸入 226:優先順序 228:週期 240:接腳名稱 242:IO類型 244:埠類型 246:檢測窗口 320:輸出負載 322:模擬精度 324:“Z”狀態檢測選項 326:“X”狀態檢測選項 340:信號類型 342:信號切換值 4:模擬方法 50、52、54:電路 500、520、524、540:電路區塊 70、90:行為級輸出信號 72、92、92':電路級輸出信號 11:電腦程式 110:功能對等檢測工具 1100:輸入模組 1102:IO配置表產生模組 1104:行為級測試台產生模組 1106:電路級範本產生模組 112:類比約束條件 M1、M2、M3:電晶體 IN、IN1、IN2、IN3:輸入接腳 OUT:輸出接腳 V:電壓 t:時間 Tset:過渡時間 Tchk:檢測視窗 S400至S414、S1000至S1010:步驟
第1圖是根據本發明的一個實施例的對等檢測系統。 第2圖是第1圖中對等檢測系統採用的行為模擬測試台。 第3圖是第1圖對等檢測系統採用的SPICE範本。 第4圖是第1圖對等檢測系統採用的模擬方法的流程圖。 第5圖示出了將類比約束條件應用到第1圖對等檢測系統的行為級模擬的三個實施例。 第6圖示出了由第1圖對等檢測系統產生的用於實值自動比較的示例性行為級模擬結果檔。 第7圖示出了在第1圖對等檢測系統中使用了檢測視窗的用於實值自動比較的示例性功能對等檢測。 第8圖示出了由第1圖對等檢測系統產生的用於邏輯值自動比較的示例性行為級模擬結果檔。 第9圖示出了按照本發明的一個實施例使用檢測視窗的用於邏輯值自動比較的示例性功能對等檢測。 第10圖是第1圖對等檢測系統採用的功能對等檢測方法的流程圖。 第11圖是根據本發明的一個實施例使用類比約束條件用來執行功能對等檢測的電腦程式的示意圖。
S1000至S1010:步驟

Claims (20)

  1. 一種功能對等檢測方法，包括： 接收一單元清單； 接收該單元清單中的一單元的一類比約束條件； 使用該類比約束條件執行一行為級模擬，以產生一行為級模擬結果； 根據該行為級模擬結果執行一電路級模擬，以產生一電路級模擬結果；以及 比較該行為級模擬結果和該電路級模擬結果，以產生一比較報告。
  2. 如請求項1所述之方法，其中： 該類比約束條件是針對該單元清單中的該單元的一輸入接腳的一輸入/輸出(input/output，IO)類型、一埠類型、一實際電壓、一輸入高閾值電壓、一輸入低閾值電壓、一強制性輸入、一限制性輸入、優先順序、一週期、一未用接腳、和一電源接腳，或針對該單元清單中的該單元的一輸出接腳的一IO類型、一埠類型、一實際電壓、一未用接腳、一輸出負載、和一IO類型的更改；以及 使用該類比約束條件執行該行為級模擬包括： 根據該類比約束條件產生一類比輸入激勵(stimulus)；和 使用該類比輸入激勵執行該行為級模擬，以產生一類比輸出回應作為該行為級模擬結果。
  3. 如請求項1所述之方法，另包括： 根據該單元清單產生一IO配置表；以及 使用該類比約束條件修改該IO配置表； 其中使用該類比約束條件執行該行為級模擬包括： 根據該修改的IO配置表產生一全覆蓋類比輸入激勵；以及 使用該全覆蓋類比輸入激勵執行該行為級模擬，以產生一類比輸出回應作為該行為級模擬結果。
  4. 如請求項3所述之方法，另包括： 根據該單元清單產生行為程式碼；以及 根據該修改的IO配置表產生一監控配置； 其中使用該全覆蓋類比輸入激勵執行該行為級模擬以產生該類比輸出回應作為該行為級模擬結果包括： 將該全覆蓋類比輸入激勵應用於由該行為程式碼建模的一單元，以從該監控配置指定的一輸出接腳擷取一輸出信號。
  5. 如請求項3所述之方法，另包括： 根據該修改的IO配置表產生一電路級模擬配置； 其中執行該電路級模擬包括：根據電路級網表和該電路級模擬配置執行該電路級模擬，以產生該電路級模擬結果。
  6. 如請求項1所述之方法，其中： 該單元的該類比約束條件指定來自該單元的一輸出接腳的一輸出信號的一檢測視窗；以及 比較該行為級模擬結果和該電路級模擬結果，以產生該比較報告包括：在該檢測視窗中比較該行為級模擬結果和該電路級模擬結果。
  7. 如請求項1所述之方法，其中： 該單元的該類比約束條件指定在檢測視窗中該單元的輸出信號的一容差； 該輸出信號是來由該單元的一輸出接腳輸出；以及 比較該行為級模擬結果和該電路級模擬結果以產生該比較報告包括： 在該檢測視窗中確定該行為級模擬結果中的一輸出信號和該電路級模擬結果中的一輸出信號的一差值；以及 當該差值小於該容差時，在該比較結果中指示該輸出接腳的一功能對等檢測成功。
  8. 如請求項7所述之方法，其中該容差是一相對容差。
  9. 如請求項7所述之方法，其中該容差是一絕對容差。
  10. 如請求項1所述之方法，另包括接收該單元清單中的該單元的一第二約束條件； 其中該單元的該第二約束條件指定來自該單元的一輸出接腳的一輸出信號是浮動的；以及 比較該行為級模擬結果和該電路級模擬結果以產生該比較報告包括：當該行為級模擬結果中的一輸出信號和該電路級模擬結果中的一輸出信號都是浮動時，在該比較報告中指示該接腳的一功能對等檢測成功。
  11. 如請求項1所述之方法，另包括接收該單元清單中的該單元的一第二約束條件； 其中該單元的該第二約束條件指定來自該單元的輸出接腳的一輸出信號由多個信號源驅動；以及 比較該行為級模擬結果和該電路級模擬結果以產生該比較報告包括：當該行為級模擬結果中的一輸出信號和該電路級模擬結果中的一輸出信號都由多個信號源驅動時，在該比較報告中指示該輸出接腳的一功能對等檢測成功。
  12. 一種用於對等檢測的裝置，包括： 輸入模組，用以接收一單元清單及該單元清單中一單元的一類比約束條件； 行為級模擬器，耦接於該輸入模組，及用以使用該類比約束條件執行一行為級模擬，以產生一行為級模擬結果；及 電路級模擬器，耦接於該行為級模擬器，及用以根據該行為級模擬結果執行一電路級模擬，以產生一電路級模擬結果，以及比較該行為級模擬結果和該電路級模擬結果以產生一比較報告。
  13. 如請求項12所述之裝置，其中 該類比約束條件是針對該單元清單中的該單元的一輸入接腳的一IO類型、一埠類型、一實際電壓、一輸入高閾值電壓、一輸入低閾值電壓、一強制性輸入、一限制性輸入、優先順序、一週期、一未用接腳、和一電源接腳，或針對該單元清單中的一單元的一輸出接腳的一IO類型、一埠類型、一實際電壓、一未用接腳、一輸出負載、和一IO類型的更改； 該裝置另包括一行為級測試台產生模組，耦接於該輸入模組及該電路級模擬器，用以根據該類比約束條件產生該類比輸入激勵；以及 該行為級模擬器用以使用該類比輸入激勵執行該行為級模擬，以產生一類比輸出回應作為該行為級模擬結果。
  14. 如請求項13所述之裝置，其中： 該裝置另包括一IO配置表產生模組，耦接於該輸入模組及該行為級測試台產生模組，用以根據該單元清單產生一IO配置表，和使用該類比約束條件修改該IO配置表； 該行為級測試台產生模組用以根據該修改的IO配置表產生一全覆蓋類比輸入激勵；以及 該行為級測試台產生模組用以使用該全覆蓋類比輸入激勵執行該行為級模擬，以產生一類比輸出回應作為該行為級模擬結果。
  15. 如請求項14所述之裝置，其中： 該行為級測試台產生模組用以根據該單元清單產生行為程式碼，和根據該修改的IO配置表產生一監控配置；以及 該行為級模擬器用以將該全覆蓋類比輸入激勵應用於由該行為程式碼建模的該單元，以擷取來自該監控配置中指定的一輸出接腳的一輸出信號。
  16. 如請求項14所述之裝置，其中： 該電路級範本產生模組另用以根據該修改的IO配置表產生一電路級模擬配置；以及 該電路級模擬器用以根據電路級網表和該電路級模擬配置執行該電路級模擬，以產生該電路級模擬結果。
  17. 如請求項12所述之裝置，其中： 該單元的該類比約束條件指定來自該單元的一輸出接腳的一輸出信號的一檢測視窗；以及 該電路級模擬器用以在該檢測視窗中比較該行為級模擬結果和該電路級模擬結果。
  18. 如請求項12所述之裝置，其中： 該單元的該類比約束條件指定在一檢測視窗中該單元的一輸出信號的一容差； 該輸出信號從該單元的一輸出接腳輸出；以及 該電路級模擬器用以在該檢測視窗中確定該行為級模擬結果中的一輸出信號和該電路級模擬結果中的一輸出信號的一差值，和當該差值小於該容差時，在該比較報告中指示該輸出接腳的一功能對等檢測成功。
  19. 如請求項12所述之裝置，其中： 該輸入模組另用以接收該單元清單中的該單元的一第二約束條件，該單元的該第二約束條件指定來自該單元的一輸出接腳的一輸出信號是浮動的；以及 當該行為級模擬結果中的一輸出信號和該電路級模擬結果中的一輸出信號都是浮動時，該電路級模擬器用以在該比較報告中指示該輸出接腳的一功能對等檢測成功。
  20. 如請求項12所述之裝置，其中： 該輸入模組另用以接收該單元清單中的該單元的一第二約束條件，該單元的該第二約束條件指定來自該單元的一輸出接腳的一輸出信號由多個信號源驅動；以及 當該行為級模擬結果中的一輸出信號和該電路級模擬結果中的一輸出信號都由多個信號源驅動時，該電路級模擬器用以在該比較報告中指示該接腳的一功能對等檢測成功。
TW108129651A 2019-05-09 2019-08-20 用於功能對等檢測的模擬方法 TWI716079B (zh)

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