JPH04195546A - マイクロコンピュータのテストモード設定回路 - Google Patents
マイクロコンピュータのテストモード設定回路Info
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- JPH04195546A JPH04195546A JP2327923A JP32792390A JPH04195546A JP H04195546 A JPH04195546 A JP H04195546A JP 2327923 A JP2327923 A JP 2327923A JP 32792390 A JP32792390 A JP 32792390A JP H04195546 A JPH04195546 A JP H04195546A
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Links
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのテストモード設定回路
に関し、特に専用のテストモード設定用の端子を設ける
ことなくテストモートに設定する回路に関する。
に関し、特に専用のテストモード設定用の端子を設ける
ことなくテストモートに設定する回路に関する。
マイクロコンピュータ（以下、単に「マイコン」と記す
）の製造メーカーは製造したマイコンの正常動作を効率
的に確認するために、テストモードをマイコンに設ける
ことが一般的に行なわれている。
）の製造メーカーは製造したマイコンの正常動作を効率
的に確認するために、テストモードをマイコンに設ける
ことが一般的に行なわれている。
一例として、ある端子に印加された電圧レベルが例えば
電源電圧であるときプログラムを記憶した内部メモリか
ら命令フェッチを行なって動作しく以後の説明では内部
メモリから命令フェッチを行ない動作する場合を「内部
メモリフェッチ動作モードｊと称す）、印加された電圧
レベルが例えば０■であるときマイコン外部に接続され
たプログラムを記憶する外部メモリから命令フェッチを
行なって動作（以後の説明では外部メモリから命令フェ
ッチを行ない動作する場合を「外部メモリフェッチ動作
モード」と称する。）するマイコンを例にとって述べる
。
電源電圧であるときプログラムを記憶した内部メモリか
ら命令フェッチを行なって動作しく以後の説明では内部
メモリから命令フェッチを行ない動作する場合を「内部
メモリフェッチ動作モードｊと称す）、印加された電圧
レベルが例えば０■であるときマイコン外部に接続され
たプログラムを記憶する外部メモリから命令フェッチを
行なって動作（以後の説明では外部メモリから命令フェ
ッチを行ない動作する場合を「外部メモリフェッチ動作
モード」と称する。）するマイコンを例にとって述べる
。
マイコン全体の機能を確認する為には、主に次の様な点
について確認をとることが必要となる。
について確認をとることが必要となる。
ひとつは、マイコンがもつ全ての命令を正常に実行でき
ること。そして、プログラムを格納した内部メモリから
命令コードをフェッチして命令を実行できること。その
他に、タイマ等の周辺機能を内蔵する場合には、周辺機
能の正常動作を確認することなどが挙げられる。
ること。そして、プログラムを格納した内部メモリから
命令コードをフェッチして命令を実行できること。その
他に、タイマ等の周辺機能を内蔵する場合には、周辺機
能の正常動作を確認することなどが挙げられる。
通常マイコンの良品・不良品の判定は、被試験体マイフ
ンとテストバタンとの比較により行なわれる。テストバ
タンとは、マイコンの良・不良判定を行なう際の基準と
なるものであり、具体的には各端子毎の入力情報及び期
待値と各端子毎の入圧力の状態を表わす情報とを含む時
系列データである。そして、被試験体マイコンとテスト
バタンとの実際の比較は、ＬＳＩテスタとよばれるＬＳ
Ｉの試験装置を用いて実態される。
ンとテストバタンとの比較により行なわれる。テストバ
タンとは、マイコンの良・不良判定を行なう際の基準と
なるものであり、具体的には各端子毎の入力情報及び期
待値と各端子毎の入圧力の状態を表わす情報とを含む時
系列データである。そして、被試験体マイコンとテスト
バタンとの実際の比較は、ＬＳＩテスタとよばれるＬＳ
Ｉの試験装置を用いて実態される。
マイコンが命令を正常に実行する事を確認する場合は、
マイコンを外部メモリフェッチ動作モードに設定する。
マイコンを外部メモリフェッチ動作モードに設定する。
そして、テストバタンの入力情報としてマイコンに命令
を挿入し、命令実行結果をマイコン外部に出力した値と
テストバタンの期待値との比較により判定を行なう。
を挿入し、命令実行結果をマイコン外部に出力した値と
テストバタンの期待値との比較により判定を行なう。
一方、プログラムを格納した内部メモリから命令コード
をフェッチして命令を正常に実行することができるか否
かを確認する場合には、次の様な不都合が生じる。内部
メモリには各ユーザー毎のプログラムが格納しである為
これを実行して動作確認しようとすると、マイコンの動
作は各ユーザープログラム毎に異なる。この場合、マイ
コンの良・不良判定を行なうテストバタンを各ユーザー
毎に作成する必要があり、このテストバタンを作成する
ためにはユーザー毎に端子の入力情報を入手してユーザ
ープログラムの全ての経路を実行させる必要があるので
これを実現するのは困難である。そこで、ユーザープロ
グラムを格納する内部メモリとは別にメーカー専用のテ
スト用メモリを内蔵して、このテスト用メ干りから命令
フェッチを行なわせてＣＰＵが動作するテストモードを
設けている。この様なテストモードを内蔵することによ
りユーザープログラムに影響を受けない共通のテストバ
タンで間接的に内部メモリからの命令フェッチ動作を確
認できる。しかしながら、このテストモードでは、マイ
コンに内蔵したテスト用メモリからの命令フェッチで動
作する事を確認しただけであるから、ユーザーのプログ
ラムが内部メモリに正しく格納されているかどうかを確
認する必要がある。このために内部メモリに格納された
ユーザープログラムの内容をマイコン外部に読み出すテ
ストモードを設けている。
をフェッチして命令を正常に実行することができるか否
かを確認する場合には、次の様な不都合が生じる。内部
メモリには各ユーザー毎のプログラムが格納しである為
これを実行して動作確認しようとすると、マイコンの動
作は各ユーザープログラム毎に異なる。この場合、マイ
コンの良・不良判定を行なうテストバタンを各ユーザー
毎に作成する必要があり、このテストバタンを作成する
ためにはユーザー毎に端子の入力情報を入手してユーザ
ープログラムの全ての経路を実行させる必要があるので
これを実現するのは困難である。そこで、ユーザープロ
グラムを格納する内部メモリとは別にメーカー専用のテ
スト用メモリを内蔵して、このテスト用メ干りから命令
フェッチを行なわせてＣＰＵが動作するテストモードを
設けている。この様なテストモードを内蔵することによ
りユーザープログラムに影響を受けない共通のテストバ
タンで間接的に内部メモリからの命令フェッチ動作を確
認できる。しかしながら、このテストモードでは、マイ
コンに内蔵したテスト用メモリからの命令フェッチで動
作する事を確認しただけであるから、ユーザーのプログ
ラムが内部メモリに正しく格納されているかどうかを確
認する必要がある。このために内部メモリに格納された
ユーザープログラムの内容をマイコン外部に読み出すテ
ストモードを設けている。
ユーザープログラムは各ユーザー毎に異なるが、プログ
ラムの内容を外部に読み出すだけである為、テストバタ
ンの作成は実際に入力端子に入力情報を与えてユーザー
プログラムを実行させて作成する場合に比して簡単にな
り、効率的である。
ラムの内容を外部に読み出すだけである為、テストバタ
ンの作成は実際に入力端子に入力情報を与えてユーザー
プログラムを実行させて作成する場合に比して簡単にな
り、効率的である。
また、タイマ等の周辺機能の正常動作を確認するために
は実際に周辺ハードウェアを動作させて、その結果を外
部端子に反映させなければならない。
は実際に周辺ハードウェアを動作させて、その結果を外
部端子に反映させなければならない。
しかし、そのためには中央処理装置ＣＰＵが命令コード
をフェッチして、次にフェッチした命令コードの解読、
最後に実際に周辺ハードウェアに対してアクセスを行な
うという手順をふまなければならない。そこで、マイコ
ンの外部から周辺ハードウェアを直接アクセスできるテ
ストモード（以下、略して「周辺テストモードＪと称す
る）を設ける。その結果命令コートのフェッチ及び解読
が不要であるため周辺機能のみのテストが実行でき、テ
ストバタンのバタン数が減少できる。
をフェッチして、次にフェッチした命令コードの解読、
最後に実際に周辺ハードウェアに対してアクセスを行な
うという手順をふまなければならない。そこで、マイコ
ンの外部から周辺ハードウェアを直接アクセスできるテ
ストモード（以下、略して「周辺テストモードＪと称す
る）を設ける。その結果命令コートのフェッチ及び解読
が不要であるため周辺機能のみのテストが実行でき、テ
ストバタンのバタン数が減少できる。
以上述べた様にマイコンの機能を確認する上でテストモ
ードをマイコンに設けることは、マイコンの製造メーカ
ーにとっては機能確認の効率性。
ードをマイコンに設けることは、マイコンの製造メーカ
ーにとっては機能確認の効率性。
容易性の面から必須であり、その為にテストモードに設
定する為の方法が様々存在する。
定する為の方法が様々存在する。
従来、マイコンをテストモードに設定するには、例えば
専用のテストモード設定用端子を設ける場合や、あるい
は高電圧検出回路を用いた場合等が挙げられる。
専用のテストモード設定用端子を設ける場合や、あるい
は高電圧検出回路を用いた場合等が挙げられる。
第５図は、高電圧検出回路を用いたマイコンのテストモ
ード設定回路のブロック図を示している。
ード設定回路のブロック図を示している。
ＭＯＤＥ端子は、例えば電源電圧が印加されたとき内部
メモリフェッチ動作モード、ＯＶが印加されたとき外部
メモリフェッチ動作モードの動作モードを指定する端子
である。ＲＥＳＥＴ端子はマイコンを初期状態に設定す
る為の端子でありＯＶを入力することでマイコン内部を
初期化する。
メモリフェッチ動作モード、ＯＶが印加されたとき外部
メモリフェッチ動作モードの動作モードを指定する端子
である。ＲＥＳＥＴ端子はマイコンを初期状態に設定す
る為の端子でありＯＶを入力することでマイコン内部を
初期化する。
このＲＥＳＥＴ端子はリセット信号生成回路５０１に入
力されており、ＣＰＵに対しリセット信号ＲＳＴを出力
する。リセット信号Ｒ８ＴはＲＥＳＥＴ端子がＯｖのと
き電源電圧レベルによってＣＰＵを初期化し、ＲＥＳＥ
Ｔ端子がＯＶから電源電圧あるいは高電圧（例えば１２
Ｖ以上）に変化するとリセット信号Ｒ３ＴがＯｖになり
、ＣＰＵは初期状態から解除される。またＲＥＳＥＴ端
子は高電圧検圧回路５０４に入力されている。高電圧検
出回路５０４はＲＥＳＥＴ端子に高電圧（例えば１２Ｖ
以上）が印加されたときにテストモートに設定された事
を示すテストモード信号ＴＥＳＴを生成する。論理ゲー
ト５０２及び５０３はテストモード信号ＴＥＳＴが入力
されており、それぞれ外部メモリフェッチ動作モードを
示す信号ＥＡと内部メモリフェッチ動作モードを示す信
号ＩＡを生成している。これらのテストモード信号ＴＥ
ＳＴと、外部メモリフェッチ動作モード信号ＥＡと内部
メモリフェッチ動作モード信号ＩＡはＣＰＵに入力され
ている。
力されており、ＣＰＵに対しリセット信号ＲＳＴを出力
する。リセット信号Ｒ８ＴはＲＥＳＥＴ端子がＯｖのと
き電源電圧レベルによってＣＰＵを初期化し、ＲＥＳＥ
Ｔ端子がＯＶから電源電圧あるいは高電圧（例えば１２
Ｖ以上）に変化するとリセット信号Ｒ３ＴがＯｖになり
、ＣＰＵは初期状態から解除される。またＲＥＳＥＴ端
子は高電圧検圧回路５０４に入力されている。高電圧検
出回路５０４はＲＥＳＥＴ端子に高電圧（例えば１２Ｖ
以上）が印加されたときにテストモートに設定された事
を示すテストモード信号ＴＥＳＴを生成する。論理ゲー
ト５０２及び５０３はテストモード信号ＴＥＳＴが入力
されており、それぞれ外部メモリフェッチ動作モードを
示す信号ＥＡと内部メモリフェッチ動作モードを示す信
号ＩＡを生成している。これらのテストモード信号ＴＥ
ＳＴと、外部メモリフェッチ動作モード信号ＥＡと内部
メモリフェッチ動作モード信号ＩＡはＣＰＵに入力され
ている。
次に第５図のテストモード設定回路の動作について説明
する。
する。
テストモード設定する場合には、まずＲＥＳＥＴ端子に
Ｏｖを印加するとリセット信号生成回路５０１の出力リ
セット信号Ｒ３Ｔが電源電圧レベルとなりＣＰＵが初期
化される。そして、ＲＥＳＥＴ端子に印加する電圧をＯ
ｖから高電圧（例えば１２Ｖ以上）に変化させると高電
圧検出回路５０４の出力であるテストモード信号ＴＥＳ
Ｔが電源電圧レベルになる。この場合、論理ゲート５０
２及び５０３の出力である外部メモリフェッチ動作モー
ド信号Ｅ Ａ及び内部メモリフェッチ動作モード信号Ｉ
ＡがＯｖになる。一方リセット信号Ｒ３ＴはＲＥＳＥＴ
端子をＯｖから高電圧に変化させたので電源電圧レベル
からＯｖになり、ＣＰＵは初期化状態から解除される。
Ｏｖを印加するとリセット信号生成回路５０１の出力リ
セット信号Ｒ３Ｔが電源電圧レベルとなりＣＰＵが初期
化される。そして、ＲＥＳＥＴ端子に印加する電圧をＯ
ｖから高電圧（例えば１２Ｖ以上）に変化させると高電
圧検出回路５０４の出力であるテストモード信号ＴＥＳ
Ｔが電源電圧レベルになる。この場合、論理ゲート５０
２及び５０３の出力である外部メモリフェッチ動作モー
ド信号Ｅ Ａ及び内部メモリフェッチ動作モード信号Ｉ
ＡがＯｖになる。一方リセット信号Ｒ３ＴはＲＥＳＥＴ
端子をＯｖから高電圧に変化させたので電源電圧レベル
からＯｖになり、ＣＰＵは初期化状態から解除される。
テストモード−信号ＴＥＳＴが電源電圧レベル、外部メ
モリフェッチ動作モード信号ＥＡと内部メモリフェッチ
動作モード信号ＩＡが共にＯｖにあるからＣＰＵは初期
化状態から解除された後はテストモード例えば周辺テス
トモードで動作することになる。
モリフェッチ動作モード信号ＥＡと内部メモリフェッチ
動作モード信号ＩＡが共にＯｖにあるからＣＰＵは初期
化状態から解除された後はテストモード例えば周辺テス
トモードで動作することになる。
ユーザーの実使用状態ではＲＥＳＥＴ端子をＯＶから通
常の電源電圧（例えば５Ｖ）に変化させる。この場合、
高電圧検出回路５０４の出力であるテストモード信号Ｔ
ＥＳＴはＯＶにある。従って、ＭＯＤＥ端子に印加され
た電圧レベルが０■のときには論理ゲート５０２の圧力
外部メモリフェッチ動作モード信号ＥＡが、またＭＯＤ
Ｅ端子の電圧レベルが電源電圧のときには論理ゲート５
０３の出力内部メモリフェッチ動作モード信号ＩＡが有
効となり、ＣＰＵが初期化状態から解除された後、いず
れかの動作モードに設定される。
常の電源電圧（例えば５Ｖ）に変化させる。この場合、
高電圧検出回路５０４の出力であるテストモード信号Ｔ
ＥＳＴはＯＶにある。従って、ＭＯＤＥ端子に印加され
た電圧レベルが０■のときには論理ゲート５０２の圧力
外部メモリフェッチ動作モード信号ＥＡが、またＭＯＤ
Ｅ端子の電圧レベルが電源電圧のときには論理ゲート５
０３の出力内部メモリフェッチ動作モード信号ＩＡが有
効となり、ＣＰＵが初期化状態から解除された後、いず
れかの動作モードに設定される。
第６図は、専用のテストモード設定端子ＴＥＳＴｌを用
いたテストモード設定回路のブロック図である。
いたテストモード設定回路のブロック図である。
高電圧検出回路を用いたテストモード設定回路の場合と
同様、６０１はリセット信号生成回路でリセット信号Ｒ
８Ｔを生成し、論理ゲート６０２及び６０３は外部メモ
リフェッチ動作モード信号ＥＡ及び内部メモリフェッチ
動作モード信号ＩＡを生成しておりＣＰＵに入力されて
いる。ＴＥＳＴ１端子は論理ゲート６０２と６０３及び
ＣＰＵに入力されており、ＴＥＳＴＩ端子が電源電圧レ
ベル時にテストモードに設定されるとする。
同様、６０１はリセット信号生成回路でリセット信号Ｒ
８Ｔを生成し、論理ゲート６０２及び６０３は外部メモ
リフェッチ動作モード信号ＥＡ及び内部メモリフェッチ
動作モード信号ＩＡを生成しておりＣＰＵに入力されて
いる。ＴＥＳＴ１端子は論理ゲート６０２と６０３及び
ＣＰＵに入力されており、ＴＥＳＴＩ端子が電源電圧レ
ベル時にテストモードに設定されるとする。
第６図の動作は、ＴＥＳＴＩ端子をＯＶに固定した場合
、論理ゲー）６０２，６０３の出力である外部メモリフ
ェッチ動作モード信号ＥＡあるいは内部メモリフェッチ
動作モード信号ＩＡのいづれか一方が有効となる。外部
メモリフェッチ動作モード信号ＥＡが電源電圧レベルに
あるとき外部メモリから命令フェッチを行ない、内部メ
モリフェッチ動作モード信号ＩＡが電源電圧レベルにあ
るとき内部メモリから命令フェッチを行なう。
、論理ゲー）６０２，６０３の出力である外部メモリフ
ェッチ動作モード信号ＥＡあるいは内部メモリフェッチ
動作モード信号ＩＡのいづれか一方が有効となる。外部
メモリフェッチ動作モード信号ＥＡが電源電圧レベルに
あるとき外部メモリから命令フェッチを行ない、内部メ
モリフェッチ動作モード信号ＩＡが電源電圧レベルにあ
るとき内部メモリから命令フェッチを行なう。
ＴＥＳＴＩ端子を電源電圧レベルに固定すると論環ケー
ト６０２及び６０３の圧力である外部メモリフェッチ動
作モード信号ＥＡと内部メモリフェッチ動作モード信号
ＩＡはＯｖになってテストモードに設定される。
ト６０２及び６０３の圧力である外部メモリフェッチ動
作モード信号ＥＡと内部メモリフェッチ動作モード信号
ＩＡはＯｖになってテストモードに設定される。
従来のマイコンのテストモード設定回路の例の中で、専
用のテストモード設定用の端子を設けた場合には高電圧
検出回路を用いた場合と比較して高電圧検出回路を必要
としない為回路構成自体が簡単になる反面専用のテスト
モード設定のための端子を必要とし利用できる入力端子
が減少するという欠点を持っている。
用のテストモード設定用の端子を設けた場合には高電圧
検出回路を用いた場合と比較して高電圧検出回路を必要
としない為回路構成自体が簡単になる反面専用のテスト
モード設定のための端子を必要とし利用できる入力端子
が減少するという欠点を持っている。
また、高電圧検圧回路を用いたテストモード設定回路の
場合には専用のテストモード設定用の端子を必要としな
いため、その分利用できる端子が増加するがテストモー
ドに設定するために高電圧を印加することになる。通常
、マイコンの良・不良判定にはＬＳＩテスタが用いられ
ているが、ＬＳＩテスタの出力ドライバの出力電圧範囲
は一般的には８ｖ程度でありそれ以上の電圧を被試験体
のマイコンに印加することはできない。従って、例えば
１２Ｖ以上の高電圧入力を必要とするマイコンを試験す
る為には高電圧出力機能を付加する工事が必要である。
場合には専用のテストモード設定用の端子を必要としな
いため、その分利用できる端子が増加するがテストモー
ドに設定するために高電圧を印加することになる。通常
、マイコンの良・不良判定にはＬＳＩテスタが用いられ
ているが、ＬＳＩテスタの出力ドライバの出力電圧範囲
は一般的には８ｖ程度でありそれ以上の電圧を被試験体
のマイコンに印加することはできない。従って、例えば
１２Ｖ以上の高電圧入力を必要とするマイコンを試験す
る為には高電圧出力機能を付加する工事が必要である。
また購入する場合でも高電圧出力機能を持つ専用のＬＳ
Ｉテスタでなければならない。いづれにしても汎用的な
ＬＳＩテスタよりも高価になってしまうし、又、使用で
きるＬＳＩテスタの台数が制限されることになる。この
ことは、汎用的なＬＳＩテスタを用いて試験を行なう場
合と比して製品のコストがアップしてしまうという欠点
を持つことになる。
Ｉテスタでなければならない。いづれにしても汎用的な
ＬＳＩテスタよりも高価になってしまうし、又、使用で
きるＬＳＩテスタの台数が制限されることになる。この
ことは、汎用的なＬＳＩテスタを用いて試験を行なう場
合と比して製品のコストがアップしてしまうという欠点
を持つことになる。
本発明のマイクロコンピュータのテストモード設定回路
は、命令コードのアクセス先を指定する端子と、マイク
ロコンピュータを初期化する為のリセット入力端子と、
リセット入力端子の有効レベル入力によりリセットされ
命令コードのアクセス先を指定する端子の入力レベルの
変化を記憶する記憶手段とを備えている。
は、命令コードのアクセス先を指定する端子と、マイク
ロコンピュータを初期化する為のリセット入力端子と、
リセット入力端子の有効レベル入力によりリセットされ
命令コードのアクセス先を指定する端子の入力レベルの
変化を記憶する記憶手段とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のマイクロコンピュータのテ
ストモード設定回路のブロック図であり、第２−（ａ）
図及び第２−（ｂ）図はそのタイミングチャートである
。
ストモード設定回路のブロック図であり、第２−（ａ）
図及び第２−（ｂ）図はそのタイミングチャートである
。
ＭＯＤＥ端子は従来例の場合と同様例えばＯｖ印加で外
部メモリフェッチ動作モードを指定し、また電源電圧印
加で内部メモリフェッチ動作モードを指定する端子であ
る。ＭＯＤＥ端子は立ち上がりエッヂ検出回路１０５に
入がされており、その出力はＲＳフリップフロップ１０
４のセット入力Ｓに入力されている。ＲＥＳＥＴ端子は
、リセット信号生成回路１０１に入力されると共に、Ｒ
ＥＳＥＴ端子の反転信号がＲＳフリップフロップ１０４
のリセット入力Ｒに入力されている。リセット信号生成
回路１０１はリセット信号Ｒ３Ｔを生成しており、ＲＥ
ＳＥＴ端子がＯｖにあるときリセット信号Ｒ８Ｔは電源
電圧レベルにありリセット信号Ｒ３Ｔが入力されている
ＣＰＵを初期化する。ＲＥＳＥＴ端子がＯｖから電源電
圧レベルに変化して所定時間経過後リセット信号Ｒ８Ｔ
はＯＶになりＣＰＵが初期化の状態から解除される。論
理ゲート１０２及び１０３は、ＲＳフリップフロップ１
０４の圧力であるテストモード信号ＴＥＳＴとＭＯＤＥ
端子が入力さ九ており、それぞれ外部メモリフェッチ動
作モード信号ＥＡ及び内部メモリフェッチ動作モード信
号ＩＡをＣＰＵに対して出力する。
部メモリフェッチ動作モードを指定し、また電源電圧印
加で内部メモリフェッチ動作モードを指定する端子であ
る。ＭＯＤＥ端子は立ち上がりエッヂ検出回路１０５に
入がされており、その出力はＲＳフリップフロップ１０
４のセット入力Ｓに入力されている。ＲＥＳＥＴ端子は
、リセット信号生成回路１０１に入力されると共に、Ｒ
ＥＳＥＴ端子の反転信号がＲＳフリップフロップ１０４
のリセット入力Ｒに入力されている。リセット信号生成
回路１０１はリセット信号Ｒ３Ｔを生成しており、ＲＥ
ＳＥＴ端子がＯｖにあるときリセット信号Ｒ８Ｔは電源
電圧レベルにありリセット信号Ｒ３Ｔが入力されている
ＣＰＵを初期化する。ＲＥＳＥＴ端子がＯｖから電源電
圧レベルに変化して所定時間経過後リセット信号Ｒ８Ｔ
はＯＶになりＣＰＵが初期化の状態から解除される。論
理ゲート１０２及び１０３は、ＲＳフリップフロップ１
０４の圧力であるテストモード信号ＴＥＳＴとＭＯＤＥ
端子が入力さ九ており、それぞれ外部メモリフェッチ動
作モード信号ＥＡ及び内部メモリフェッチ動作モード信
号ＩＡをＣＰＵに対して出力する。
次に本発明の実施例の動作を第２−（ａ）図のタイミン
グチャートを参照しながら説明する。
グチャートを参照しながら説明する。
ＲＥＳＥＴ端子にＯＶを印加するとリセット信号生成回
路１０１の圧力であるリセット信号Ｒ８Ｔが電源電圧レ
ベルになりＣＰＵを初期化する。
路１０１の圧力であるリセット信号Ｒ８Ｔが電源電圧レ
ベルになりＣＰＵを初期化する。
ＲＥＳＥＴ端子は、その反転信号がＲＳフリップフロッ
プ１０４のリセット人力Ｒに入力されているのでＲＳフ
リップフロップ１０４もリセットされてその出力のテス
トモード信号ＴＥＳＴもＯｖになる。
プ１０４のリセット人力Ｒに入力されているのでＲＳフ
リップフロップ１０４もリセットされてその出力のテス
トモード信号ＴＥＳＴもＯｖになる。
テストモードに設定する場合は、以下の様な手順で行な
う。
う。
最初にＭＯＤＥ端子はＯＶにあったとする。
ＲＥＳＥＴ端子がＯＶにあるときは上述した様にＣＰＵ
及びＲＳフリップフロップは初期化されている。ＲＥＳ
ＥＴ端子をＯＶから電源電圧レベルへ変化させた後、Ｍ
ＯＤＥ端子をＯｖから電源電圧レベルに変化させる。す
ると、立ち上がり検す回路１０５において、ＭＯＤＥ端
子がＯｖから電源電圧レベルに変化したことを検出し、
ＲＳフリップフロップ１０４がセットされる。ＲＳフリ
ップフロップ１０４の出力のテストモード信号ＴＥＳＴ
が電源電圧レベルになると論理ゲート１０２及び１０３
の出力である外部メモリフェッチ動作モード信号ＥＡ及
び内部メモリフェッチ動作モード信号ＩＡが共にＯＶに
なる。一方、ＲＥＳＥＴ端子がＯｖから電源電圧レベル
に変化したことによって、リセット信号生成回路１０４
の出力のリセット信号Ｒ８Ｔは、所定の時間の経過後電
源電圧レベルからＯｖへ変化させ、ＣＰＵは初期化状態
から解除する。このとき外部メモリフェッチ動作モード
信号ＥＡと内部メモリフェッチ動作モード信号ＩＡが共
にＯｖであって、テストモード信号ＴＥＳＴが電源電圧
レベルにある為、ＣＰＵはテストそ−ドで動作する事に
なる。
及びＲＳフリップフロップは初期化されている。ＲＥＳ
ＥＴ端子をＯＶから電源電圧レベルへ変化させた後、Ｍ
ＯＤＥ端子をＯｖから電源電圧レベルに変化させる。す
ると、立ち上がり検す回路１０５において、ＭＯＤＥ端
子がＯｖから電源電圧レベルに変化したことを検出し、
ＲＳフリップフロップ１０４がセットされる。ＲＳフリ
ップフロップ１０４の出力のテストモード信号ＴＥＳＴ
が電源電圧レベルになると論理ゲート１０２及び１０３
の出力である外部メモリフェッチ動作モード信号ＥＡ及
び内部メモリフェッチ動作モード信号ＩＡが共にＯＶに
なる。一方、ＲＥＳＥＴ端子がＯｖから電源電圧レベル
に変化したことによって、リセット信号生成回路１０４
の出力のリセット信号Ｒ８Ｔは、所定の時間の経過後電
源電圧レベルからＯｖへ変化させ、ＣＰＵは初期化状態
から解除する。このとき外部メモリフェッチ動作モード
信号ＥＡと内部メモリフェッチ動作モード信号ＩＡが共
にＯｖであって、テストモード信号ＴＥＳＴが電源電圧
レベルにある為、ＣＰＵはテストそ−ドで動作する事に
なる。
また、マイコンを通常の状態で使用する場合には、ＭＯ
ＤＥ端子を電源電圧レベルまたはＯｖの固定入力レベル
としておけばよい（第２図−（ｂ）にＭＯＤＥ端子を０
■固定して、外部メモリフェッチ動作モードに設定した
ときのタイミングチャートを示している）。ＭＯＤＥ端
子をＯｖに固定したときは立ち上がり検６回路１０５は
動作しないのでその圧力はＯｖのままであり、ＲＳフリ
ップフロップ１０４はＲＥＳＥＴ端子にＯＶが印加され
たときの値、すなわちＯｖを保持し続ける。従って、テ
ストモード信号ＴＥＳＴがＯｖであり、ＭＯＤＥ端子も
０■であるから論理ゲート１０２の出力である外部メモ
リフェッチ動作モード信号ＥＡのみが電源電圧レベルと
なる。一方、ＲＥＳＥＴ端子をＯＶから電源電圧レベル
に変化させるとリセット信号Ｒ８Ｔが電源電圧レベルか
らＯＶへ変化し、ＣＰＵが初期化状態から解除され外部
メモリから命令コードのフェッチを行なって動作するこ
とになる。
ＤＥ端子を電源電圧レベルまたはＯｖの固定入力レベル
としておけばよい（第２図−（ｂ）にＭＯＤＥ端子を０
■固定して、外部メモリフェッチ動作モードに設定した
ときのタイミングチャートを示している）。ＭＯＤＥ端
子をＯｖに固定したときは立ち上がり検６回路１０５は
動作しないのでその圧力はＯｖのままであり、ＲＳフリ
ップフロップ１０４はＲＥＳＥＴ端子にＯＶが印加され
たときの値、すなわちＯｖを保持し続ける。従って、テ
ストモード信号ＴＥＳＴがＯｖであり、ＭＯＤＥ端子も
０■であるから論理ゲート１０２の出力である外部メモ
リフェッチ動作モード信号ＥＡのみが電源電圧レベルと
なる。一方、ＲＥＳＥＴ端子をＯＶから電源電圧レベル
に変化させるとリセット信号Ｒ８Ｔが電源電圧レベルか
らＯＶへ変化し、ＣＰＵが初期化状態から解除され外部
メモリから命令コードのフェッチを行なって動作するこ
とになる。
以上の実施例においては、ＭＯＤＥ端子の入力信号の立
上がり変化を検出してセットされるフラグを設けること
によりテストモードに設定する方・法について述べたが
、ＭＯＤＥ端子の変化を計数するカウンタを設けても同
様にテストモードに設定できる。この場合、カウンタの
カウント数により何種類かのテストモード信号を発生す
ることができる。以下、ＭＯＤＥ端子の変化を計数する
カウンタを設けた実施例について説明する。
上がり変化を検出してセットされるフラグを設けること
によりテストモードに設定する方・法について述べたが
、ＭＯＤＥ端子の変化を計数するカウンタを設けても同
様にテストモードに設定できる。この場合、カウンタの
カウント数により何種類かのテストモード信号を発生す
ることができる。以下、ＭＯＤＥ端子の変化を計数する
カウンタを設けた実施例について説明する。
第３図は、第２の実施例のブロック図である。
ＭＯＤＥ端子は従来例の場合と同様、Ｏｖの固定レベル
印加で外部メモリフェッチ動作モードを指定し、また電
源電圧の固定レベル印加で内部メモリフェッチ動作モー
ドを指定する端子である。Ｔフリップフロップ４０８及
び４０９は、トリガ入力Ｔに振幅が電源電圧のパルスが
印加されると圧力値でか反転するフリップフロップであ
る。Ｔフリップフロップ４０８及び４０９は２個直列に
接続されて２ビツトのカウンタを構成し、ＭＯＤＥ端子
が２ビツトカウンタの入力クロックとして入力されてい
る。ＲＥＳＥＴ端子は、リセット信号生成回路４０１に
入力されると共に２ビツトカウンタを構成するＴフリッ
プフロップ４ｏ８及び４０９に入力されている。リセッ
ト信号生成回路４０１はリセット信号Ｒ８Ｔを生成し、
ＣＰＵに対し出力する。論理ゲート４０５〜４０７は、
Ｔフリップフロップ４０８及び４０９を入力としてテス
トモード信号ＴＳＩ、ＴＳ２．ＴＳ３を’ｌＥ成してい
る。また、論理ゲート４０２〜４０４は、外部メモリフ
ェッチ動作モード信号ＥＡ及び内部メモリフェッチ動作
モード信号ＩＡを生成する。
印加で外部メモリフェッチ動作モードを指定し、また電
源電圧の固定レベル印加で内部メモリフェッチ動作モー
ドを指定する端子である。Ｔフリップフロップ４０８及
び４０９は、トリガ入力Ｔに振幅が電源電圧のパルスが
印加されると圧力値でか反転するフリップフロップであ
る。Ｔフリップフロップ４０８及び４０９は２個直列に
接続されて２ビツトのカウンタを構成し、ＭＯＤＥ端子
が２ビツトカウンタの入力クロックとして入力されてい
る。ＲＥＳＥＴ端子は、リセット信号生成回路４０１に
入力されると共に２ビツトカウンタを構成するＴフリッ
プフロップ４ｏ８及び４０９に入力されている。リセッ
ト信号生成回路４０１はリセット信号Ｒ８Ｔを生成し、
ＣＰＵに対し出力する。論理ゲート４０５〜４０７は、
Ｔフリップフロップ４０８及び４０９を入力としてテス
トモード信号ＴＳＩ、ＴＳ２．ＴＳ３を’ｌＥ成してい
る。また、論理ゲート４０２〜４０４は、外部メモリフ
ェッチ動作モード信号ＥＡ及び内部メモリフェッチ動作
モード信号ＩＡを生成する。
次に、この第二の実施例の動作を第５図のタイミングチ
ャートを用いて説明する。第４図は、テストモードに設
定する場合のタイミングチャートである。まずＲＥＳＥ
Ｔ端子にｏ■を印加すると、リセット信号生成回路４０
１の出力であるリセット信号Ｒ８Ｔが電源電圧レベルに
なりＣＰＵが初期化される。また、ＲＥＳＥＴ端子は、
Ｔフリッブフロップ４０８及び４０９にも入力されてい
るので、これらを初期化してその出力を０■にする。
ャートを用いて説明する。第４図は、テストモードに設
定する場合のタイミングチャートである。まずＲＥＳＥ
Ｔ端子にｏ■を印加すると、リセット信号生成回路４０
１の出力であるリセット信号Ｒ８Ｔが電源電圧レベルに
なりＣＰＵが初期化される。また、ＲＥＳＥＴ端子は、
Ｔフリッブフロップ４０８及び４０９にも入力されてい
るので、これらを初期化してその出力を０■にする。
ＲＥＳＥＴ端子をＯｖから電源電圧へ変化させた後、Ｍ
ＯＤＥ端子をタイミングチャートに示す様ニ印加スる。
ＯＤＥ端子をタイミングチャートに示す様ニ印加スる。
すると、２ビツトカウンタを構成するＴフリップフロッ
プ４０８及び４０９は、ＭＯＤＥ端子の立ち上がりを計
数する。今の場合、ＭＯＤＥ端子の立ち上がりの回数は
３回であり、Ｔフリップフロップ４０８及び４０９の値
は、それぞれ電源電圧及び０■にある。よって、テスト
モード信号ＴＳ１が電源電圧レベルにあり、その他のテ
ストモード信号ＴＳ２．ＴＳ３及び外部メモリフェッチ
動作モード信号ＥＡ、内部メモリフェッチ動作モード信
号ＩＡは全てＯｖになる。
プ４０８及び４０９は、ＭＯＤＥ端子の立ち上がりを計
数する。今の場合、ＭＯＤＥ端子の立ち上がりの回数は
３回であり、Ｔフリップフロップ４０８及び４０９の値
は、それぞれ電源電圧及び０■にある。よって、テスト
モード信号ＴＳ１が電源電圧レベルにあり、その他のテ
ストモード信号ＴＳ２．ＴＳ３及び外部メモリフェッチ
動作モード信号ＥＡ、内部メモリフェッチ動作モード信
号ＩＡは全てＯｖになる。
リセット信号Ｒ８Ｔが解除されると、ＣＰＵはテストモ
ード信号ＴＳＩに対応するテストモード例えば周辺テス
トモードで動作をさせることができる。テストモード信
号ＴＳ２及びＴＳ３はＭＯＤＥ端子の立ち上がりの回数
をそれぞれ２回あるいは１回にしたときに電源電圧にな
り、マイコンは他のテストモードに設定される。
ード信号ＴＳＩに対応するテストモード例えば周辺テス
トモードで動作をさせることができる。テストモード信
号ＴＳ２及びＴＳ３はＭＯＤＥ端子の立ち上がりの回数
をそれぞれ２回あるいは１回にしたときに電源電圧にな
り、マイコンは他のテストモードに設定される。
以上述べた様に、この第２の実施例では複数のテストモ
ードを設けたマイコンにおいて所定のテストモードに設
定する為に必要とする端子はＭＯＤＥ端子とＲＥＳＥＴ
端子の２本のみで済ますことができるという利点がある
。
ードを設けたマイコンにおいて所定のテストモードに設
定する為に必要とする端子はＭＯＤＥ端子とＲＥＳＥＴ
端子の２本のみで済ますことができるという利点がある
。
以上説明した様に本発明は、通常の使用状態においては
固定入力レベルを印加し命令コードのフェッチ先を外部
メモリか内部メモリかを指定する端子を有するマイフン
において、前述の端子が変化したことを検出する回路を
設けることでテストモードに設定する。その為、専用の
テストモード設定用の端子を別に設ける必要がなく、従
って、例えば入出力端子として端子を有効利用できる効
果を有する。
固定入力レベルを印加し命令コードのフェッチ先を外部
メモリか内部メモリかを指定する端子を有するマイフン
において、前述の端子が変化したことを検出する回路を
設けることでテストモードに設定する。その為、専用の
テストモード設定用の端子を別に設ける必要がなく、従
って、例えば入出力端子として端子を有効利用できる効
果を有する。
また、高電圧検出回路を使用していないので、マイコン
を試験するとき使用するＬＳＩテスタは特殊な高電圧出
力機能を有していない、汎用的なＬＳＩテスタでよく、
従って種々のＬＳＩと共用してＬＳＩテスタを使用でき
低コストで試験ができるという効果を有する。
を試験するとき使用するＬＳＩテスタは特殊な高電圧出
力機能を有していない、汎用的なＬＳＩテスタでよく、
従って種々のＬＳＩと共用してＬＳＩテスタを使用でき
低コストで試験ができるという効果を有する。
第１図は本発明の一実施例のブロック図、第２（ａ）図
及び２（ｂ）図はそのタイミングチャート、第３図及び
第４図は第２の実施例のブロック図とタイミングチャー
ト、第５図、第６図は従来例のブロック図である。 ＭＯＤＥ・・・・・・プログラムメモリ、のアクセスを
内部か外部かを制御する端子、ＲＥＳＥＴ端子・・・・
・・リセット入力端子、１０１，５０１，６０１゜４０
１・・・・・・リセット信号生成回路、Ｒ８Ｔ・・・・
・・リセット信号、ＣＰＵ・・・・・・中央処理装置、
ＴＥＳＴｌ・・・・・・テストモード設定用端子、ＴＥ
ＳＴ、ＴＳｌ、ＴＳ２．ＴＳ３・・・・・・テストモー
ド信号、１０５・・・・・・エッヂ検出回路、１０４・
・・・・・ＲＳフリップフロップ、１０２，１０３，５
０２，５０３，６０２゜６０３．４０２〜４０７・・・
・・・論理ゲート、５０４・・・・・・高電圧検出回路
、ＥＡ・・・・・・外部メモシフエッチ動作モード信号
、ＩＡ・・・・・・内部メモリフェッチ動作モード信号
、４０８，４０９・・・・・Ｔフリップフロップ。 代理人 弁理士 内 原 晋 Ｍ１図 乙りｌ： ソセ、、、Ｆｅ号ワｔ）すＦす１ンン／／４
：パＳノノッフ゛フロツノ゛ ｔクダ： 狂ちｒ力Ｖソを←出回路 々”５”ＥＴ 街”；２−（ｔｔ）ＴＡ 第２−（ｂ）図 贋汁 搏４図 Ｍ５図 躬６図
及び２（ｂ）図はそのタイミングチャート、第３図及び
第４図は第２の実施例のブロック図とタイミングチャー
ト、第５図、第６図は従来例のブロック図である。 ＭＯＤＥ・・・・・・プログラムメモリ、のアクセスを
内部か外部かを制御する端子、ＲＥＳＥＴ端子・・・・
・・リセット入力端子、１０１，５０１，６０１゜４０
１・・・・・・リセット信号生成回路、Ｒ８Ｔ・・・・
・・リセット信号、ＣＰＵ・・・・・・中央処理装置、
ＴＥＳＴｌ・・・・・・テストモード設定用端子、ＴＥ
ＳＴ、ＴＳｌ、ＴＳ２．ＴＳ３・・・・・・テストモー
ド信号、１０５・・・・・・エッヂ検出回路、１０４・
・・・・・ＲＳフリップフロップ、１０２，１０３，５
０２，５０３，６０２゜６０３．４０２〜４０７・・・
・・・論理ゲート、５０４・・・・・・高電圧検出回路
、ＥＡ・・・・・・外部メモシフエッチ動作モード信号
、ＩＡ・・・・・・内部メモリフェッチ動作モード信号
、４０８，４０９・・・・・Ｔフリップフロップ。 代理人 弁理士 内 原 晋 Ｍ１図 乙りｌ： ソセ、、、Ｆｅ号ワｔ）すＦす１ンン／／４
：パＳノノッフ゛フロツノ゛ ｔクダ： 狂ちｒ力Ｖソを←出回路 々”５”ＥＴ 街”；２−（ｔｔ）ＴＡ 第２−（ｂ）図 贋汁 搏４図 Ｍ５図 躬６図
Claims (1)
- 第１の端子の入力レベルにより内部メモリ又は外部メモ
リから命令コードのアクセスを行なう機能を有するマイ
クロコンピュータにおいて、マイクロコンピュータの内
部の状態を初期化する第２の端子と、該第２の端子の有
効レベル入力により初期化され前記第１の端子の入力レ
ベルの変化を記憶する記憶手段とを有し、前記記憶手段
の出力をテストモード設定信号として使用することを特
徴としたマイクロコンピュータのテストモード設定回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327923A JPH04195546A (ja) | 1990-11-28 | 1990-11-28 | マイクロコンピュータのテストモード設定回路 |
| DE69124669T DE69124669T2 (de) | 1990-11-28 | 1991-11-28 | Einrichtung zur Einstellung des Prüfmodus für den Gebrauch in einem Mikrorechner |
| EP91120392A EP0488281B1 (en) | 1990-11-28 | 1991-11-28 | Test mode setting arrangement for use in microcomputer |
| US07/800,512 US5291425A (en) | 1990-11-28 | 1991-11-29 | Test mode setting arrangement for use in microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327923A JPH04195546A (ja) | 1990-11-28 | 1990-11-28 | マイクロコンピュータのテストモード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04195546A true JPH04195546A (ja) | 1992-07-15 |
Family
ID=18204515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327923A Pending JPH04195546A (ja) | 1990-11-28 | 1990-11-28 | マイクロコンピュータのテストモード設定回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5291425A (ja) |
| EP (1) | EP0488281B1 (ja) |
| JP (1) | JPH04195546A (ja) |
| DE (1) | DE69124669T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260950A (en) * | 1991-09-17 | 1993-11-09 | Ncr Corporation | Boundary-scan input circuit for a reset pin |
| JPH05233352A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | マイクロプロセッサ |
| US5457802A (en) * | 1993-05-17 | 1995-10-10 | Motorola, Inc. | Integrated circuit pin control apparatus and method thereof in a data processing system |
| US5428770A (en) * | 1993-08-31 | 1995-06-27 | Motorola, Inc. | Single-chip microcontroller with efficient peripheral testability |
| JP2743850B2 (ja) * | 1994-12-28 | 1998-04-22 | 日本電気株式会社 | データ処理装置 |
| JPH10133908A (ja) * | 1996-10-29 | 1998-05-22 | Mitsubishi Electric Corp | マイクロプロセッサ |
| US5893923A (en) * | 1997-05-12 | 1999-04-13 | Lexmark International, Inc. | Microcontroller utilizing a circuit to select during reset process an internal or external memory as base memory |
| US6230290B1 (en) | 1997-07-02 | 2001-05-08 | International Business Machines Corporation | Method of self programmed built in self test |
| US5764655A (en) * | 1997-07-02 | 1998-06-09 | International Business Machines Corporation | Built in self test with memory |
| US6108798A (en) * | 1997-07-02 | 2000-08-22 | International Business Machines Corporation | Self programmed built in self test |
| US6185712B1 (en) | 1998-07-02 | 2001-02-06 | International Business Machines Corporation | Chip performance optimization with self programmed built in self test |
| DE10041697A1 (de) * | 2000-08-24 | 2002-03-14 | Infineon Technologies Ag | Verfahren zum Testen einer programmgesteuerten Einheit durch eine externe Testvorrichtung |
| TWI312965B (en) * | 2003-02-26 | 2009-08-01 | Novatek Microelectronics Corp | Micro-system for burn-in system program from a plug-able subsystem to main memory and method thereof |
| JP2021004928A (ja) | 2019-06-25 | 2021-01-14 | 国立研究開発法人産業技術総合研究所 | ワイヤグリッド型偏光素子 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893084A (en) * | 1973-05-01 | 1975-07-01 | Digital Equipment Corp | Memory access control system |
| US4171536A (en) * | 1976-05-03 | 1979-10-16 | International Business Machines Corporation | Microprocessor system |
| DE3207633A1 (de) * | 1982-02-26 | 1983-09-15 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur ueberwachung eines mikroprozessors |
| JPS59216249A (ja) * | 1983-05-23 | 1984-12-06 | Toshiba Corp | 集積回路装置 |
| US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
| JPS6267800A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| KR880014482A (ko) * | 1987-05-27 | 1988-12-24 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| US4833629A (en) * | 1987-07-14 | 1989-05-23 | The Johns Hopkins University | Apparatus for categorizing and accumulating events |
| JP2621894B2 (ja) * | 1987-12-26 | 1997-06-18 | 株式会社東芝 | マイクロコンピュータ |
| JP2827229B2 (ja) * | 1988-10-14 | 1998-11-25 | 日本電気株式会社 | 半導体集積回路 |
| US5086505A (en) * | 1989-06-30 | 1992-02-04 | Motorola, Inc. | Selective individual reset apparatus and method |
| JPH0389182A (ja) * | 1989-08-31 | 1991-04-15 | Sharp Corp | 集積回路装置 |
| FR2656940A1 (fr) * | 1990-01-09 | 1991-07-12 | Sgs Thomson Microelectronics | Circuit integre a microprocesseur fonctionnant en mode rom interne et eprom externe. |
-
1990
- 1990-11-28 JP JP2327923A patent/JPH04195546A/ja active Pending
-
1991
- 1991-11-28 DE DE69124669T patent/DE69124669T2/de not_active Expired - Fee Related
- 1991-11-28 EP EP91120392A patent/EP0488281B1/en not_active Expired - Lifetime
- 1991-11-29 US US07/800,512 patent/US5291425A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488281A2 (en) | 1992-06-03 |
| EP0488281B1 (en) | 1997-02-12 |
| DE69124669T2 (de) | 1997-09-11 |
| US5291425A (en) | 1994-03-01 |
| EP0488281A3 (en) | 1993-03-31 |
| DE69124669D1 (de) | 1997-03-27 |
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