JPH0246600A - Ｒｏｍコード番号確認テスト回路 - Google Patents
Ｒｏｍコード番号確認テスト回路Info
- Publication number
- JPH0246600A JPH0246600A JP63198311A JP19831188A JPH0246600A JP H0246600 A JPH0246600 A JP H0246600A JP 63198311 A JP63198311 A JP 63198311A JP 19831188 A JP19831188 A JP 19831188A JP H0246600 A JPH0246600 A JP H0246600A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- code number
- rom code
- address
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 26
- 238000012790 confirmation Methods 0.000 title claims description 10
- 238000007789 sealing Methods 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013095 identification testing Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＲＯＭコード番号確認テスト回路、特に、ユ
ーザプログラムを格納した読み出し専用メモリ（以下プ
ログラムＲＯＭと称す）を内蔵するマイクロコンピュー
タのユーザー識別用のＲＯＭコード番号確認テスト回路
に関する。
ーザプログラムを格納した読み出し専用メモリ（以下プ
ログラムＲＯＭと称す）を内蔵するマイクロコンピュー
タのユーザー識別用のＲＯＭコード番号確認テスト回路
に関する。
従来、ＲＯＭコード番号を確認する手段としては、第２
図に示す様に半導体集積回路内部にＲＯＭコード番号確
認の為のチエツク用の端子（以下パッドと略す）２１０
〜２１３とチエツク用のＮチャンネル型トランジスタ２
００〜２０３とを設け、それぞれのトランジスタのドレ
インをパッド２１０〜２１３に、ソース及びゲートをＧ
ＮＤに接続し、ＲＯＭコード番号確認用のトランジスタ
２００〜２０３へのイオン注入の有無でＮチャンネルト
ランジスタ２００〜２０３がデイプレッション型となる
か否かによりＲＯＭコード番号が記憶されＲＯＭコード
番号確認用パッド２１０〜２１３からのブロービングに
よって導通の有無を検出してＲＯＭコード番号を確認す
る様になっていた。
図に示す様に半導体集積回路内部にＲＯＭコード番号確
認の為のチエツク用の端子（以下パッドと略す）２１０
〜２１３とチエツク用のＮチャンネル型トランジスタ２
００〜２０３とを設け、それぞれのトランジスタのドレ
インをパッド２１０〜２１３に、ソース及びゲートをＧ
ＮＤに接続し、ＲＯＭコード番号確認用のトランジスタ
２００〜２０３へのイオン注入の有無でＮチャンネルト
ランジスタ２００〜２０３がデイプレッション型となる
か否かによりＲＯＭコード番号が記憶されＲＯＭコード
番号確認用パッド２１０〜２１３からのブロービングに
よって導通の有無を検出してＲＯＭコード番号を確認す
る様になっていた。
上述した従来のＲＯＭコード番号確認テスト回路は、半
導体集積回路内部にＲＯＭコード番号確認用のパッドと
トランジスタを設けている為にＲＯＭコード番号の確認
を行なうためには導通の有無を検出するためのプローブ
を内部の確認用パッドに立てる必要があり、これには多
大の労力と時間を要する。
導体集積回路内部にＲＯＭコード番号確認用のパッドと
トランジスタを設けている為にＲＯＭコード番号の確認
を行なうためには導通の有無を検出するためのプローブ
を内部の確認用パッドに立てる必要があり、これには多
大の労力と時間を要する。
すなわち半導体チップに樹脂封止等を施こしな後の完成
品において捺印が消失してしまったときや誤まってコー
ド番号を捺印してしまった場合など外部からＲＯＭコー
ド番号を知るには樹脂を開封した後と、前述の作業を行
なう必要があり緊急な場合の対応がとれずに出荷日程に
悪影響を与えるという欠点がある。
品において捺印が消失してしまったときや誤まってコー
ド番号を捺印してしまった場合など外部からＲＯＭコー
ド番号を知るには樹脂を開封した後と、前述の作業を行
なう必要があり緊急な場合の対応がとれずに出荷日程に
悪影響を与えるという欠点がある。
本発明の目的は所定容量のプログラムＲＯＭとは別にユ
ーザー識別用のＲＯＭコード番号を格納したＲＯＭを設
はテストモード時に内部のプログラムＲＯＭのプログラ
ムデータを外部へ読み出すと共に、ユーザー識別用のＲ
ＯＭコード番号も外部に読み出すことによって外部から
容易にしかも封止後の完成品においてもＲＯＭコード番
号が確認できるＲＯＭコード番号確認テスト回路を提供
することにある。
ーザー識別用のＲＯＭコード番号を格納したＲＯＭを設
はテストモード時に内部のプログラムＲＯＭのプログラ
ムデータを外部へ読み出すと共に、ユーザー識別用のＲ
ＯＭコード番号も外部に読み出すことによって外部から
容易にしかも封止後の完成品においてもＲＯＭコード番
号が確認できるＲＯＭコード番号確認テスト回路を提供
することにある。
本発明のＲＯＭコード番号確認テスト回路はプログラム
ＲＯＭとプログラムカウンタとその出力を入力としプロ
グラムＲＯＭアドレスを選択するアドレスデコーダーと
を含むマイクロコンピュータにおいて、ユーザー識別用
のＲＯＭコード番号を格納したプログラムＲＯＭとは別
のＲＯＭとテストモード回路とプログラムカウンタ出力
を入力としユーザー識別用のＲＯＭコード番号を格納し
たＲＯＭアドレスを発生ずるアドレスデコーダーとイニ
シャライズ信号によリセット（又はリセット）されプロ
グラムカウンタが所定カウント値になることによりリセ
ット（又はセット）されるフリップフロップとフリップ
フロップの出力によりプログラムＲＯＭ又はＲ，ＯＭコ
ード番号を格納したＲＯＭアドレスデコーダーを有効に
する制御回路とを含んで構成される。
ＲＯＭとプログラムカウンタとその出力を入力としプロ
グラムＲＯＭアドレスを選択するアドレスデコーダーと
を含むマイクロコンピュータにおいて、ユーザー識別用
のＲＯＭコード番号を格納したプログラムＲＯＭとは別
のＲＯＭとテストモード回路とプログラムカウンタ出力
を入力としユーザー識別用のＲＯＭコード番号を格納し
たＲＯＭアドレスを発生ずるアドレスデコーダーとイニ
シャライズ信号によリセット（又はリセット）されプロ
グラムカウンタが所定カウント値になることによりリセ
ット（又はセット）されるフリップフロップとフリップ
フロップの出力によりプログラムＲＯＭ又はＲ，ＯＭコ
ード番号を格納したＲＯＭアドレスデコーダーを有効に
する制御回路とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のＲＯＭを内蔵したマイクロ
コンピュータのコード番号確認テスト回路の回路図であ
る。最初に構成要素とその機能について説明をし、次に
全体としての動作を説明する。
コンピュータのコード番号確認テスト回路の回路図であ
る。最初に構成要素とその機能について説明をし、次に
全体としての動作を説明する。
１０１はリセット及びテストモード設定回路であり、リ
セット端子１１８及びテストモード設定端子１１７の端
子レベルによってリセット信号Ｒ８Ｔ及びテスト信号Ｔ
ＥＳＴを発生する。ここでは、リセット端子がＨｉｇｈ
レベルにある時Ｒ８Ｔ−”１′’、ＬＯＷレベルにある
ときＲ３ＴＩＩ ＯＩ＋とする。またテストモード設定
方法は様々考えられるが、ここではテストモード設定回
路に電源電圧の２〜３Ｖ以上の高い入力電圧を検出する
高電圧検出回路を用い、テストモード設定端子に高電圧
を印加した時にＴＥＳＴ−’“１′”とする。１０２は
ＲＳフリップフロップで°入力Ｓが“１′′のときにセ
ット状態（Ｑ＝１）、入力Ｒが“１′°のときにリセッ
ト状態（Ｑ＝０）となる。
セット端子１１８及びテストモード設定端子１１７の端
子レベルによってリセット信号Ｒ８Ｔ及びテスト信号Ｔ
ＥＳＴを発生する。ここでは、リセット端子がＨｉｇｈ
レベルにある時Ｒ８Ｔ−”１′’、ＬＯＷレベルにある
ときＲ３ＴＩＩ ＯＩ＋とする。またテストモード設定
方法は様々考えられるが、ここではテストモード設定回
路に電源電圧の２〜３Ｖ以上の高い入力電圧を検出する
高電圧検出回路を用い、テストモード設定端子に高電圧
を印加した時にＴＥＳＴ−’“１′”とする。１０２は
ＲＳフリップフロップで°入力Ｓが“１′′のときにセ
ット状態（Ｑ＝１）、入力Ｒが“１′°のときにリセッ
ト状態（Ｑ＝０）となる。
１０３は立ち上がり検出回路であり、１０２のＲＳフリ
ップフロップのロー出力の立ち上がり検出してパルスを
出力する。１０４はＯＲゲート。１０５はＮビット長の
プログラムカウンタであり、１０４のＯＲゲートが“１
°゛のときにリセット状態に、またリセット信号１０４
が０″でＴＥＳＴ＝ ’“１″のときには単なるアップ
カウンタとして動作する。１０６，１１２〜１１５はＡ
ＮＤゲート。１０７はアドレスデコーダーでＮビット幅
のプログラムカウンタの出力であるプログラムＲＯＭア
ドレス１１９を入力とし２Ｎ個のアドレスデコード出力
信号０，１・・・ ２Ｎ２．２”−１を出力する。１０
８は２Ｎワードの容量をもつユーザープログラムＲＯＭ
、１０９は２ワードのコード番号を格納するＲＯＭ、１
１０はデータバス、１１１は外部とのデータとの入出力
を行うボート回路、１１６は外部端子である。
ップフロップのロー出力の立ち上がり検出してパルスを
出力する。１０４はＯＲゲート。１０５はＮビット長の
プログラムカウンタであり、１０４のＯＲゲートが“１
°゛のときにリセット状態に、またリセット信号１０４
が０″でＴＥＳＴ＝ ’“１″のときには単なるアップ
カウンタとして動作する。１０６，１１２〜１１５はＡ
ＮＤゲート。１０７はアドレスデコーダーでＮビット幅
のプログラムカウンタの出力であるプログラムＲＯＭア
ドレス１１９を入力とし２Ｎ個のアドレスデコード出力
信号０，１・・・ ２Ｎ２．２”−１を出力する。１０
８は２Ｎワードの容量をもつユーザープログラムＲＯＭ
、１０９は２ワードのコード番号を格納するＲＯＭ、１
１０はデータバス、１１１は外部とのデータとの入出力
を行うボート回路、１１６は外部端子である。
次に本実施例の動作について説明する。リセット端子１
１８にＨｉｇｈレベル、テストモード設定端子に高電圧
を印加すると、Ｒ３Ｔ＝”１”となる。この状態ではＯ
Ｒゲート１０４は１°′に固定され、プログラムカウン
タ１０５はリセットされ、アドレスデコーダー１０７の
出力信号Ｏのみが選択される。
１８にＨｉｇｈレベル、テストモード設定端子に高電圧
を印加すると、Ｒ３Ｔ＝”１”となる。この状態ではＯ
Ｒゲート１０４は１°′に固定され、プログラムカウン
タ１０５はリセットされ、アドレスデコーダー１０７の
出力信号Ｏのみが選択される。
一方、ＡＮＤゲート１０６はＲＳフリップフロップ１０
２がセット（Ｑ＝１．更−〇）、ＴＥＳＴ−’“１“′
であるので１′′に固定され、結局コード番号格納ＲＯ
Ｍ １０９のＯ番地が選択される。
２がセット（Ｑ＝１．更−〇）、ＴＥＳＴ−’“１“′
であるので１′′に固定され、結局コード番号格納ＲＯ
Ｍ １０９のＯ番地が選択される。
この状態（Ｒ８Ｔ−“１”、ＴＥＳＴ−“’１”）から
リセット端子１１８をＬＯＷレベルにするとＲ３Ｔ−“
０″となり、同時にＯＲゲート１０４の出力も“０°°
となり、プログラムカウンタ１０５はカウントＵＰして
いく。カウント値が１（１０進）までは、ＡＮＤゲート
１１４と１１５の出力は“０″で、コード番号格納ＲＯ
Ｍ １０９が選択されそこち格納されたコード番号が１
１０のデータバスを通して外部端子１１６へ出力される
。
リセット端子１１８をＬＯＷレベルにするとＲ３Ｔ−“
０″となり、同時にＯＲゲート１０４の出力も“０°°
となり、プログラムカウンタ１０５はカウントＵＰして
いく。カウント値が１（１０進）までは、ＡＮＤゲート
１１４と１１５の出力は“０″で、コード番号格納ＲＯ
Ｍ １０９が選択されそこち格納されたコード番号が１
１０のデータバスを通して外部端子１１６へ出力される
。
プログラムカウンタ１０５の値が２（１０進）になると
、フリップフロップ１０２がリセットされそのｑ−出力
は“１”に立ちあがり、立ち上がり検出回路１０３で立
ち上がりのエツジを検出すると、プログラムカウンタ１
０５にリセットがかけられ再度カウント値は０（１０進
）からカウントＵＰする。このときＲＳフリップフロッ
プ１０２はリセット状態（Ｑ＝０）にある為、ＡＮＤゲ
ート１０６は常に０に固定され、本ＲＯＭ１０８のデー
タがデータバス１１０を通し、外部端子１１６に出力さ
れる。
、フリップフロップ１０２がリセットされそのｑ−出力
は“１”に立ちあがり、立ち上がり検出回路１０３で立
ち上がりのエツジを検出すると、プログラムカウンタ１
０５にリセットがかけられ再度カウント値は０（１０進
）からカウントＵＰする。このときＲＳフリップフロッ
プ１０２はリセット状態（Ｑ＝０）にある為、ＡＮＤゲ
ート１０６は常に０に固定され、本ＲＯＭ１０８のデー
タがデータバス１１０を通し、外部端子１１６に出力さ
れる。
ＲＯＭの内蔵したマイクロコンピュータでは、通常ＲＯ
Ｍのデータが正しいかどうかを確認する為、ＬＳＩテス
タで内部ＲＯＭのデータを外部に読み出し期待値と照合
し、テストを行なう。この内部ＲＯＭのデータを読み出
す時に、ＲＯＭコード番号を格納したＲＯＭのデータを
外に読み出し、その出力値によってＲＯＭコード番号を
確認できる。
Ｍのデータが正しいかどうかを確認する為、ＬＳＩテス
タで内部ＲＯＭのデータを外部に読み出し期待値と照合
し、テストを行なう。この内部ＲＯＭのデータを読み出
す時に、ＲＯＭコード番号を格納したＲＯＭのデータを
外に読み出し、その出力値によってＲＯＭコード番号を
確認できる。
以上説明したように本発明は、所定容量のプログラムＲ
ＯＭとは別にユーザー識別用のＲＯＭコード番号を格納
する為のＲＯＭを設け、テストモード時に内部のプログ
ラムＲＯＭのデータを外部に読み出すと共にＲＯＭコー
ド番号も外部に読み出すことによって、外部からしかも
封止後の完成品においてもＲＯＭコード番号が確認でき
るという効果がある。
ＯＭとは別にユーザー識別用のＲＯＭコード番号を格納
する為のＲＯＭを設け、テストモード時に内部のプログ
ラムＲＯＭのデータを外部に読み出すと共にＲＯＭコー
ド番号も外部に読み出すことによって、外部からしかも
封止後の完成品においてもＲＯＭコード番号が確認でき
るという効果がある。
またマイクロコンピュータの機能として必ず備えている
プログラムカウンタをテストモード時にＲＯＭコード番
号読み出し用のカウンタとして用いている為、比較的簡
単な回路の付加で、外からアドレスを供給してやる必要
もなく、ＲＯＭコード番号の確認ができる付随的な効果
もある。
プログラムカウンタをテストモード時にＲＯＭコード番
号読み出し用のカウンタとして用いている為、比較的簡
単な回路の付加で、外からアドレスを供給してやる必要
もなく、ＲＯＭコード番号の確認ができる付随的な効果
もある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の一例の回路図である。 １０１・・・リセット・テストモード設定回路、１０２
・・・ＲＳフリップフロップ、１０３・・・立ち上がり
検出回路、１０４・・・ＯＲゲート、１０５・・・プロ
グラムカウンタ、１０６・・・ＡＮＤゲート、１０７・
・・アドレスデコーダー、１０８・・・プログラムＲＯ
Ｍ、１０９・・・コード番号格納ＲＯＭ、１１０・・・
データバス、１１１・・・ボート回路、１１２〜１１５
・・・ＡＮＤゲート、１１６・・・外部端子、１１７・
・・テストモード設定端子、１１８・・・リセット端子
、１１９・・・プログラムＲＯＭアドレスバス、２００
〜２０３・・・ＲＯＭコード番号チエツク用Ｎチャンネ
ルトランジスタ、２１０〜２１３・・・チエツク用パッ
ド。
の一例の回路図である。 １０１・・・リセット・テストモード設定回路、１０２
・・・ＲＳフリップフロップ、１０３・・・立ち上がり
検出回路、１０４・・・ＯＲゲート、１０５・・・プロ
グラムカウンタ、１０６・・・ＡＮＤゲート、１０７・
・・アドレスデコーダー、１０８・・・プログラムＲＯ
Ｍ、１０９・・・コード番号格納ＲＯＭ、１１０・・・
データバス、１１１・・・ボート回路、１１２〜１１５
・・・ＡＮＤゲート、１１６・・・外部端子、１１７・
・・テストモード設定端子、１１８・・・リセット端子
、１１９・・・プログラムＲＯＭアドレスバス、２００
〜２０３・・・ＲＯＭコード番号チエツク用Ｎチャンネ
ルトランジスタ、２１０〜２１３・・・チエツク用パッ
ド。
Claims (1)
- 第１の読み出し専用メモリ（以下「ＲＯＭ」と称す）と
前記第１のＲＯＭのアドレスを生成するプログラムカウ
ンタと前記プログラムカウンタ出力を入力し前記第１の
ＲＯＭのアドレスを選択する第１のアドレスデコーダー
とを含むマイクロコンピュータにおいて、ユーザー識別
用ＲＯＭコード番号を格納した第２のＲＯＭとテストモ
ード設定回路と前記プログラムカウンタ出力を入力とし
前記の第２のＲＯＭアドレスを選択する信号を発生する
第２のアドレスデコーダと、イニシャライズ信号によリ
セット（又はリセット）され前記プログラムカウンタが
所定カウント値になることによりリセット（又はセット
）されるフリップフロップと、該フリップフロップの出
力により第１又は第２のアドレスレコーダを有効にする
制御回路とを有し、テストモードを設定し前記の第１及
び第２のＲＯＭの内容を外部に読み出すことができる様
にしたことを特徴とするＲＯＭコード番号確認テスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198311A JPH0246600A (ja) | 1988-08-08 | 1988-08-08 | Ｒｏｍコード番号確認テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198311A JPH0246600A (ja) | 1988-08-08 | 1988-08-08 | Ｒｏｍコード番号確認テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246600A true JPH0246600A (ja) | 1990-02-15 |
Family
ID=16389020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198311A Pending JPH0246600A (ja) | 1988-08-08 | 1988-08-08 | Ｒｏｍコード番号確認テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258554A (ja) * | 1992-03-13 | 1993-10-08 | Nec Yamaguchi Ltd | 半導体装置 |
-
1988
- 1988-08-08 JP JP63198311A patent/JPH0246600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258554A (ja) * | 1992-03-13 | 1993-10-08 | Nec Yamaguchi Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970727A (en) | Semiconductor integrated circuit having multiple self-test functions and operating method therefor | |
| US7266848B2 (en) | Integrated circuit security and method therefor | |
| EP0808487B1 (en) | Apparatus and method for entering and executing test mode operations for memory | |
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| JP2000122931A (ja) | デジタル集積回路 | |
| US5142536A (en) | Data processor | |
| US5144627A (en) | Test mode switching system for lsi | |
| US20100096629A1 (en) | Multi-chip module for automatic failure analysis | |
| JPH04195546A (ja) | マイクロコンピュータのテストモード設定回路 | |
| US8148996B2 (en) | Circuit testing apparatus | |
| US4636945A (en) | Microprocessor | |
| US6407960B1 (en) | Arrangement for programming selected device registers during initialization from an external memory | |
| JPH0246600A (ja) | Ｒｏｍコード番号確認テスト回路 | |
| US7184545B2 (en) | Semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
| US7191323B2 (en) | Information processing unit selecting one of reset vector addresses | |
| US7340313B2 (en) | Monitoring device for monitoring internal signals during initialization of an electronic circuit | |
| US7071676B2 (en) | Circuit configuration and method for measuring at least one operating parameter for an integrated circuit | |
| KR100244469B1 (ko) | 반도체 메모리 | |
| JP4121594B2 (ja) | 不揮発メモリ内蔵マイクロコンピュータ | |
| US5724290A (en) | Method and programming device for detecting an error in a memory | |
| JPS6220960Y2 (ja) | ||
| KR200238130Y1 (ko) | 마이크로 콘트롤러 | |
| JPH01118933A (ja) | シングルチップマイクロコンピュータ | |
| JP3963135B2 (ja) | 不揮発性メモリのテスト制御方法 | |
| KR100313540B1 (ko) | 마이크로 컨트롤러의 테스트 회로 |