JPH0361874A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0361874A JPH0361874A JP1198495A JP19849589A JPH0361874A JP H0361874 A JPH0361874 A JP H0361874A JP 1198495 A JP1198495 A JP 1198495A JP 19849589 A JP19849589 A JP 19849589A JP H0361874 A JPH0361874 A JP H0361874A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims abstract description 79
- 238000012795 verification Methods 0.000 abstract description 2
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、読み出し書きこみ可能なメモリ（Ｒｅａｄ
／ｌ１ｒｉｔｅ Ｍｅｍｏｒｙ ％以下ＲＷＭと略す）
を内蔵した論理集積回路に関するものである。
／ｌ１ｒｉｔｅ Ｍｅｍｏｒｙ ％以下ＲＷＭと略す）
を内蔵した論理集積回路に関するものである。
近年の集積回路製造技術の向上に伴い、読み出し書きこ
み可能なメモリ （ＲＷＭ）を内蔵する論理集積回路が
多くなってきている。
み可能なメモリ （ＲＷＭ）を内蔵する論理集積回路が
多くなってきている。
第６図は従来のＲＷＭ内蔵半導体集積回路のブロック図
である０図において、（ｌａ）、 （ｌｂ）・・・・・
・（１■）は入力端子、（２）は入力回路、（３）は論
理回路、制御信号、（４）は論理回路、（５）はＲＷ
Ｍ ｉｔ’制御出力、（６）はＲＷＭ書きこみデータ信
号、（ｎはＲＷＭ読み出しデータ入力、（（イ）はＲＷ
Ｍ、＋９１は論理回路出力、α・は出力回路、（ｌｌａ
） 、 （ｌｌｂ）・・・・・・ （１１曽）は出力端
子を示す。
である０図において、（ｌａ）、 （ｌｂ）・・・・・
・（１■）は入力端子、（２）は入力回路、（３）は論
理回路、制御信号、（４）は論理回路、（５）はＲＷ
Ｍ ｉｔ’制御出力、（６）はＲＷＭ書きこみデータ信
号、（ｎはＲＷＭ読み出しデータ入力、（（イ）はＲＷ
Ｍ、＋９１は論理回路出力、α・は出力回路、（ｌｌａ
） 、 （ｌｌｂ）・・・・・・ （１１曽）は出力端
子を示す。
次に動作について説明する。集積回路外より与えられた
信号は入力端子（ｌａ）、 （ｌｂ）・・・・・・（１
鵬〉より入力され、入力回路（２）を介して論理回路制
御信号（３）となって論理回路（４）を駆動する。
信号は入力端子（ｌａ）、 （ｌｂ）・・・・・・（１
鵬〉より入力され、入力回路（２）を介して論理回路制
御信号（３）となって論理回路（４）を駆動する。
論理回路（４）はその動作中に中間生成データを保存す
るためＲＷＭＩ１４ＩＩＩ出力（５）を生威し、ＲＷＭ
書きこみデータ信号（６）をＲＷ Ｍ ＋８１に書きこ
む、後刻ＲＷ Ｍ ＋８１に書きこんだ中間生成データ
をとりこむため論理回路（４）はＲＷ Ｍ １１１１
？Ｉ出力（５）を生威し、ＲＷＭ読み出しデータ入力（
７）を取りこみ、これを加エして論理回路出力（９）を
出力回路α呻を介して出力端子（ｌｌａ） 、 （ｌｌ
ｂ）・・・・・・（１１）より出力する。
るためＲＷＭＩ１４ＩＩＩ出力（５）を生威し、ＲＷＭ
書きこみデータ信号（６）をＲＷ Ｍ ＋８１に書きこ
む、後刻ＲＷ Ｍ ＋８１に書きこんだ中間生成データ
をとりこむため論理回路（４）はＲＷ Ｍ １１１１
？Ｉ出力（５）を生威し、ＲＷＭ読み出しデータ入力（
７）を取りこみ、これを加エして論理回路出力（９）を
出力回路α呻を介して出力端子（ｌｌａ） 、 （ｌｌ
ｂ）・・・・・・（１１）より出力する。
上記のような集積回路の良／不良を試験するにあたって
は、内部のＲＷ Ｍ （８１のすべてにデータが書きこ
み／読み出しされてその結果が期待通りの出力が、出力
端子（ｌｌａ） （ｌｌｂ）・・・・・・（１１■）よ
り出力されるかどうかを検査する必要があるが、論理回
路（４）がＲＷＭＱυの全領域にデータを書きこみ、読
み出すまでには長大な時間を必要とするため、テストコ
ストが莫大となり実用的ではない。
は、内部のＲＷ Ｍ （８１のすべてにデータが書きこ
み／読み出しされてその結果が期待通りの出力が、出力
端子（ｌｌａ） （ｌｌｂ）・・・・・・（１１■）よ
り出力されるかどうかを検査する必要があるが、論理回
路（４）がＲＷＭＱυの全領域にデータを書きこみ、読
み出すまでには長大な時間を必要とするため、テストコ
ストが莫大となり実用的ではない。
このため第７図のブロック図に示すような集積回路内の
論理回路（４）とＲＷ Ｍ （８１とを別々に試験可能
な構成とした半導体集積回路がある。
論理回路（４）とＲＷ Ｍ （８１とを別々に試験可能
な構成とした半導体集積回路がある。
第７図において、（ｌａ） 〜（１ｍ）、＋２１〜（１
１、（ｌｌａ）〜（１１■）は第６図に示したものと同
等である。（２）はＲＷＭ制御入力、０はＲＷＭデータ
入力、（２）はＲＷＭデータ出力、α９はテスト入力、
Ｏｌはテスト制御回路、αＤはテスト用ＲＷＭ制御出力
、Ｑｌはテスト用データ信号、α噂はテスト用スイッチ
制御信号、（至）は出力回路入力、（２１）はＲＷＭ１
１１人力切りかえスイッチ、（２２）はＲＷＭデータ入
力切りかえスイッチ、（２３〉はＲＷＭ読み出しデータ
信号切りかえスイッチ、（２４）は出力回路入力切りか
えスイッチを示す。
１、（ｌｌａ）〜（１１■）は第６図に示したものと同
等である。（２）はＲＷＭ制御入力、０はＲＷＭデータ
入力、（２）はＲＷＭデータ出力、α９はテスト入力、
Ｏｌはテスト制御回路、αＤはテスト用ＲＷＭ制御出力
、Ｑｌはテスト用データ信号、α噂はテスト用スイッチ
制御信号、（至）は出力回路入力、（２１）はＲＷＭ１
１１人力切りかえスイッチ、（２２）はＲＷＭデータ入
力切りかえスイッチ、（２３〉はＲＷＭ読み出しデータ
信号切りかえスイッチ、（２４）は出力回路入力切りか
えスイッチを示す。
次に第７図によって動作を説明する。
この集積回路が、実際に動作を行う場合はＲＷＭｉｌ１
ｍ入力切りかえスイッチ（２１〉は論理回路（４）のＲ
ＷＭＩＩＩ御出力（５）とＲＷ Ｍ （８１のＲＷＭ！
１１１１１入力（２）と接続し、ＲＷＭ読み出しデータ
入力切りかえスイッチ（２２）は、論理回路（４）のＲ
ＷＭ書きこみデータ信号（６）とＲＷ Ｍ （８１のＲ
ＷＭデータ入力α勇と接続し、ＲＷＭ読み出しデータ信
号切りかえスイッチ（２３）はＲＷＭデータ出力（２）
と論理回路読み出しデータ入力（７）と接続し、出力回
路入力切りかえスイッチ（２４）は論理回路出力（９）
と出力回路入力（２）とを接続する。これらのスイッチ
は入力回路（２）よりのテスト入力（２）によりテスト
制御回路αＧのテスト用スイッチｌｉＩＩｍ信号Ｑｌに
より制御される。この場合、集積回路内の信号の流れは
第６図と同様となる。
ｍ入力切りかえスイッチ（２１〉は論理回路（４）のＲ
ＷＭＩＩＩ御出力（５）とＲＷ Ｍ （８１のＲＷＭ！
１１１１１入力（２）と接続し、ＲＷＭ読み出しデータ
入力切りかえスイッチ（２２）は、論理回路（４）のＲ
ＷＭ書きこみデータ信号（６）とＲＷ Ｍ （８１のＲ
ＷＭデータ入力α勇と接続し、ＲＷＭ読み出しデータ信
号切りかえスイッチ（２３）はＲＷＭデータ出力（２）
と論理回路読み出しデータ入力（７）と接続し、出力回
路入力切りかえスイッチ（２４）は論理回路出力（９）
と出力回路入力（２）とを接続する。これらのスイッチ
は入力回路（２）よりのテスト入力（２）によりテスト
制御回路αＧのテスト用スイッチｌｉＩＩｍ信号Ｑｌに
より制御される。この場合、集積回路内の信号の流れは
第６図と同様となる。
第７図の集積回路において、テストを行う際の各スイッ
チの切りかえ状態を第８図ないし第１１図の各ブロック
図に示し、第８図はＲＷ Ｍ （８１をテストする場合
、第９図は論理回路（４１をテストする場合、第１０図
はＲｗＭｗｔｍ出力（５）をテストする場合、第１１図
はＲＷＭ書きこみデータ信号（６）をテストする場合を
それぞれ示す０図において（ｌａ）〜（１ｍ）、（２１
〜Ｑｌ 、 （ｌｌａ） 〜（ｌ１ｍ） 、ｕ 〜
（２４）は第７図に示したものと同等であるので説明を
省略する。
チの切りかえ状態を第８図ないし第１１図の各ブロック
図に示し、第８図はＲＷ Ｍ （８１をテストする場合
、第９図は論理回路（４１をテストする場合、第１０図
はＲｗＭｗｔｍ出力（５）をテストする場合、第１１図
はＲＷＭ書きこみデータ信号（６）をテストする場合を
それぞれ示す０図において（ｌａ）〜（１ｍ）、（２１
〜Ｑｌ 、 （ｌｌａ） 〜（ｌ１ｍ） 、ｕ 〜
（２４）は第７図に示したものと同等であるので説明を
省略する。
ＲＷ Ｍ （８１をテストする場合には第８図の如くＲ
Ｗ Ｍ ＊Ｊ ’Ｍ入力切りかえスイッチ（２１）はテ
スト制御回路Ｏ１のテスト用ＲＷ Ｍ ＩＩ ｆａ出力
α力とＲＷ Ｍ （８）のＲＷＭ制御入力（２）を接続
し、ＲＷＭデータ入力切りかえスイッチ（２２）はテス
ト制御回路α・のテスト用データ信号（至）とＲＷ Ｍ
（８）のＲＷＭデータ人力０３と接続し、出力回路入
力切りかえスイッチ（２４）はＲＷ Ｍ （８１のＲＷ
Ｍデータ出力（２）と出力回路［１１の出力回路入力（
至）とを接続する。
Ｗ Ｍ ＊Ｊ ’Ｍ入力切りかえスイッチ（２１）はテ
スト制御回路Ｏ１のテスト用ＲＷ Ｍ ＩＩ ｆａ出力
α力とＲＷ Ｍ （８）のＲＷＭ制御入力（２）を接続
し、ＲＷＭデータ入力切りかえスイッチ（２２）はテス
ト制御回路α・のテスト用データ信号（至）とＲＷ Ｍ
（８）のＲＷＭデータ人力０３と接続し、出力回路入
力切りかえスイッチ（２４）はＲＷ Ｍ （８１のＲＷ
Ｍデータ出力（２）と出力回路［１１の出力回路入力（
至）とを接続する。
この接続状態で入力端子（ｌａ） （ｌｂ）・・・・・
・（１ｇ＋）より適切な信号を入れテスト用ＲＷＭ制御
出力αＤを制御しテストデータをテスト用データ信号ａ
ｌｌを通じてＲＷ Ｍ （８１に書きこみ、そのデータ
を出力回路入力切りかえスイッチ（２４）を介して出力
回路Ｏ１に導き出力端子（ｌｌａ） （ｌｌｂ）・・・
・・・（ＩＩｍ）より取り出すことにより、第６図の集
積回路に比してはるかに高速にテストが実行できる。
・（１ｇ＋）より適切な信号を入れテスト用ＲＷＭ制御
出力αＤを制御しテストデータをテスト用データ信号ａ
ｌｌを通じてＲＷ Ｍ （８１に書きこみ、そのデータ
を出力回路入力切りかえスイッチ（２４）を介して出力
回路Ｏ１に導き出力端子（ｌｌａ） （ｌｌｂ）・・・
・・・（ＩＩｍ）より取り出すことにより、第６図の集
積回路に比してはるかに高速にテストが実行できる。
論理回路（４）をテストする場合には第９図の如くＲＷ
Ｍ読み出しデータ信号切りかえスイッチ（２３）はテス
ト制御回路ａ１９のテスト用データ信号０１と論理回路
［４）のＲＷＭの読み出しデータ入力（７）と接続し、
出力回路入力切りかえスイッチ（２４）は、論理回路（
４）の論理回路出力（９）と出力回路αのの出力回路入
力（２）とを接続する。
Ｍ読み出しデータ信号切りかえスイッチ（２３）はテス
ト制御回路ａ１９のテスト用データ信号０１と論理回路
［４）のＲＷＭの読み出しデータ入力（７）と接続し、
出力回路入力切りかえスイッチ（２４）は、論理回路（
４）の論理回路出力（９）と出力回路αのの出力回路入
力（２）とを接続する。
この接続状態で入力端子（ｌａ） （ｌｂ）・・・・・
・（１醜）より適切な信号を入力し論理回路（４）に通
常動作と同一動作を行わせ、本来の通常動作ではＲＷ
Ｍ １１１１）よりのＲＷＭデータ出力α〜が与えられ
るところのＲＷＭ読み出しデータ入力（７）にテスト制
御回路０ＩＩよりのテスト用データ信号α・を与えるこ
とにより、ＲＷ Ｍ （８１と完全に分離して論理回路
（４）の試験が行われる。
・（１醜）より適切な信号を入力し論理回路（４）に通
常動作と同一動作を行わせ、本来の通常動作ではＲＷ
Ｍ １１１１）よりのＲＷＭデータ出力α〜が与えられ
るところのＲＷＭ読み出しデータ入力（７）にテスト制
御回路０ＩＩよりのテスト用データ信号α・を与えるこ
とにより、ＲＷ Ｍ （８１と完全に分離して論理回路
（４）の試験が行われる。
この場合、論理回路（４）のＲＷ Ｍ Ｉｌｌ ’４Ｂ
出力（５）またはＲＷＭ書きこみデータ信号（６）の不
良が検出できない危険があるが、これらについては第１
０図の如く出力回路入力きりかえスイッチ（２４）によ
り論理回路（４）のＲＷＭ制御出力（５）と出力回路（
２）の出力回路入力（至）とを接続する状態でのテスト
、および第１１図の如く出力回路人力きりかえスイッチ
（２４〉により論理回路（４）のＲＷＭ書きこみデータ
信号（６）と出力回路α・の出力回路入力（至）とを接
続する状態でのテストを行うことにより回避できる。
出力（５）またはＲＷＭ書きこみデータ信号（６）の不
良が検出できない危険があるが、これらについては第１
０図の如く出力回路入力きりかえスイッチ（２４）によ
り論理回路（４）のＲＷＭ制御出力（５）と出力回路（
２）の出力回路入力（至）とを接続する状態でのテスト
、および第１１図の如く出力回路人力きりかえスイッチ
（２４〉により論理回路（４）のＲＷＭ書きこみデータ
信号（６）と出力回路α・の出力回路入力（至）とを接
続する状態でのテストを行うことにより回避できる。
従来の半導体集積回路は以上のように構成されているの
で、論理回路のＲＷＭ制御出力、ＲＷＭ書きこみデータ
信号の変化速度は論理回出力に比して高速に変化する信
号である場合が多く、安定に試験をすることが難しいと
いう問題点があった。
で、論理回路のＲＷＭ制御出力、ＲＷＭ書きこみデータ
信号の変化速度は論理回出力に比して高速に変化する信
号である場合が多く、安定に試験をすることが難しいと
いう問題点があった。
この発明は上記のような問題点を解決するためになされ
たものであり、ＲＷＭを内蔵する集積回路において、テ
ストを容易化することを目的としている。
たものであり、ＲＷＭを内蔵する集積回路において、テ
ストを容易化することを目的としている。
この発明に係る半導体集積回路は、テスト状態において
内部信号を内蔵する読み出、し書きこみ可能メモリに書
きこみ後刻それを読み出すことを可能な構成としたもの
である。
内部信号を内蔵する読み出、し書きこみ可能メモリに書
きこみ後刻それを読み出すことを可能な構成としたもの
である。
この発明による半導体集積回路において、テスト状態に
おいて高速な内部信号を一旦内蔵する読み出し書きこみ
可能なメモリに書きこんでおき後に速度を落としてメモ
リ読み出し動作を行うことにより高速信号を外部より安
定にテストを行うことが可能になる。
おいて高速な内部信号を一旦内蔵する読み出し書きこみ
可能なメモリに書きこんでおき後に速度を落としてメモ
リ読み出し動作を行うことにより高速信号を外部より安
定にテストを行うことが可能になる。
以下、この発明の一実施例を図について説明する。
第１図は半導体集積回路のブロック図である。
第２図ないし第５図は第１図の集積回路においてテスト
を行う際の各スイッチの切りかえ状態を示すブロック図
で、第２図は論理回路出力をテストする場合、第３図は
ＲＷ Ｍ ｉｌｌ １１出力をテストする場合、第４図
はＲＷＭ書きこみデータ信号をテストする場合、第５図
はＲＷＭをテストする場合をそれぞれ示す。
を行う際の各スイッチの切りかえ状態を示すブロック図
で、第２図は論理回路出力をテストする場合、第３図は
ＲＷ Ｍ ｉｌｌ １１出力をテストする場合、第４図
はＲＷＭ書きこみデータ信号をテストする場合、第５図
はＲＷＭをテストする場合をそれぞれ示す。
図において（ｌａ） 〜（１ｍ）、＋２１〜Ｑｌ、（ｌ
ｌａ） 〜（ＩＩｍ）（２）〜（２４）は第６図及び第
７図の従来例に示したのと同等であるので説明を省略す
る。
ｌａ） 〜（ＩＩｍ）（２）〜（２４）は第６図及び第
７図の従来例に示したのと同等であるので説明を省略す
る。
第１図において、ＲＷＭｉｍ入力切り入力法イッチ（２
１）はＲＷＭｌｉＩＩ御人力Ｏを論理回路（４）のＲＷ
Ｍｌｌ１ｍ出力（５）とテスト用ＲＷＭ制御出力α力と
を切りかえる働き、ＲＷＭデータ入力入力式えスイッチ
、（２２）はＲＷＭデータ入力（至）を論理回路（４）
のＲＷＭ書き込みデータ信号（６）とＲＷＭ制御出力（
５）と論理回路出力（９）とテスト用データ信号α榎と
を切りかえる働き、ＲＷＭ読み出しデータ信号切りかえ
スイッチ（２３）は論理回路（４）のＲＷＭ読み出しデ
ータ人力（７）をＲＷＭデータ出力αＯとテスト用デー
タ信号Ｑｌとを切りかえる働き、出力回路入力切りかえ
スイッチ（２４）は出力回路人力Ｑ・を論理回路出力（
９）とＲＷＭデータ出力（２）とで切りかえる働きをそ
れぞれ行う。
１）はＲＷＭｌｉＩＩ御人力Ｏを論理回路（４）のＲＷ
Ｍｌｌ１ｍ出力（５）とテスト用ＲＷＭ制御出力α力と
を切りかえる働き、ＲＷＭデータ入力入力式えスイッチ
、（２２）はＲＷＭデータ入力（至）を論理回路（４）
のＲＷＭ書き込みデータ信号（６）とＲＷＭ制御出力（
５）と論理回路出力（９）とテスト用データ信号α榎と
を切りかえる働き、ＲＷＭ読み出しデータ信号切りかえ
スイッチ（２３）は論理回路（４）のＲＷＭ読み出しデ
ータ人力（７）をＲＷＭデータ出力αＯとテスト用デー
タ信号Ｑｌとを切りかえる働き、出力回路入力切りかえ
スイッチ（２４）は出力回路人力Ｑ・を論理回路出力（
９）とＲＷＭデータ出力（２）とで切りかえる働きをそ
れぞれ行う。
これらのスイッチはテスト制御回路（至）より発生する
テスト用スイッチ制御信号ａ・で切りかえを制御する。
テスト用スイッチ制御信号ａ・で切りかえを制御する。
次に動作について説明する。
通常の動作においては第１図の如＜、ＲＷＭ制御制御入
力側えスイッチ（２１）は論理回路（４）のＲＷＭ１１
１ｍ出力（５）とＲＷＭ１１１１人力Ｑｊと１ｌａＬ、
ＲＷＭデータ入力入力式えスイッチ（２２）は論理回路
（４）のＲＷＭ書きこみデータ信号（６）とＲＷＭデー
タ入力（至）とを接続し、ＲＷＭ読みだしデータ信号切
りかえスイッチ（２３）はＲＷＭデータ出力（２）と論
理回路（４）のＲＷＭ読み出しデータ入力（７）とを接
続し、出力回路入力切りかえスイッチ（２４）は論理回
路出力（９）と出力回路入力（至）とを接続する。この
場合、論理回路（４）は入力回路（２）より論理回路制
御信号（３）を受けとり、ＲＷ Ｍ （８１ニ対して、
ＲｗＭＩＩＩｌｌＩ出力（５）を与えて、ＲＷＭ書きこ
みデータ信号（６）のデータ書きこみおよびＲＷＭ読み
出しデータ入力（７）の読み出しを行い、その結果を基
に、論理回路出力（９）を出力回路α呻を経て出力端子
（Ｉｌａ） （Ｉｌｂ） ・・・・・・（１ｂ＋）より
出力する。
力側えスイッチ（２１）は論理回路（４）のＲＷＭ１１
１ｍ出力（５）とＲＷＭ１１１１人力Ｑｊと１ｌａＬ、
ＲＷＭデータ入力入力式えスイッチ（２２）は論理回路
（４）のＲＷＭ書きこみデータ信号（６）とＲＷＭデー
タ入力（至）とを接続し、ＲＷＭ読みだしデータ信号切
りかえスイッチ（２３）はＲＷＭデータ出力（２）と論
理回路（４）のＲＷＭ読み出しデータ入力（７）とを接
続し、出力回路入力切りかえスイッチ（２４）は論理回
路出力（９）と出力回路入力（至）とを接続する。この
場合、論理回路（４）は入力回路（２）より論理回路制
御信号（３）を受けとり、ＲＷ Ｍ （８１ニ対して、
ＲｗＭＩＩＩｌｌＩ出力（５）を与えて、ＲＷＭ書きこ
みデータ信号（６）のデータ書きこみおよびＲＷＭ読み
出しデータ入力（７）の読み出しを行い、その結果を基
に、論理回路出力（９）を出力回路α呻を経て出力端子
（Ｉｌａ） （Ｉｌｂ） ・・・・・・（１ｂ＋）より
出力する。
論理回路（４）の論理回路出力（９）のテストを行う場
合は、第２図の如＜、ＲＷＭ制御制御入力態えスイッチ
（２１）はテスト用ＲＷＭ制御出力０７）とＲＷＭ制御
人力Ｏとを接続し、ＲＷＭデータ入力入力側えスイッチ
（２２）は論理回路出力（９）とＲＷＭデータ入力（至
）とを接続し、ＲＷＭ読みだしデータ信号切りかえスイ
ッチ（２３）はテスト用データ信号α・と論理回路（４
）のＲＷＭ読み出しデータ人力（７）とを接続し、出力
回路切りかえスイッチ（２４）はＲＷＭデータ出力（＋
４１と出力回路入力（至）とを接続する。この時、論理
回路（４）は入力回路（２）より論理回路制御信号（３
）を受けとり、ＲＷＭ＠御出力（５）、ＲＷＭ書きこみ
データ信号（６）を発生するが、これらは切り捨てられ
テスト制御＠路ａＩ９よりのテスト用データ信号α瞬を
ＲＷＭ読み出しデータ入力（７）として受けとり論理回
路出力（９）を発生する。この論理回路出力（９）はＲ
ＷＭデータ入力入力側えスッチ（２２）を介してＲＷ
Ｍ （８ンにテスト用ＲＷＭＷｊｍ出力＜ＩＴＪの制御
のもとに書きこみが行われる。論理回路出力（９）の検
証は論理回路出力（９）の状態変化を逐次書きこんだＲ
ＷＭ（８）を後刻に低速に読み出しを行いＲＷＭデータ
出力αＯを出力回路入力切りかえスイッチ（２４）を介
して出力することによって安定に正常／異常の判定を行
うことが出来る。
合は、第２図の如＜、ＲＷＭ制御制御入力態えスイッチ
（２１）はテスト用ＲＷＭ制御出力０７）とＲＷＭ制御
人力Ｏとを接続し、ＲＷＭデータ入力入力側えスイッチ
（２２）は論理回路出力（９）とＲＷＭデータ入力（至
）とを接続し、ＲＷＭ読みだしデータ信号切りかえスイ
ッチ（２３）はテスト用データ信号α・と論理回路（４
）のＲＷＭ読み出しデータ人力（７）とを接続し、出力
回路切りかえスイッチ（２４）はＲＷＭデータ出力（＋
４１と出力回路入力（至）とを接続する。この時、論理
回路（４）は入力回路（２）より論理回路制御信号（３
）を受けとり、ＲＷＭ＠御出力（５）、ＲＷＭ書きこみ
データ信号（６）を発生するが、これらは切り捨てられ
テスト制御＠路ａＩ９よりのテスト用データ信号α瞬を
ＲＷＭ読み出しデータ入力（７）として受けとり論理回
路出力（９）を発生する。この論理回路出力（９）はＲ
ＷＭデータ入力入力側えスッチ（２２）を介してＲＷ
Ｍ （８ンにテスト用ＲＷＭＷｊｍ出力＜ＩＴＪの制御
のもとに書きこみが行われる。論理回路出力（９）の検
証は論理回路出力（９）の状態変化を逐次書きこんだＲ
ＷＭ（８）を後刻に低速に読み出しを行いＲＷＭデータ
出力αＯを出力回路入力切りかえスイッチ（２４）を介
して出力することによって安定に正常／異常の判定を行
うことが出来る。
論理回路（４）のＲＷＭ制御出力（５）については第３
図の如＜ＲＷＭデータ入力入力側えスイッチ（２２）に
よってＲＷＭｖＪ′ａ出力（５）とＲＷＭデータ入力０
１とを接続することにより、上記と同じ手法でテストが
実施例できる。
図の如＜ＲＷＭデータ入力入力側えスイッチ（２２）に
よってＲＷＭｖＪ′ａ出力（５）とＲＷＭデータ入力０
１とを接続することにより、上記と同じ手法でテストが
実施例できる。
同様に論理回路（４）のＲＷＭ書きこみデータ信号（６
）については第４図の如＜、ＲＷＭデータ入力入力側え
スイッチ（２２）によってＲＷＭ書きこみデータ信号（
６）とＲＷＭデータ入力α国とを接続することによりや
はり同じ手法でテストが実施できる。
）については第４図の如＜、ＲＷＭデータ入力入力側え
スイッチ（２２）によってＲＷＭ書きこみデータ信号（
６）とＲＷＭデータ入力α国とを接続することによりや
はり同じ手法でテストが実施できる。
集積回路中のＲＷ Ｍ ｆｉｌ単体のテストについては
第５図の如＜ ＲＷＭ制御制御入力態えスイッチ（２１
）はテスト用ＲＷＭ？＃Ｉ御出力ＯＤとＲＷ Ｍ ＩＩ
１１１入力（２）とを接続し、ＲＷＭデータ入力入力
側えスイッチ（２２）はテスト用データ信号（２）とＲ
ＷＭデータ人力（１３とを接続し、出力回路入力切りか
えスイッチ（２４）はＲＷＭデータ出力（２）と出力回
路入力（至）とを接続する。この状態で入力回路（２）
よりテスト制御回路ａＩ９をテスト入力（至）によって
制御することによりＲＷ Ｍ （８１単体のテストが出
来る。
第５図の如＜ ＲＷＭ制御制御入力態えスイッチ（２１
）はテスト用ＲＷＭ？＃Ｉ御出力ＯＤとＲＷ Ｍ ＩＩ
１１１入力（２）とを接続し、ＲＷＭデータ入力入力
側えスイッチ（２２）はテスト用データ信号（２）とＲ
ＷＭデータ人力（１３とを接続し、出力回路入力切りか
えスイッチ（２４）はＲＷＭデータ出力（２）と出力回
路入力（至）とを接続する。この状態で入力回路（２）
よりテスト制御回路ａＩ９をテスト入力（至）によって
制御することによりＲＷ Ｍ （８１単体のテストが出
来る。
以上のように、この発明によればテスト状態において内
部信号を内蔵する読み出し書きこみ可能なメモリに書き
こみ後刻それを読み出すことによりテストの安定に実施
できる集積回路が得られる。
部信号を内蔵する読み出し書きこみ可能なメモリに書き
こみ後刻それを読み出すことによりテストの安定に実施
できる集積回路が得られる。
【図面の簡単な説明】
第１図は、この発明の一実施例である半導体集積回路の
ブロック図、第２図ないし第５図は第１図の半導体集積
回路においてテストを行う際の各スイッチの切りかえ状
態を示すブロック図で、第２図は論理回路出力をテスト
する場合、第３図はＲＷＭ制御出力をテストする場合、
第４図はＲＷＭ書きこみデータ信号をテストする場合、
第５図はＲＷＭをテストする場合をそれぞれ示す。 第６図は従来のＲＷＭ内蔵半導体集積回路のブロック図
、第７図は従来のテスト回路を持つＲＷＭ内蔵半導体集
積回路のブロック図、第８図ないし第１１図は第７図の
半導体集積回路においてテストを行う際の各スイッチの
切りかえ状態を示すブロック図で、第８図はＲＷＭをテ
ストする場合、第９図は論理回路出力をテストする場合
、第１Ｏ図はＲＷＭＩＩＩＷｊ出力をテストする場合、
第１１図はＲＷＭ書きこみデータ信号をテストする場合
をそれぞれ示す。 図中において、（ｌａ） （ｌｂ）・・・・・・（１ｍ
）は入力端子、（２）は入力回路、（３）は論理回路制
御信号、（４１は論理回路、（５）はＲＷＭ制御出力、
（６）はＲＷＭ書きこみデータ信号、（７）はＲＷＭ読
み出しデータ人力、（８）はＲＷＭ、（９１は論理回路
出力、Ｑｌは出力回路、（ｌｌａ） （ｌｌｂ） −−
（ｌ１ｍ） は出力端子、（２）はＲＷＭ１ｉｌＩ御入
力、αｊはＲＷＭデータ入力、αＯばＲＷＭデータ出力
、（２）はテスト入力、α鴫はテスト制御回路、ａｌは
テスト用ＲｗＭ！ｌ１ｍ出力、（至）はテスト用データ
信号、（２）はテスト用スイッチ制御信号、（至）は出
角回路入力、（２１）はＲＷＭ制御入力切りかえスイッ
チ、（２２）はＲＷＭデータ入力入力側えスイッチ、（
２３）はＲＷＭ読み出しデータ信号切りかえスイッチ、
（２４）は出力回路入力切りかえスイッチを示す。 なお、図中同−将号は同一、又は相当部分を示す。
ブロック図、第２図ないし第５図は第１図の半導体集積
回路においてテストを行う際の各スイッチの切りかえ状
態を示すブロック図で、第２図は論理回路出力をテスト
する場合、第３図はＲＷＭ制御出力をテストする場合、
第４図はＲＷＭ書きこみデータ信号をテストする場合、
第５図はＲＷＭをテストする場合をそれぞれ示す。 第６図は従来のＲＷＭ内蔵半導体集積回路のブロック図
、第７図は従来のテスト回路を持つＲＷＭ内蔵半導体集
積回路のブロック図、第８図ないし第１１図は第７図の
半導体集積回路においてテストを行う際の各スイッチの
切りかえ状態を示すブロック図で、第８図はＲＷＭをテ
ストする場合、第９図は論理回路出力をテストする場合
、第１Ｏ図はＲＷＭＩＩＩＷｊ出力をテストする場合、
第１１図はＲＷＭ書きこみデータ信号をテストする場合
をそれぞれ示す。 図中において、（ｌａ） （ｌｂ）・・・・・・（１ｍ
）は入力端子、（２）は入力回路、（３）は論理回路制
御信号、（４１は論理回路、（５）はＲＷＭ制御出力、
（６）はＲＷＭ書きこみデータ信号、（７）はＲＷＭ読
み出しデータ人力、（８）はＲＷＭ、（９１は論理回路
出力、Ｑｌは出力回路、（ｌｌａ） （ｌｌｂ） −−
（ｌ１ｍ） は出力端子、（２）はＲＷＭ１ｉｌＩ御入
力、αｊはＲＷＭデータ入力、αＯばＲＷＭデータ出力
、（２）はテスト入力、α鴫はテスト制御回路、ａｌは
テスト用ＲｗＭ！ｌ１ｍ出力、（至）はテスト用データ
信号、（２）はテスト用スイッチ制御信号、（至）は出
角回路入力、（２１）はＲＷＭ制御入力切りかえスイッ
チ、（２２）はＲＷＭデータ入力入力側えスイッチ、（
２３）はＲＷＭ読み出しデータ信号切りかえスイッチ、
（２４）は出力回路入力切りかえスイッチを示す。 なお、図中同−将号は同一、又は相当部分を示す。
Claims (1)
- 論理回路と読み出し書きこみ可能なメモリと、テスト時
に論理回路と読み出し書き込み可能なメモリを単独にテ
ストを行うためのテスト制御回路およびテスト用信号切
りかえ回路を内蔵し、テスト時にテスト制御回路および
テスト用信号切りかえ回路を用いて論理回路の信号を読
み出し書き込み可能なメモリに一旦書きこみ、これを後
刻読み出しを行うことを可能な構成としたことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198495A JP2833787B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198495A JP2833787B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0361874A true JPH0361874A (ja) | 1991-03-18 |
| JP2833787B2 JP2833787B2 (ja) | 1998-12-09 |
Family
ID=16392075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198495A Expired - Fee Related JP2833787B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0802418A2 (en) * | 1996-04-18 | 1997-10-22 | Motorola, Inc. | Method for high-speed testing a semiconductor device |
-
1989
- 1989-07-31 JP JP1198495A patent/JP2833787B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0802418A2 (en) * | 1996-04-18 | 1997-10-22 | Motorola, Inc. | Method for high-speed testing a semiconductor device |
| EP0802418A3 (en) * | 1996-04-18 | 1999-03-10 | Motorola, Inc. | Method for high-speed testing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833787B2 (ja) | 1998-12-09 |
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Legal Events
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