JPH03291787A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH03291787A JPH03291787A JP2095712A JP9571290A JPH03291787A JP H03291787 A JPH03291787 A JP H03291787A JP 2095712 A JP2095712 A JP 2095712A JP 9571290 A JP9571290 A JP 9571290A JP H03291787 A JPH03291787 A JP H03291787A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 238000004891 communication Methods 0.000 claims description 8
- 230000005856 abnormality Effects 0.000 claims 1
- 230000001960 triggered effect Effects 0.000 abstract 1
- 230000004044 response Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ｉ＆ｃＰＵとメモリを内蔵するメモリ装置に関す
る。
る。
従来の技術
従来 金融・流通・医療等の分野においての実用化実験
に用いられてきたＩＣカード（飄 第４図に示すような
構成であった 第４図において、 ４１はＩＣカードで
あり、マイクロコンピュータ４２を内蔵している。マイ
クロコンピュータ４２（よＣＰＵ４３、メモリ４４、接
続端子部４８を有しており、ＣＰＵ４３とメモリ４４と
はアドレスバス４５、データバス４６、制御バス４７で
接続されている。ＩＣカード４１（よ 外部機器（図示
せず）と情報の交換を行うためにコネクタ部４９を有し
ており、コネクタ部４９の各端子（４９ａ〜４９ｅ）（
よ 接続端子部４８の各端子（４８ａ〜４８ｅ）に接続
されている。コネクタ部４９（友外部機器からマイクロ
コンピュータ４２に対して電源を供給するための電源端
子４９ａと、 リセット信号を供給するためのリセット
端子４９ｂと。
に用いられてきたＩＣカード（飄 第４図に示すような
構成であった 第４図において、 ４１はＩＣカードで
あり、マイクロコンピュータ４２を内蔵している。マイ
クロコンピュータ４２（よＣＰＵ４３、メモリ４４、接
続端子部４８を有しており、ＣＰＵ４３とメモリ４４と
はアドレスバス４５、データバス４６、制御バス４７で
接続されている。ＩＣカード４１（よ 外部機器（図示
せず）と情報の交換を行うためにコネクタ部４９を有し
ており、コネクタ部４９の各端子（４９ａ〜４９ｅ）（
よ 接続端子部４８の各端子（４８ａ〜４８ｅ）に接続
されている。コネクタ部４９（友外部機器からマイクロ
コンピュータ４２に対して電源を供給するための電源端
子４９ａと、 リセット信号を供給するためのリセット
端子４９ｂと。
動作クロックを供給するためのクロック端子４９Ｃと、
外部機器とマイクロコンピュータ４２間で情報を伝送す
るためのシリアルＩ１０端子４９ｄ、およびＧＮＤ端子
４．９ ｅとを有している。シリアルＩ１０端子４９ｄ
を通じて外部機器からＩＣカード４１に指令が入力され
ると、ＣＰＵ４３がこの指令を解釈し 指令に従った動
作（例えば メモリ４４に格納されているデータの読み
だし等）を行う。この際 外部機器から予め定められた
秘密コードが入力されない限り、指令に従った動作を実
行しないよう、マイクロコンピュータ４２をプログラミ
ングしておくことが可能であるたベンモリ４４内のデー
タが不当にアクセスされることを防ぐことができる。す
なわ板 この構成において＋＆ＣＰＵ４３を介してのみ
しかメモリ４４にアクセスできないた教 物理的安全性
が高く、高度なセキュリティが要求される分野において
の利用が積極的に検討されている。
外部機器とマイクロコンピュータ４２間で情報を伝送す
るためのシリアルＩ１０端子４９ｄ、およびＧＮＤ端子
４．９ ｅとを有している。シリアルＩ１０端子４９ｄ
を通じて外部機器からＩＣカード４１に指令が入力され
ると、ＣＰＵ４３がこの指令を解釈し 指令に従った動
作（例えば メモリ４４に格納されているデータの読み
だし等）を行う。この際 外部機器から予め定められた
秘密コードが入力されない限り、指令に従った動作を実
行しないよう、マイクロコンピュータ４２をプログラミ
ングしておくことが可能であるたベンモリ４４内のデー
タが不当にアクセスされることを防ぐことができる。す
なわ板 この構成において＋＆ＣＰＵ４３を介してのみ
しかメモリ４４にアクセスできないた教 物理的安全性
が高く、高度なセキュリティが要求される分野において
の利用が積極的に検討されている。
発明が解決しようとする課題
しかし 従来の構成で（上 外部機器との情報交換をシ
リアル伝送により行っていたた八 通信時間のオーバー
ヘッドが問題となり、高速処理が要求されるアプリケー
ションでは使用することができなかった 本発明はこのような課題に鑑へ 高度なセキュリティ機
能を有し かつ高速伝送が可能となる携帯可能装置を提
供することを目的とする。
リアル伝送により行っていたた八 通信時間のオーバー
ヘッドが問題となり、高速処理が要求されるアプリケー
ションでは使用することができなかった 本発明はこのような課題に鑑へ 高度なセキュリティ機
能を有し かつ高速伝送が可能となる携帯可能装置を提
供することを目的とする。
課題を解決するための手段
本発明（よ 単一の半導体チップ上に ＣＰＵと、この
ＣＰＵを介してのみ外部機器によるアクセスが可能とな
るメモリと、外部機器とパラレル伝送を行うための複数
の接続端子とを有するマイクロコンピュータを内蔵した
ことを特徴とする。
ＣＰＵを介してのみ外部機器によるアクセスが可能とな
るメモリと、外部機器とパラレル伝送を行うための複数
の接続端子とを有するマイクロコンピュータを内蔵した
ことを特徴とする。
イ乍用
この構成により、メモリはＣＰＵを介してのみ外部機器
によるアクセスが可能となるため、メモリに格納された
データは物理的に安全となる。また 外部機器との情報
交換はパラレル伝送で行われるたへ 高速伝送が可能と
なる。
によるアクセスが可能となるため、メモリに格納された
データは物理的に安全となる。また 外部機器との情報
交換はパラレル伝送で行われるたへ 高速伝送が可能と
なる。
実施例
第１図（山 本発明の一実施例によるメモリ装置のブロ
ック図である。第１図において、 １は携帯可能装置で
あり、 １チツプマイクロコンピユータ２を内蔵してい
る。マイクロコンピュータ２（よＣＰＵ３、メモリ４、
接続端子部８を有しており、ＣＰＵ３とメモリ４とはア
ドレスバス５、データバス６、制御バス７で接続されて
いる。携帯可能装置１（友 外部機器（図示せず）と情
報の交換を行うためにコネクタ部９を有しており、コネ
クタ部９の各端子（９ａ〜９ｎ）ｌ友 接続端子部８の
各端子（８ａ〜８ｎ）に接続されている。コネクタ部９
（友 外部機器からマイクロコンピュータ２に対して電
源を供給するための電源端子９ａと。
ック図である。第１図において、 １は携帯可能装置で
あり、 １チツプマイクロコンピユータ２を内蔵してい
る。マイクロコンピュータ２（よＣＰＵ３、メモリ４、
接続端子部８を有しており、ＣＰＵ３とメモリ４とはア
ドレスバス５、データバス６、制御バス７で接続されて
いる。携帯可能装置１（友 外部機器（図示せず）と情
報の交換を行うためにコネクタ部９を有しており、コネ
クタ部９の各端子（９ａ〜９ｎ）ｌ友 接続端子部８の
各端子（８ａ〜８ｎ）に接続されている。コネクタ部９
（友 外部機器からマイクロコンピュータ２に対して電
源を供給するための電源端子９ａと。
リセット信号を供給するためのリセット端子９ｂと、動
作クロックを供給するためのクロック端子９Ｃと、外部
機器と携帯可能装置１との間で情報を９ビット単位（デ
ータ８ビツトと垂直パリティ１ビツト）でパラレルに伝
送するための同期信号端子９ｄ、データ第１ビツト端子
９ｅ〜データ第８ビツト端子９１、パリティピット端子
９ｍと、ＧＮＤ端子９ｎを有している。
作クロックを供給するためのクロック端子９Ｃと、外部
機器と携帯可能装置１との間で情報を９ビット単位（デ
ータ８ビツトと垂直パリティ１ビツト）でパラレルに伝
送するための同期信号端子９ｄ、データ第１ビツト端子
９ｅ〜データ第８ビツト端子９１、パリティピット端子
９ｍと、ＧＮＤ端子９ｎを有している。
以下、第１図に従し＼ 本実施例について説明を行なう
。データ第１ビツト端子９ｅ〜データ第８ビツト端子９
１を通じて外部機器から携帯可能装置１に指令が人力さ
れると、ＣＰＵ３がこの指令を解釈し 指令に従った動
作（例え（渋 メモリ４に格納されているデータの読み
出しや、暗号文の復号処理等）を行う。携帯可能装置１
による前記指令の取り込み（求 同期信号端子９ｄを通
して外部機器から与えられる信号に同期して９ビット単
位でパラレルに行なわれる。パリティピット端子９ｍｌ
よ データ第１ビツト端子９０〜データ第８ビツト端子
９１に伝送される８ビツトデータの垂直パリティを伝送
するために用いられる。携帯可能装置１が外部機器に対
して前記指令に対する応答を返す場合も、同期信号端子
９ｄ、データ第１ビツト端子９ｅ〜データ第８ビツト端
子９１、パリティピット端子９ｍが用いられる。この時
、前記指令を受信した時とは逆に 各端子は出力端子と
して作用する。
。データ第１ビツト端子９ｅ〜データ第８ビツト端子９
１を通じて外部機器から携帯可能装置１に指令が人力さ
れると、ＣＰＵ３がこの指令を解釈し 指令に従った動
作（例え（渋 メモリ４に格納されているデータの読み
出しや、暗号文の復号処理等）を行う。携帯可能装置１
による前記指令の取り込み（求 同期信号端子９ｄを通
して外部機器から与えられる信号に同期して９ビット単
位でパラレルに行なわれる。パリティピット端子９ｍｌ
よ データ第１ビツト端子９０〜データ第８ビツト端子
９１に伝送される８ビツトデータの垂直パリティを伝送
するために用いられる。携帯可能装置１が外部機器に対
して前記指令に対する応答を返す場合も、同期信号端子
９ｄ、データ第１ビツト端子９ｅ〜データ第８ビツト端
子９１、パリティピット端子９ｍが用いられる。この時
、前記指令を受信した時とは逆に 各端子は出力端子と
して作用する。
指令およびそれに対する応答のフォーマットの一例を第
２図および第３図に示す。第２図および第３図（よ 携
帯可能装置１に暗号文の復号処理を実行させる場合の一
例であり、それぞれ指令ブロックと応答ブロックの構成
図である。第２図において、 ２０は指令ブロックであ
り、スタートコード２１、通信制御コード２２、ブロッ
ク長２３、指令コード２４、復号鍵のアドレス情報２５
、暗号化データ２６、水平パリティ２７を有している。
２図および第３図に示す。第２図および第３図（よ 携
帯可能装置１に暗号文の復号処理を実行させる場合の一
例であり、それぞれ指令ブロックと応答ブロックの構成
図である。第２図において、 ２０は指令ブロックであ
り、スタートコード２１、通信制御コード２２、ブロッ
ク長２３、指令コード２４、復号鍵のアドレス情報２５
、暗号化データ２６、水平パリティ２７を有している。
ま１．、 第３図において、 ３０は指令ブロックで
あり、スタートコード３１、通信制御コード３２、ブロ
ック長３３、指令コードの写し３４、ステータスコード
３５、復号データ３６、水平パリティ３７を有している
。暗号化データ２６と復号データ３６は複数バイトから
なり、それ以外は各９ビツト （データ８ビツトとパリ
ティ１ビツト）で構成される。
あり、スタートコード３１、通信制御コード３２、ブロ
ック長３３、指令コードの写し３４、ステータスコード
３５、復号データ３６、水平パリティ３７を有している
。暗号化データ２６と復号データ３６は複数バイトから
なり、それ以外は各９ビツト （データ８ビツトとパリ
ティ１ビツト）で構成される。
第２図に示す指令ブロック２０が外部機器から送られて
きた場合の携帯可能装置１の処理について以下に説明す
る。ま哄 携帯可能装置１（よ 上記の通り、同期信号
端子９ｄに与えられる同期信号をトリガにしてスタート
コード２１を取り込む。
きた場合の携帯可能装置１の処理について以下に説明す
る。ま哄 携帯可能装置１（よ 上記の通り、同期信号
端子９ｄに与えられる同期信号をトリガにしてスタート
コード２１を取り込む。
このスタートコード２１が予め定められたスタートコー
ドを示す値であり、かス 垂直パリティが正しい値であ
った場合、携帯可能装置１は外部機器から指令ブロック
が送られてきたものと判断し後続して送られて来るブロ
ックデータ（すなわち通信制御コード２２〜水平パリテ
イ２７）を受信する。通信制御コード２２に（よ 通信
異常時の再送要求やブロックの連鎖情報等が示される。
ドを示す値であり、かス 垂直パリティが正しい値であ
った場合、携帯可能装置１は外部機器から指令ブロック
が送られてきたものと判断し後続して送られて来るブロ
ックデータ（すなわち通信制御コード２２〜水平パリテ
イ２７）を受信する。通信制御コード２２に（よ 通信
異常時の再送要求やブロックの連鎖情報等が示される。
ブロック長２３は指令コード２４以下、水平パリティ２
７までのバイト数を示す。指令コード２４は復号処理や
読出しなどの指令の種類を示す。鍵のアドレス情報２５
（よ 暗号化データ２６を復号する際に用いられる鍵力
（メモリ４内のどの位置に格納されているかを示す情報
である。水平パリティ２７（よ スタートコード２１か
ら水平パリティ２７の直前のデータまでの排他的論理和
を計算したものである。９ビツトの情報を受信する毎に
パリティビット端子９ｍを介して送られて来る垂直パリ
ティのチエツクが行なわれる力（そのために要する時間
（よ 連続して送信されるキャラクタ間の時間情報とし
て、プロトコルで定めるものとする。携帯可能装置１（
よ 以上のように指令ブロック２０を受信した後、復号
鍵のアドレス情報２５で示される！（図示せず）を用い
て暗号化データ２６を復号し その結果を応答ブロック
３０の復号データ３６として、外部機器に送信する。応
答ブロック３０において、ステータスコード３５（主例
えば復号処理が正常に終了したか否か等の情報を示も
応答ブロック３０内のその他の情報についてζ淑 指令
ブロック２０と同様であるため説明を省略する。
７までのバイト数を示す。指令コード２４は復号処理や
読出しなどの指令の種類を示す。鍵のアドレス情報２５
（よ 暗号化データ２６を復号する際に用いられる鍵力
（メモリ４内のどの位置に格納されているかを示す情報
である。水平パリティ２７（よ スタートコード２１か
ら水平パリティ２７の直前のデータまでの排他的論理和
を計算したものである。９ビツトの情報を受信する毎に
パリティビット端子９ｍを介して送られて来る垂直パリ
ティのチエツクが行なわれる力（そのために要する時間
（よ 連続して送信されるキャラクタ間の時間情報とし
て、プロトコルで定めるものとする。携帯可能装置１（
よ 以上のように指令ブロック２０を受信した後、復号
鍵のアドレス情報２５で示される！（図示せず）を用い
て暗号化データ２６を復号し その結果を応答ブロック
３０の復号データ３６として、外部機器に送信する。応
答ブロック３０において、ステータスコード３５（主例
えば復号処理が正常に終了したか否か等の情報を示も
応答ブロック３０内のその他の情報についてζ淑 指令
ブロック２０と同様であるため説明を省略する。
ここて この携帯可能装置１の安全性について説明する
。上記の処理において、外部機器からある定められた秘
密コードが入力されない限り、指令に従った動作を実行
しないよう、マイクロコンピュータ２をプログラミング
しておくことは可能である。したがって、暗号化された
データを第３者が不当に復号することを防ぐことができ
る。さら鳳 携帯可能装置１を解体してマイクロコンピ
ュータ２をチップの状態で取り出したとして耘これは１
チツプで構成されたものであり、外部か９− ら電気的に接続できる部分（よ 接続端子部８ （Ｖ
ｃｃ端子８ａからＧＮＤ端子８ｎまでの１４端子）のみ
である。すなわち、アドレスバス５、データバス６、制
御バス７が外部に露出していないたムメモリ４内のデー
タ（」二記復号派 秘密コードなど）を不当にアクセス
することはできなｌ、Ｘ。
。上記の処理において、外部機器からある定められた秘
密コードが入力されない限り、指令に従った動作を実行
しないよう、マイクロコンピュータ２をプログラミング
しておくことは可能である。したがって、暗号化された
データを第３者が不当に復号することを防ぐことができ
る。さら鳳 携帯可能装置１を解体してマイクロコンピ
ュータ２をチップの状態で取り出したとして耘これは１
チツプで構成されたものであり、外部か９− ら電気的に接続できる部分（よ 接続端子部８ （Ｖ
ｃｃ端子８ａからＧＮＤ端子８ｎまでの１４端子）のみ
である。すなわち、アドレスバス５、データバス６、制
御バス７が外部に露出していないたムメモリ４内のデー
タ（」二記復号派 秘密コードなど）を不当にアクセス
することはできなｌ、Ｘ。
通信速度に関して言えば シリアル伝送においてスター
トビット１ビツト、データ８ビツト、パリティビット１
ビツト、 ストップビット１ビツトの計１１ビット分の
伝送時間で送られる情報を、パラレル伝送では１ビツト
分の伝送時間で送れることとなる。更に シリアル／パ
ラレル変換が不要となるため、シリアル伝送に比べて１
０倍以上の高速化が期待できる。向 本実施例において
（よ半二重伝送の場合を示したが、 更に高速化が要求
される場合（よ 同期信号端子９ｄ、データ第１ビツト
端子９０〜データ第８ビツト端子９１、パリティビット
端子９ｍと同じものをもう１組備え全二重伝送を行なう
構成にするとよい。
トビット１ビツト、データ８ビツト、パリティビット１
ビツト、 ストップビット１ビツトの計１１ビット分の
伝送時間で送られる情報を、パラレル伝送では１ビツト
分の伝送時間で送れることとなる。更に シリアル／パ
ラレル変換が不要となるため、シリアル伝送に比べて１
０倍以上の高速化が期待できる。向 本実施例において
（よ半二重伝送の場合を示したが、 更に高速化が要求
される場合（よ 同期信号端子９ｄ、データ第１ビツト
端子９０〜データ第８ビツト端子９１、パリティビット
端子９ｍと同じものをもう１組備え全二重伝送を行なう
構成にするとよい。
発明の効果
１〇−
以上のように本発明によれ（渋 単一の半導体チップ上
ｔ；ＣＰＵと、このＣＰＵを介してのみ外部機器による
アクセスが可能となるメモリと、外部機器とパラレル伝
送を行うための複数の接続端子とを有するマイクロコン
ピュータを内蔵した構成とすることにより、高度なセキ
ュリティを必要とし かつ高速伝送が要求される分野に
おいて使用し得る携帯可能なメモリ装置を提供すること
ができる。
ｔ；ＣＰＵと、このＣＰＵを介してのみ外部機器による
アクセスが可能となるメモリと、外部機器とパラレル伝
送を行うための複数の接続端子とを有するマイクロコン
ピュータを内蔵した構成とすることにより、高度なセキ
ュリティを必要とし かつ高速伝送が要求される分野に
おいて使用し得る携帯可能なメモリ装置を提供すること
ができる。
第１図は本発明の一実施例の携帯可能装置のブロック構
成図 第２図は同実施例による指令ブロックの構成図
第３図は同実施例による応答ブロックの構成図 第４図
は従来のＩＣカードのブロック構成図である。 １・・・携帯可能装置 ２・・・マイクロコンピユー久
３・・・ＣＰＵ、４・・・メモリ、 ５・・・アドレス
バ、Ｌ６・・・データバ入 ７・・・制御バ入 ８・・
・接続端子組９・・・コネクタ訛
成図 第２図は同実施例による指令ブロックの構成図
第３図は同実施例による応答ブロックの構成図 第４図
は従来のＩＣカードのブロック構成図である。 １・・・携帯可能装置 ２・・・マイクロコンピユー久
３・・・ＣＰＵ、４・・・メモリ、 ５・・・アドレス
バ、Ｌ６・・・データバ入 ７・・・制御バ入 ８・・
・接続端子組９・・・コネクタ訛
Claims (3)
- （１）単一の半導体チップ上に、ＣＰＵと、このＣＰＵ
を介してのみ外部機器によるアクセスが可能となるメモ
リと、外部機器と並列伝送を行うための複数の接続端子
とを有するメモリ装置。 - （２）複数の接続端子のうち、少なくとも１つの接続端
子が、外部機器との通信異常を検出するための信号を送
信または受信するために使用されることを特徴とする請
求項１記載のメモリ装置。 - （３）外部機器へ情報を伝送するために使用される接続
端子と、外部機器からの情報を入力するために使用され
る接続端子とを有することを特徴とする請求項１記載の
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095712A JPH03291787A (ja) | 1990-04-10 | 1990-04-10 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095712A JPH03291787A (ja) | 1990-04-10 | 1990-04-10 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03291787A true JPH03291787A (ja) | 1991-12-20 |
Family
ID=14145105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095712A Pending JPH03291787A (ja) | 1990-04-10 | 1990-04-10 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03291787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194784A (ja) * | 1994-09-30 | 1996-07-30 | Samsung Electron Co Ltd | スマートカードの入出力装置 |
| WO1998003995A1 (fr) * | 1996-07-24 | 1998-01-29 | Oki Electric Industry Co., Ltd. | Dispositif semi-conducteur |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147732A (en) * | 1981-03-09 | 1982-09-11 | Mitsubishi Electric Corp | Data transfer controller |
| JPS6247793A (ja) * | 1985-08-27 | 1987-03-02 | Toshiba Corp | 携帯可能記憶媒体 |
| JPS63204387A (ja) * | 1987-02-19 | 1988-08-24 | Kyodo Printing Co Ltd | Ｉｃカ−ド |
-
1990
- 1990-04-10 JP JP2095712A patent/JPH03291787A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147732A (en) * | 1981-03-09 | 1982-09-11 | Mitsubishi Electric Corp | Data transfer controller |
| JPS6247793A (ja) * | 1985-08-27 | 1987-03-02 | Toshiba Corp | 携帯可能記憶媒体 |
| JPS63204387A (ja) * | 1987-02-19 | 1988-08-24 | Kyodo Printing Co Ltd | Ｉｃカ−ド |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194784A (ja) * | 1994-09-30 | 1996-07-30 | Samsung Electron Co Ltd | スマートカードの入出力装置 |
| WO1998003995A1 (fr) * | 1996-07-24 | 1998-01-29 | Oki Electric Industry Co., Ltd. | Dispositif semi-conducteur |
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