FR2726416A1 - Dispositif de communication de donnees et procede d'utilisation d'une carte intelligente - Google Patents
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Abstract
Un dispositif d'entrée/sortie d'une carte intelligente selon la présente invention, comprend un premier registre (31) comportant une borne d'entrée série branchée à une borne SIO; un second registre (32) comportant des bornes de détection parallèles, des bornes d'entrée/sortie parallèles branchées au bus de données, et une borne d'entrée série branchée à une borne de sortie série du premier registre; un troisième registre (33) comportant une borne d'entrée parallèle branchée à la masse, une borne d'entrée série branchée à une borne de sortie série du second registre, et une borne de sortie série branchée à la borne SIO; un générateur de parité pour recevoir les sorties des bornes de détection parallèles du second registre, commander logiquement les données puis générer et appliquer un bit de parité de fonctionnement à une borne d'entrée parallèle du premier registre; et un détecteur de parité pour recevoir un bit de parité de réception du premier registre et le bit de parité de fonctionnement du générateur de parité et, dans un mode de réception, comparer leurs état logiques puis fournir en sortie un signal de détection de parité si les deux bits de parité ont le même état logique.
Description
l
" Dispositif de communication de données et procédé d'uti-
lisation d'une carte intelligente " Arrière plan de l'invention 1. Domaine de l'invention La présente invention concerne un dispositif et un procédé de communication de données asynchrone entre une
carte intelligente et un lecteur de carte. Plus particuliè-
rement, l'invention concerne un dispositif et un procédé d'utilisation d'une carte intelligente pour ajouter un bit de parité aux données de transmission dans un mode de
transmission, et pour faire fonctionner les données de ré-
ception de manière à générer un bit de parité de fonction-
nement ainsi qu'à comparer le bit de parité de fonctionnement avec un bit de parité de réception dans un
mode de réception.
2. Description de l'art concerné
Généralement, une carte de circuit intégré est divisée en une carte de mémoire capable de lire seulement l'information de service stockée dans la carte de circuit intégré, et une carte intelligente capable de modifier l'information stockée dans la carte de circuit intégré tout en effectuant la communication de données entre le lecteur de carte et la carte de circuit intégré. Ainsi, la carte de mémoire ne comporte que le dispositif de mémoire pour
stocker l'information de service, tandis que la carte in-
telligente comporte une unité centrale de traitement (UCT)
pour enregistrer, modifier et vider l'information de ser-
vice du dispositif de mémoire, en plus du dispositif de mé-
moire lui-même.
Comme la carte intelligente comprend l'UCT capa-
ble d'accéder au dispositif de mémoire par le signal de commande appliqué à partir d'un lecteur de carte extérieur
et d'un dispositif d'entrée/sortie (E/S) par lequel la com-
munication de données avec le lecteur de carte peut être effectuée suivant le protocole de recommandation ISO.7816, il est possible d'enregistrer, de vider et de modifier à
n'importe quel moment l'information stockée dans le dispo-
sitif de mémoire.
Récemment, la carte intelligente a été préférée
pour des raisons de sécurité et de fiabilité sur l'informa-
tion de divers services de l'émetteur, du sous-émetteur et du porteur, ainsi que sur l'information de service privée
du porteur.
La figure 1 représente la construction d'une carte intelligente largement utilisée et comportant cinq bornes VCC, GND, RESET, SCK et SIO connectées au lecteur de carte.
En se référant à la figure 1, la carte intelli-
gente comporte une mémoire de programme 13 pour commander les opérations d'ensemble de la carte intelligente, et une mémoire de données 14 pour stocker une information de
divers services. Une mémoire morte (ROM) de masque compor-
tant un programme masqué est typiquement utilisée pour la
mémoire de programme 13, et une mémoire non volatile élec-
triquement effaçable (EEPROM) capable d'écrire et de lire l'information de service, est utilisée pour la mémoire de données 14. La raison pour laquelle on utilise une EEPROM pour la mémoire de données 14, est que, comme il s'agit d'une mémoire non volatile électriquement effaçable, la EEPROM est capable de conserver l'information même si la tension d'alimentation n'est pas appliquée, et de lire et
écrire l'information de service.
L'UCT 12 peut effectuer une communication de don-
nées série asynchrone avec le lecteur de carte par l'inter-
médiaire d'une partie d'entrée/sortie (E/S) 11. Ainsi, 1'UCT 12 est capable de lire et d'émettre l'information de service de la mémoire de données 14 vers le lecteur de
carte par l'intermédiaire de la partie E/S 11, et de stock-
er l'information de service reçue du lecteur de carte à
l'endroit de la mémoire de données 14.
La mémoire de programme 13 stocke l'information
de programme de commande pour habiliter l'UCT 12 à communi-
quer avec la partie E/S 11 ou à accéder à la mémoire de données 14. De plus, la mémoire de données 14 stocke toute
l'information de service sur le porteur de carte, l'émet-
teur et le sous-émetteur.
La figure 2 représente une autre construction de la carte intelligente. En se référant à la figure 2, une
partie E/S 21 est connectée au lecteur de carte par l'in-
termédiaire de la borne SIO. La partie E/S 21 effectuant la communication de données asynchrone avec le lecteur de carte, transforme les données série reçues du lecteur de
carte, en données parallèles, et transforme les données pa-
rallèles en données série, de manière à fournir en sortie
les données série à la borne d'entrée/sortie série SIO.
L'UCT 22 analyse l'information reçue de la partie E/S 21, génère le signal de sélection de mémoire pour accéder à l'information, adresse et commande les signaux, et fournit en sortie l'information à écrire par l'intermédiaire du bus de données, ou encore fournit en sortie l'information sur le bus de données à la partie E/S 21. La EEPROM 24 comprend une première zone pour stocker l'information de programme, et une seconde zone pour stocker l'information de service, et l'on sélectionne soit la première zone soit la seconde zone par le signal de sélection de mémoire. La EEPROM 24 fournit en sortie l'information de la zone sélectionnée au bus de données, ou reçoit et stocke l'information sur le bus de données en réponse aux adresses et aux signaux de commande. Une partie de connexion 23 branchée entre l'UCT 22 et la EEPROM 24 applique les signaux de sélection de mé- moire, les adresses et les signaux de commande provenant de l'UCT 22, à la EEPROM 24. Dans un mode de test, la partie de connexion 23 sépare/connecte l'UCT 22 de/avec la EEPROM
24 suivant l'état logique du signal de remise à l'état ini-
tial RESET, en testant ainsi l'opération d'accès de la
EEPROM 24 et le fonctionnement de l'UCT 22.
A la transmission de données, le contrôleur de la
carte intelligente effectue la communication de données sé-
rie asynchrone avec le lecteur de carte, suivant le procédé de transmission prescrit dans le document ISO-7816-3. Le contrôleur représente ici l'UCT 12 de la figure 1 et l'UCT 22 de la figure 2, tandis que la partie E/S représente la
partie E/S 11 de la figure 1 et la partie E/S 21 de la fi-
gure 2.
Généralement, la trame de transmission des don-
nées série est constituée de onze bits, c'est à dire un bit de départ, un bit d'arrêt, huit bits de données et un bit
de parité, et utilise un procédé semi-duplex. La carte in-
telligente reçoit les données et la commande provenant du
lecteur de carte par l'intermédiaire de la borne SIO, sui-
vant le procédé prescrit, enregistre et modifie l'informa-
tion dans la zone de mémoire de données suivant le résultat de la réception et, si nécessaire, transmet l'information enregistrée dans la zone de mémoire de données, au lecteur
de carte par l'intermédiaire de la borne SIO.
Dans le cas o la carte intelligente émet/reçoit
des données vers/le lecteur de carte comme décrit ci-
dessus, le procédé de détection de parité est utilisé pour vérifier si une erreur de données quelconque se produit ou non. Cependant, dans la carte intelligente conventionnelle, le contrôleur effectue par logiciel la fonction de générer le bit de parité à introduire dans la trame de données d'émission en mode d'émission, et la fonction de détecter
l'état logique du bit de parité en mode de réception. Ain-
si, dans le mode d'émission, la carte intelligente conven- tionnelle génère le bit de parité pair ou impair en l'ajoutant à la logique de huit bits de données. De plus, dans le mode de réception, la carte détecte si une erreur quelconque se produit ou non dans les données à huit bits reçues, et demande au lecteur de carte d'émettre de nouveau si une erreur quelconque apparaît dans celle-ci. Par suite, dans la carte intelligente conventionnelle, le dispositif
E/S série n'effectue que la conversion de données sé-
rie/parallèle, et les opérations d'émission et de réception
sont commandées par le contrôleur. Il en résulte une dété-
rioration de la vitesse de communication de données et une
augmentation de la charge de programme du contrôleur.
Résumé de l'invention La présente invention a donc pour objet de créer un dispositif de communication de données et un procédé
d'utilisation d'une carte intelligente comportant une par-
tie E/S capable d'effectuer une fonction de parité.
Un autre objet de la présente invention est de
créer un dispositif de communication de données et un pro-
cédé d'utilisation de la carte logique qui commande logi-
quement les données d'émission et génère et insère un bit de parité dans une trame de données d'émission en mode
d'émission, et qui commande logiquement les données de ré-
ception, génère et compare logiquement un bit de parité de
fonctionnement à un bit de parité de réception, puis four-
nit en sortie un signal de détection de parité en mode de réception.
Pour atteindre les objets ci-dessus, un disposi-
tif E/S d'une carte intelligente selon la présente inven-
tion est caractérisé en ce qu'il comprend:
- un premier registre comportant une borne d'en-
trée série branchée à une borne SIO;
- un second registre comportant des bornes de dé-
tection parallèles, des bornes d'entrée/sortie parallèles branchées à un bus de données, et une borne d'entrée série branchée à une borne de sortie série du premier registre;
- un troisième registre comportant une borne d'en-
trée parallèle branchée à la masse, une borne d'entrée sé-
rie branchée à une borne de sortie série du second
registre, et une borne de sortie série branchée à la se-
conde borne SIO; - des moyens de génération de parité pour recevoir les sorties des bornes de détection parallèles du second registre, pour commander logiquement les données, puis pour générer et appliquer un bit de parité de fonctionnement à une borne d'entrée parallèle du premier registre; et
- des moyens pour recevoir un bit de parité de ré-
ception du premier registre et un bit de parité de fonc-
tionnement des moyens de génération de parité et, dans un mode de réception, pour comparer leurs états logiques puis pour fournir en sortie un signal de détection de parité si les deux bits de parité ont des états logiques identiques,
- de sorte que, dans un mode d'émission, le se-
cond registre charge en parallèle les données sur le bus de données en réponse à un signal d'écriture, les moyens de génération de parité commandent logiquement les données fournies en sortie par les bornes de détection parallèles
du second registre puis génèrent le bit de parité de fonc-
tionnement, le premier registre charge le bit de parité de fonctionnement, et les données chargées dans le troisième, second et premier registre sont décalées séquentiellement en réponse à une horloge de décalage, tandis que, dans le
mode de réception, les troisième, second et premier regis-
tre décalent et introduisent les données série en réponse à l'horloge de décalage, le second registre fournit en sortie les données stockées aux bornes de détection parallèles en réponse à un signal de lecture, les moyens de génération de parité commandent logiquement les données pour générer le bit de parité de fonctionnement, comparent le bit de parité de fonctionnement au bit de parité de réception, puis four- nissent en sortie le signal de détection de parité si les
deux bits de parité ont le même état logique.
L'invention concerne également un dispositif de carte intelligente effectuant une communication de données série avec un lecteur de carte, dispositif caractérisé en ce qu'il comprend: - des moyens d'entrée/sortie comportant des moyens de commande de parité et une borne d'entrée/sortie série
branchée au lecteur de carte pour, dans un mode de récep-
tion, convertir les données série reçues du lecteur de
carte en données parallèles, commander logiquement les don-
nées pour générer un bit de parité de fonctionnement, com-
parer ce bit de parité de fonctionnement à un bit de parité de réception, puis fournir en sortie un signal de détection
de parité si les deux bits de parité ont le même état logi-
que et, dans un mode d'émission, commander logiquement les données parallèles à émettre, générer et introduire le bit de parité de fonctionnement dans une trame de données d'émission et convertir les données parallèles en données série, pour les fournir en sortie au lecteur de carte; - une EEPROM comportant une première zone pour stocker une information de programme et une seconde zone pour stocker une information de service; et - des moyens de commande branchés aux moyens
d'entrée/sortie pour émettre une information de service pa-
rallèle dans le mode d'émission, recevoir les données pa-
rallèles des moyens d'entrée/sortie en réponse au signal de détection de parité dans le mode de réception, et accéder à une zone correspondante de la EEPROM suivant l'information du lecteur de carte appliquée par l'intermédiaire des
moyens d'entrée/sortie, pour pouvoir ainsi enregistrer, vi-
der et modifier l'information.
L'invention concerne enfin un procédé de communi-
cation de données d'un dispositif de carte intelligente, comportant des moyens d'entrée/sortie constitués d'un re- gistre de parité, d'un registre de données, d'un registre
de démarrage et d'un générateur de parité, procédé caracté-
risé en ce qu'il comprend les étapes consistant à: - dans un mode d'émission, charger les données en parallèle sur le bus de données par le registre de données en réponse à un signal d'écriture, commander logiquement les données parallèles appliquées en provenance du registre de données et générer un bit de parité de fonctionnement par le générateur de parité, charger le bit de parité de fonctionnement par le registre de parité, et maintenir l'état actif du signal d'écriture jusqu'à ce que le bit de parité soit généré; - ensuite, décaler séquentiellement les données
stockées dans le registre de démarrage, le registre de don-
nées et le registre de parité, en réponse à une horloge de
décalage, puis fournir en sortie les données série au lec-
teur de carte; - dans un mode de réception, décaler et introduire les données série appliquées à partir du lecteur de carte,
en réponse à l'horloge de décalage, puis stocker séquen-
tiellement les données série dans le registre de démarrage, le registre de données et le registre de parité; et
- ensuite; commander logiquement les données pa-
rallèles appliquées en provenance du registre de données et
générer le bit de parité de fonctionnement par le généra-
teur de parité, en réponse à un signal de lecture, comparer l'état logique d'un bit de parité de réception du registre
de parité, à l'état logique du bit de parité de fonctionne-
ment et, si les deux bits de parité ont le même état logi-
que, générer un signal de détection de parité pour fournir ainsi en sortie au bus de données les données stockées dans
le registre de données.
Brève description des dessins
La présente invention sera décrite ci-après de manière plus détaillée à l'aide de modes de réalisation re- présentés sur les dessins annexés dans lesquels:
- la figure 1 est un schéma représentant une pre-
mière construction d'une carte intelligente;
- la figure 2 est un schéma représentant une se-
conde construction de la carte intelligente;
- la figure 3 est un schéma représentant la cons-
truction d'une partie E/S dans la carte intelligente;
- la figure 4 est un schéma représentant un se-
cond registre de la figure 3;
- la figure 5 est un schéma représentant un opé-
rateur de parité de la figure 3;
- la figure 6 est un schéma représentant la cons-
truction interne du premier et second registre de la figure 3;
- la figure 7 est un schéma représentant la cons-
truction d'un processeur de données parallèle de la figure 6;
- la figure 8 est un schéma représentant la cons-
truction d'une partie de sortie de données de détection de la figure 7;
- la figure 9 est un schéma représentant la cons-
truction d'un processeur de données série de la figure 6; - la figure 10 est un schéma représentant la construction interne d'un troisième registre de la figure 3; - la figure 11 est un diagramme de formes d'onde représentant le fonctionnement de la partie E/S dans un mode d'émission selon la présente invention; et - la figure 12 est un diagramme de formes d'onde représentant le fonctionnement de la partie E/S dans un
mode de réception selon la présente invention.
Description détaillée de la forme préférée de
réalisation Pour la compréhension d'ensemble de la présente invention, les détails spécifiques tels qu'une génération
de parité paire, sont donnés dans la description qui suit.
Cependant, les spécialistes de la question peuvent prévoir
que la présente invention peut être réalisée sans ces dé-
tails spécifiques.
La figure 3 représente une construction d'un dis-
positif E/S série selon la présente invention et n'illustre pas la construction destinée à générer divers signaux de
commande contrôlant le fonctionnement du dispositif E/S.
Cependant, les caractéristiques de ces signaux de commande sont illustrées aux figures 11 et 12. En se référant à la figure 3, on décrira maintenant les étapes de génération et d'insertion du bit de parité dans la trame de données
d'émission, et de commande du bit de parité dans les don-
nées de la trame d'émission reçue.
Un premier registre 31 comporte une borne d'en-
trée série SI branchée à une borne SIO, et une borne d'en-
trée parallèle PI branchée à un bit de parité de fonctionnement SPB. A la réception d'un signal d'écriture SWR, le premier registre 31 charge le bit de parité de fonctionnement DPB reçu par la borne d'entrée parallèle PI et, à la réception d'une horloge de décalage SCK, décale et fournit en sortie le bit de parité de fonctionnement chargé DPD ou la donnée série reçue à la borne SIO, vers une borne
de sortie série SO. Ainsi, dans le mode d'émission, le pre-
mier registre 31 charge le bit de parité de fonctionnement
DPB puis fournit en sortie le bit de parité de fonctionne-
ment DPB à la borne de sortie série SO, en réponse à l'hor-
loge de décalage SCK. Dans le mode de réception, le premier registre stocke le bit de parité appliqué à la borne SIO, et fournit en sortie un bit de parité de réception RPB par
la borne de sortie série SO.
Un second registre 32 comporte des registres de données à huit bits, la construction interne de ce second
registre étant illustrée à la figure 4 Dans le second re-
gistre 32, des bornes d'entrée série SI sont respectivement branchées aux bornes de sortie série SO de leurs registres de données précédents, les bornes de sortie série SO sont branchées aux bornes d'entrée série SI de leurs registres de données suivants, les bornes d'entrée/sortie parallèles PI0 à PI7 et PO0 à P07 sont branchées aux bits de données
correspondants sur le bus de données, et les bornes de dé-
tection parallèles CD0 à CD7 sont branchées à la borne d'entrée de l'opérateur de parité 34. Le second registre 32 est déclenché à la réception du signal de remise à l'état initial RST, et charge et fournit en sortie les données à huit bits reçues aux bornes d'entrée parallèles PIO à PI7,
vers les bornes de détection parallèles CD0 à CD7, à la ré-
ception du signal d'écriture SWR. Lorsque le signal de lec-
ture SRD est reçu, le second registre 32 fournit en sortie
les données à huit bits stockées, vers les bornes de détec-
tion parallèles CD0 à CD7, et vers les bornes de sortie pa-
rallèles PO0 à P07 et, lorsque l'horloge de décalage SCK est reçue, le second registre décale et fournit en sortie
les données à huit bits stockées, vers le registre de don-
nées suivant. Ainsi, dans le mode d'émission, le second re-
gistre 32 charge les données à huit bits reçues par les bornes d'entrée parallèles PI0 à PI7, et fournit en sortie les données à huit bits aux bornes de détection parallèles CD0 à CD7, en réponse au signal d'écriture SWR, et décale et fournit en sortie les données chargées et les données reçues par la borne d'entrée série SI, vers le registre de
données suivant, en réponse à l'horloge de décalage SCK.
D'autre part, dans le mode de réception, le second registre
32 fournit en sortie les données reçues par la borne d'en-
trée série SI, vers le registre de données suivant, en ré-
ponse à l'horloge de décalage SCK, et fournit en sortie les données à huit bits aux bornes de sortie parallèles PO0 à P07, et aux bornes de détection parallèles CD0 à CD7, en
réponse au signal de lecture SRD.
Un troisième registre 33 comporte une borne d'en-
trée série SI branchée à la borne de sortie série SO du dernier registre de données du second registre 32, une borne de sortie série SO branchée à la borne SIO, et une
borne d'entrée parallèle PI branchée à la masse. Si le si-
gnal de démarrage de communication CWR est reçu, le troi-
sième registre 33 est déclenché pour effectuer la communication de données. D'autre part, si le signal d'écriture SWR est reçu, le troisième registre 33 charge la tension de masse par la borne d'entrée parallèle PI, et fournit en sortie les données chargées à la borne SIO, en réponse à l'horloge de décalage SCK. Ainsi, dans le mode d'émission, le troisième registre 33 charge le potentiel de masse reçu par la borne d'entrée parallèle PI comme bit de démarrage, en réponse au signal d'écriture SWR, et fournit en sortie les données chargées et les données revues par la borne d'entrée série SI, vers la borne SIO0, en réponse à
l'horloge de décalage SCK.
Un opérateur de parité 34 reçoit les données pa-
rallèles fournies en sortie par les bornes de détection pa-
rallèles CD0 à CD7 du second registre 32, commande logiquement les données parallèles reçues, puis génère le
bit de parité de fonctionnement DPB. Dans le mode d'émis-
sion, l'opérateur de parité 34 génère le bit de parité de fonctionnement DPB en commandant logiquement les données sur le bus de données et, dans le mode de réception, génère
le bit de parité de fonctionnement DPB en commandant logi-
quement les données fournies en sortie par le lecteur de
carte.
Un détecteur de parité 35 comprend une porte NON-
OU 37 pour appliquer une fonction NON-OU au bit de parité de réception RPB fourni en sortie par le premier registre 31, et au bit de parité de fonctionnement DPB fourni en sortie par l'opérateur de parité 34, un inverseur 36 pour inverser le signal de mode de communication E/R, et une porte NON-OU 38 pour appliquer une fonction NON-OU à la sortie de l'inverseur 36 et à la sortie de la porte NON-OU exclusive 37, puis fournit en sortie un signal de détection de parité PBT. Dans le mode de réception, si la logique du bit de parité de réception RPB est identique à celle du bit de parité de fonctionnement DPD, le détecteur de parité 35 génère le signal de détection de parité PBT indiquant que les données de réception sont normales et, sinon, génère le signal de détection de parité PBT indiquant qu'une erreur
apparaît dans les données de réception.
La figure 4 représente la construction interne du second registre 32 constitué de huit registres de données
41 à 48. Les registres de données 41 à 48 partagent les si-
gnaux de commande SRD, RST, SWR et SCK, ainsi que les bor-
nes d'entrée/sortie parallèles et les bornes de détection parallèles PI7 à PIO0, P07 à P00, et CD7 à CD0. La borne d'entrée série SIO du registre de données 41 est branchée à la borne de sortie série SO du premier registre 31, la borne de sortie série S07 du registre de données 48 est branchée à la borne d'entrée série SI du troisième registre 33, et les bornes d'entrée série SI à SI7 des registres de données 42 à 48 sont branchées respectivement aux bornes de
sortie série SOO à S06 de leurs registres de données précé-
dents 41 à 47.
Par suite, dans le mode d'émission, les registres
de données 41 à 48 chargent les données revues par les bor-
nes d'entrée parallèles correspondantes PI0 à PI7, en ré-
ponse au signal d'écriture SWR, pour fournir en sortie les données chargées aux bornes de détection parallèles CD0 à CD7, et décalent séquentiellement les données stockées et les données reçues aux bornes d'entrée série SI, à partir de leurs registres de données précédents, en réponse à l'horloge de décalage SCK, pour les fournir en sortie aux bornes de sortie série SO. D'autre part, dans le mode de réception, les registres de données 41 à 48 décalent les données fournies en sortie par leurs bornes d'entrée série SI, à partir de leurs registres de données précédents et, si le signal de lecture SRD est reçu, fournissent en sortie les données stockées aux bornes de sortie parallèles PO0 à
P07 et aux bornes de détection parallèles CD0 à CD7.
La figure 5 est un schéma de circuit détaillé de
l'opérateur de parité 34 générant une parité paire. L'opé-
rateur de parité 34 est constitué de huit portes OU exclu-
sives 51 à 58. La porte OU exclusive 51 comporte une
extrémité branchée à la masse, et son autre extrémité re-
çoit les données de sortie de la borne de détection paral-
lèle CD0. L'une des extrémités des portes OU exclusive 52 à
58 sont branchées respectivement aux données de sortie cor-
respondantes des bornes de détection parallèles CDl à CD7, et leurs autres extrémités sont branchées respectivement aux sorties des portes OU exclusives 51 à 57. Ainsi, après
le fonctionnement logique des données à huit bits des bor-
nes de détection parallèles CD0 à CD7, si le nombre total des uns logiques est un nombre pair, l'opérateur de parité 34 fournit en sortie le bit de parité de fonctionnement DPB d'état logique "0" par la porte OU exclusive 58 et, si le nombre total des uns logiques est un nombre impair, le bit de parité de fonctionnement DPB d'état logique "1" est fourni en sortie. Dans le cas o l'on branche la porte OU exclusive 51 à la tension d'alimentation de puissance au lieu de la brancher à la tension de masse, l'opérateur de
parité 34 génère la parité impaire. Dans ce cas, si le nom-
bre total des uns logiques est un nombre pair, le bit de parité de fonctionnement DPB d'état logique "1" est fourni en sortie et, si le nombre total des uns logiques est un nombre impair, le bit de parité de fonctionnement DPB
* d'état logique "0" est fourni en sortie. Dans le mode d'émission, l'opérateur de parité 34 commande logiquement les
données fournies en sortie au bus de données, puis génère et applique le bit de parité de
fonctionnement DPB à la borne d'entrée parallèle PI du pre-
mier registre 31 et, dans le mode de réception, l'opérateur de parité 34 commande logiquement les données fournies en sortie par le lecteur de carte, puis génère et applique le bit de parité de fonctionnement DPB au détecteur de parité 35. La figure 6 représente la construction du premier registre 31 et du second registre 32 des figures 3 et 4. Un
processeur de données parallèle 61 comporte une borne d'en-
trée constituée de SCK, SRD, SWR, RST, la borne d'entrée parallèle PI recevant les bits de données sur le bus de données et la borne d'entrée série SI recevant les données
fournies en sortie par la borne de sortie série SO du re-
gistre de données précédent, et une borne de sortie consti-
tuée de la borne de sortie parallèle PO et de la borne de
détection parallèle CD.
Un processeur de données série 62 reçoit la sor-
tie de la borne de détection parallèle CD comme donnée, l'horloge de décalage inversée SCK comme signal d'horloge, et le signal de remise à l'état initial RST comme signal d'initialisation, tandis que la borne de sortie série SO
est utilisée comme sa borne de sortie.
La figure 7 représente la construction du proces-
seur de données parallèle 61 de la figure 6. Une porte NON-
OU 73 applique une fonction NON-OU au signal d'écriture SWR inversé par un inverseur 72, et aux données reçues par la borne d'entrée parallèle PI. Une porte NON-OU 74 applique une fonction NON-OU à la sortie de la porte NON-OU 73, et
au signal de remise à l'état initial RST inversé par un in-
verseur 71, puis sort à la borne rb dans une partie de sor-
tie de données de détection 76. La porte NON-ET 75 applique une fonction NON-ET au signal d'écriture SWR et aux données reçues par la borne d'entrée parallèle PI, puis sort à la borne sb dans la partie de sortie de données de détection 76. La partie de sortie de données de détection 76 reçoit les données appliquées par la borne d'entrée série SI à la borne d, et l'horloge de décalage SCK à la borne c. Ainsi, la partie de sortie de données de détection 76 charge les données appliquées par la borne d'entrée parallèle PI, en
réponse au signal d'écriture SWR, et décale les données ap-
pliquées par la borne d'entrée série SI, en réponse à l'horloge de décalage SCK. Le signal fourni en sortie par la borne qb de la partie de sortie de données de détection 76, est appliqué à la borne de détection parallèle CD par
l'intermédiaire d'un inverseur 77.
La sortie de l'inverseur 77 est également appli-
quée à la borne d'entrée d'une porte d'émission 78. La porte d'émission 78 reçoit le signal de lecture SRD comme premier signal de porte, et le signal de lecture inversé SRD transmis à travers un inverseur 79, comme second signal
de porte. La porte d'émission 78 est mise en marche en ré-
ponse au signal de lecture SRD, pour fournir en sortie le
signal de sortie de l'inverseur 77 à la borne de sortie pa-
rallèle PO.
Par suite, dans le mode d'émission, le processeur de données parallèle 61 charge les données reçues par la
borne d'entrée parallèle PI, en réponse au signal d'écri-
ture SWR, et décale les données chargées ainsi que les don-
nées série reçues par la borne d'entrée série SI, en
réponse à l'horloge de décalage SCK. Dans le mode de récep-
tion, le processeur de données parallèle 61 décale et four-
nit en sortie les données série reçues par la borne d'entrée série SI, à la borne de détection parallèle CD et, si le signal de lecture SRD est reçu, commute et fournit en sortie le signal de sortie de l'inverseur 77 à la borne de
sortie parallèle PO.
La figure 8 est un schéma de circuit détaillé de la partie de sortie de données de détection 76 de la figure 7. Une porte NON-ET 81 applique une fonction NON-ET au si- gnal reçu à la borne rb et le signal reçu à la borne d. Un
inverseur 82 inverse la sortie de la borne c, et un inver-
seur 83 inverse la sortie de l'inverseur 82. Une porte d'émission 84 reçoit la sortie de la porte NON-ET 81. De
plus, la porte d'émission 84 reçoit la sortie de l'inver-
seur 82 comme premier signal de porte, et la sortie de l'inverseur 83 comme second signal de porte, en fournissant ainsi en sortie les données série appliquées par la porte NON-ET 81 à la réception de l'horloge de décalage SCK. Une porte d'émission 85 reçoit la sortie de la porte d'émission
84, et reçoit la sortie de l'inverseur 83 comme premier si-
gnal de porte, ainsi que la sortie de l'inverseur 82 comme second signal de porte, en fournissant ainsi en sortie le signal de sortie de la porte d'émission 84 à la borne qb à la réception de l'horloge de décalage SCK. Une porte NON-ET 86 applique une fonction NON-ET à la sortie de la borne sb et à la sortie de la porte d'émission 84. Une porte NON-ET 87 applique une fonction NON-ET à la sortie de la borne rb et à la sortie de la porte NON-ET 86, puis sort à la borne
qb.
La figure 9 est un schéma de circuit détaillé du processeur de données série 62 de la figure 6. Un inverseur
91 inverse la sortie de la borne c, et un inverseur 92 in-
verse la sortie de l'inverseur 91. Une porte d'émission 93 reçoit la sortie de la borne d, et reçoit la sortie de l'inverseur 91 comme premier signal de porte, ainsi que la sortie de l'inverseur 92 comme second signal de porte. Une porte d'émission 94 reçoit la sortie de la porte d'émission
93, et reçoit la sortie de l'inverseur 92 comme premier si-
gnal de porte, ainsi que la sortie de l'inverseur 91 comme second signal de porte, puis fournit en sortie le signal de sortie de la porte d'émission 93 à la borne q. Une porte NON-ET 95 applique une fonction NON-ET à la sortie de la borne rb et à la sortie de la porte d'émission 93, et un inverseur 96 inverse la sortie de la porte NON-ET 95, puis
sort à la borne q.
La figure 10 représente la construction interne
du troisième registre 33 de la figure 3 qui a la même cons-
truction que celle de la figure 6, sauf le signal appliqué
à la borne rb du processeur de données série 62. Un inver-
seur 63 inverse le signal de départ de communication CWR, et une porte ET 64 additionne le signal de remise à l'état initial RST à la sortie de l'inverseur 63, puis applique son signal de sortie à la borne sb du processeur de données série 62. Ainsi, le troisième registre 33 est initialisé
par le signal de remise à l'état initial RST et par le si-
gnal de départ de communication CWR.
La figure 11 est un diagramme de formes d'onde
représentant le fonctionnement du dispositif d'En-
trée/Sortie (E/S) lorsque la transmission de données est effectuée de la carte intelligente vers le lecteur de
carte. Par la transition du signal de remise à l'état ini-
tial RST au niveau logique "haut", comme représenté en 11A à la figure 11, le premier registre 31, le second registre 32 et le troisième registre 33 sont retirés de l'état de
remise à l'état initial. Si le signal de départ de communi-
cation CWR est généré comme représenté en llB à la figure 11, le signal de mode de communication Emission/Réception (E/R) passe au niveau logique "bas" comme représenté en 11C à la figure 11. Ensuite, le signal de mode de communication E/R de niveau logique "bas" est inversé au niveau logique "haut" par l'inverseur 36, puis appliqué à la porte NON-OU
38, de sorte que le signal de détection de parité PBT main-
tient le niveau logique "bas", comme représenté en 11J à la figure 11. Ainsi, le détecteur de parité 35 ne génère pas
le signal de détection de parité PBT dans le mode d'émis-
sion. Dans un tel état, si le signal d'écriture SWR est généré comme représenté en llD à la figure 11, le premier registre 31, le second registre 32, et le troisième regis- tre 33 chargent les données reçues par les bornes d'entrée parallèles PI, comme représenté en 11G à la figure 11. Dans ce cas, comme la borne d'entrée parallèle PI du troisième registre 33 est connectée à la masse, ce troisième registre 33 charge le signal logique "bas", et ce signal est émis comme bit de départ. De plus, le second registre 32 charge les bits de données correspondants sur le bus de données, comme représenté à la figure 4. Ainsi, les registres de données 41 à 48 du second registre 32 chargent les données
sur le bus de données, en réponse au signal d'écriture SWR.
Le processeur de données parallèle 61, comme représenté aux figures 6 à 8, fournit en sortie les données chargées par la borne de détection correspondante CD. Ainsi, le second
registre 32 charge les données reçues par les bornes d'en-
trée parallèles PI0 à PI7, puis fournit en sortie les don-
nées chargées par les bornes de détection parallèles CD0 à CD7. La partie llE de la figure 11 représente le temps de charge Tl lorsque le second registre 32 charge et fournit en sortie les données parallèles aux bornes de détection
parallèles CDO à CD7, en réponse au signal d'écriture SWR.
Apres le laps de temps de charge Tl représenté en llD à la figure 11, l'opérateur de parité 34 reçoit les
données fournies en sortie par les bornes de détection pa-
rallèles CD0 à CD7 du second registre 32. Ensuite, l'opéra-
teur de parité 34 commande logiquement les données de réception puis génère le bit de parité de fonctionnement DPB. Dans l'opérateur de parité 34, l'une des extrémités
des portes OU exclusives 51 à 58 est branchée respective-
ment aux bornes de détection parallèles CD0 à CD7 du second registre 32, tandis que les autres extrémités des portes OU exclusives 52 à 58 sont branchées respectivement aux bornes
de sortie des portes OU exclusives précédentes 51 à 57.
L'autre extrémité de la porte OU exclusive 51 est branchée à la masse, et la porte OU exclusive 58 fournit en sortie le bit de parité de fonctionnement DPB à sa borne de sor-
tie. Ainsi, l'opérateur de parité 34 compare les états lo-
giques des données parallèles fournies en sortie par les bornes de détection parallèles CD0 à CD7 et, si le nombre total des uns logiques est un nombre impair, l'opérateur
génère le bit de parité de fonctionnement DPB d'état logi-
que "1", tandis que si le nombre total des uns logiques est un nombre pair, l'opérateur génère le bit de parité de fonctionnement DPB d'état logique "0". Dans ce cas, si la borne d'entrée de la porte OU exclusive 51 est branchée à
la tension d'alimentation de puissance, l'opérateur de pa-
rité 34 génère la parité impaire.
Le bit de parité de fonctionnement DPB généré
comme décrit ci-dessus est appliqué à la porte NON-OU ex-
clusive 37 et à la borne d'entrée parallèle PI du premier
registre 31. Dans le mode d'émission, le signal de détec-
tion de parité PBT maintient l'état logique "bas", comme
représenté à la figure 11lJ, indépendamment de l'état logi-
que du bit de parité de fonctionnement DPB. Dans le mode d'émission, le bit de parité de fonctionnement DPB doit être chargé dans le premier registre 31, puis introduit dans la trame de données d'émission pour être transmis au
lecteur de carte. Ainsi, l'opérateur de parité 34 doit gé-
nérer et fournir en sortie le bit de parité de fonctionne-
ment DPB à la borne d'entrée parallèle PI du premier
registre 31 avant que le signal d'écriture SWR soit coupé.
Par suite, avant que le signal d'écriture SWR soit coupé,
l'opérateur de parité 34 génère le bit de parité de fonc-
tionnement DPB pour le temps de fonctionnement de parité T2, comme représenté en 11F à la figure 11. Ensuite, le
premier registre 31 charge le bit de parité de fonctionne-
ment DPB en réponse au signal d'écriture SWR, comme repré-
senté en llD à la figure 11. Pour charger le bit de parité
de fonctionnement DPB dans le premier registre 31, le si-
gnal d'écriture SWR doit être maintenu pendant une période plus longue que le temps de charge de données parallèles T1 du second registre 32, et que le temps de fonctionnement de parité T2 de l'opérateur de parité 34, comme représenté en
l1D à la figure 11.
Si l'opération d'écriture des données parallèles est terminée avec l'état de coupure du signal d'écriture SWR, le troisième registre 33 charge le bit de départ de niveau logique "bas", les registres de données 41 à 48 du
second registre 32 chargent les bits de données correspon-
dants, et le premier registre 31 charge le bit de parité de
fonctionnement DPB.
Si le signal d'écriture SWR est coupé, l'horloge de décalage SCK est générée comme représenté en 11H à la figure 11. Plus de dix signaux d'horloge de décalage SCK sont générés pour décaler un bit de départ, huit bits de données et un bit de parité, charges dans les registres 31
à 33. Si l'horloge de décalage SCK est généree comme repré-
senté en 11H à la figure 11, les registres 31 à 33 fournis-
sent en sortie les données chargées par les bornes de
sortie série SO, et stockent les sorties des registres pré-
cédents reçues par leurs bornes d'entrée série SI. Par suite, comme représenté en 11I à la figure 11, la trame de données d'émission est transformée en données série puis
transmise au lecteur de carte en réponse à l'horloge de dé-
calage SCK.
La figure 12 est un diagramme de formes d'onde représentant le fonctionnement du dispositif E/S lorsque la transmission de données est effectuée du lecteur de carte vers le dispositif de carte intelligente. Par la transition
du signal de remise à l'état initial RST vers le niveau lo-
gique "haut", comme représenté en 12A à la figure 12, le premier registre 31, le second registre 32 et le troisième
registre 33 sont retirés de l'état de remise à l'état ini-
tial. Ensuite, si le signal de départ de communication CWR
est généré comme représenté en 12B à la figure 12, le si-
gnal de mode de communication E/R passe au niveau logique "haut", comme représenté en 12C à la figure 12. Ensuite, le signal de mode de communication E/R de niveau logique "haut" est inversé au niveau logique "bas" par l'inverseur 36, puis appliqué à la porte NON-OU 38. Ainsi, le signal de détection de parité PBT maintient le niveau logique "bas" jusqu'à ce que le bit de parité d'erreur soit détecté comme représenté en 12K à la figure 12. Par suite, dans le mode
de réception, l'état logique du signal de détection de pa-
rité PBT est déterminé suivant les états logiques du bit de
parité de fonctionnement DPB et du bit de parité de récep-
tion RPB.
La trame de données émise par le lecteur de carte démarre par le bit de départ et, à ce moment, comme le bit de départ est au niveau logique "bas", la forme SIO passe du niveau logique "haut" au niveau logique "bas" lorsque le
lecteur de carte démarre une transmission de données. Ain-
si, si le signal de flanc descendant est détecté à la borne SIO, l'horloge de décalage SCK est générée comme représenté
en 12E à la figure 12. Ensuite, les registres 31 à 33 déca-
lent les données reçues par les bornes d'entrée série SI, en réponse à l'horloge de décalage SCK. La borne d'entrée série SI du premier registre 31 est branchée à la borne SIO. Le second registre 32 est composé de huit registres de données 41 à 48, comme représenté à la figure 4, et chacune de leurs bornes d'entrée série SI est branchée à la borne
de sortie série SO de leur registre de données précédent.
Ainsi, les registres 31 à 33 décalent et stockent les don-
nées de réception comme représenté en 12F à la figure 12,
en réponse à l'horloge de décalage SCK générée comme repré-
senté en 12E à la figure 12.
Si la génération de l'horloge de décalage SCK se termine, le premier registre 31 stocke le bit de parité de réception RPB, les registres de données 41 à 48 du second
registre 32 stockent les huit bits de données, et le troi-
sième registre 33 stocke le bit de départ. Les huit bits de données stockés dans le second registre 32 sont fournis en sortie aux bornes de détection parallèles CD0 à CD7 par le processeur de données parallèle 62, comme représenté aux figures 6 à 8. De plus, si la génération de l'horloge de
décalage SCK se termine, le signal de lecture SRD est géné-
ré comme représenté en 12G à la figure 12, pour amener le contrôleur à recevoir la trame de données par le bus de
données. Si le signal de lecture SRD est généré, les sor-
ties des bornes de détection parallèles CD0 à CD7 sont fournies en sortie par les bornes de sortie parallèles P00
à P07.
A ce moment, l'opérateur de parité 34 commande logiquement les données revues par les bornes de détection parallèles CD0 à CD7 pendant le temps de fonctionnement de
parité T3, comme représenté en 12H à la figure 12, puis gé-
nère le bit de parité de fonctionnement DPB. Ensuite, la
porte NON-OU exclusive 37 applique une fonction NON-OU ex-
clusive au bit de parité de fonctionnement DPB et au bit de
parité de réception RPB, pour comparer leurs états logi-
ques. Si l'état logique du bit de parité de réception RPB est identique à celui du bit de parité de fonctionnement
DPB, cela signifie que les données de réception sont norma-
les, et s'il n'est pas identique à celui du bit de parité
de fonctionnement DPB, cela signifie que les données de ré-
ception sont en erreur. Par suite, si les deux bits de pa-
rité ci-dessus ont des états logiques identiques, la porte NON-OU exclusive 37 fournit en sortie le signal logique "haut" indiquant que les données de réception sont normales
et, dans le cas contraire, fournit en sortie le signal lo-
gique "bas" indiquant que les données de réception sont en erreur. Dans le mode de réception, comme la porte NON-OU 38 reçoit le signal de mode de communication E/R inversé de niveau logique "bas", l'état logique du signal de détection de parité PBT est déterminé suivant la sortie de la porte NON-OU exclusive 37. Si la porte NON-OU exclusive 37 four- nit en sortie le signal logique "haut", la porte NON-OU 38 fournit en sortie le signal de détection de parité PBT de niveau logique "bas" indiquant que les données de réception sont normales, comme représenté en 12K à la figure 12, et si la porte NON-OU exclusive 37 fournit en sortie le signal
logique "bas", la porte NON-OU 38 fournit en sortie le si-
gnal de détection de parité PBT de niveau logique "haut" indiquant que les données de réception sont en erreur,
comme représenté en 12K à la figure 12.
Pendant la détection du signal de détection de parité PBT, le second registre 32 fournit en sortie les données série reçues aux bornes de sortie parallèles PO0 à P07 pour le temps T4, comme représenté en 12J à la figure 12. Par suite, comme représenté en 12G à la figure 12, le signal de lecture SRD doit être maintenu pendant une durée supérieure au temps T3 pour commander le bit de parité de fonctionnement DPB, et au temps T4 pour fournir en sortie les données série reçues, aux bornes de sortie parallèles
PO0 à P07.
A ce moment, le contrôleur du dispositif de carte intelligente analyse l'état logique du signal de détection de parité PBT généré comme représente en 12K à la figure
12, puis charge les données en parallèle par le bus de don-
nées, comme représenté en 12J à la figure 12.
Comme décrit ci-dessus, le dispositif E/S de la carte intelligente selon la présente invention est capable
de commander logiquement les données d'émission pour géné-
rer le bit de parité et pour introduire ce bit de parité
dans la trame de données d'émission du mode d'émission. En-
fin, dans le mode de réception, le dispositif est capable
de commander logiquement les données de réception pour gé-
nérer le bit de parité de fonctionnement, de comparer logi-
quement le bit de parité de fonctionnement au bit de parité
de réception, puis de déterminer si les données de récep-
tion sont normales ou non. Par suite, il est possible de réduire la charge de programme du contrôleur de la carte intelligente, et d'effectuer la transmission rapide des
données au lecteur de carte.
Claims (6)
1) Dispositif d'entrée/sortie d'une carte intelli-
gente, pour effectuer de manière asynchrone une communica-
tion de données série avec un lecteur de carte, dispositif caractérisé en ce qu'il comprend: - un premier registre (31) comportant une borne d'entrée série branchée à une borne SIO terminal; - un second registre (32) comportant des bornes de détection parallèles, des bornes d'entrée/sortie parallèles branchées à un bus de données, et une borne d'entrée série branchée à une borne de sortie série du premier registre; un troisième registre(33) comportant une borne d'entrée parallèle branchée à la masse, une borne d'entrée
série branchée à une borne de sortie série du second regis-
tre, et une borne de sortie série branchée à la borne SIO; - des moyens de génération de parité pour recevoir les sorties des bornes de détection parallèles du second registre (32), pour commander logiquement les données, puis
pour générer et appliquer un bit de parité de fonctionne-
ment à une borne d'entrée parallèle du premier registre (31); et
- des moyens pour recevoir un bit de parité de ré-
ception du premier registre (31) et un bit de parité de fonctionnement des moyens de génération de parité et, dans un mode de réception, pour comparer leurs états logiques
puis pour fournir en sortie un signal de détection de pari-
té si les deux bits de parité ont des états logiques iden-
tiques, de sorte que, dans un mode d'émission, le second registre (32) charge en parallèle les données sur le bus de données en réponse à un signal d'écriture, les moyens de génération de parité commandent logiquement les données fournies en sortie par les bornes de détection parallèles
du second registre puis génèrent le bit de parité de fonc-
tionnement, le premier registre charge le bit de parité de fonctionnement, et les données chargées dans le troisième, second et premier registre sont décalées séquentiellement en réponse à une horloge de décalage, tandis que, dans le
mode de réception, les troisième, second et premier regis-
tres décalent et introduisent les données série en réponse à l'horloge de décalage, le second registre (32) fournit en
sortie les données stockées aux bornes de détection paral-
lèles en réponse à un signal de lecture, les moyens de gé-
nération de parité commandent logiquement les données pour générer le bit de parité de fonctionnement, comparent le
bit de parité de fonctionnement au bit de parité de récep-
tion, puis fournissent en sortie le signal de détection de
parité si les deux bits de parité ont le même état logique.
2) Dispositif d'entrée/sortie selon la revendica-
tion 1, caractérisé en ce que les moyens de génération de parité comprennent une première porte pour appliquer un OU exclusif à la tension de masse et à une première donnée de
détection, afin de générer une première donnée de fonction-
nement; des seconde à septième portes pour appliquer un OU exclusif aux données de fonctionnement fournies en sortie par leurs portes précédentes, et à leurs seconde à septième
données de détection, afin de générer des seconde à sep-
tième données de fonctionnement; et une huitième porte
pour appliquer un OU exclusif à la septième donnée de fonc-
tionnement et à une huitième donnée de détection, afin de
générer un bit de parité pair.
3) Dispositif d'entrée/sortie selon la revendica-
tion 1, caractérisé en ce que les moyens de génération de parité comprennent une première porte pour appliquer un OU exclusif à une tension d'alimentation de puissance et à une première donnée de détection, afin de générer une première donnée de fonctionnement; des seconde à septième portes pour appliquer un OU exclusif aux données de fonctionnement fournies en sortie par leurs portes précédentes, et à leurs seconde à septième données de détection correspondantes,
afin de générer des seconde à septième données de fonction-
nement; et une huitième porte pour appliquer un OU exclu-
sif à la septième donnée de fonctionnement et à une
huitième donnée de détection, afin de générer un bit de pa-
rité impair. 4) Dispositif de carte intelligente effectuant une communication de données série avec un lecteur de carte, dispositif caractérisé en ce qu'il comprend: - des moyens d'entrée/sortie comportant des moyens de commande de parité et une borne d'entrée/sortie série
branchée au lecteur de carte pour, dans un mode de récep-
tion, convertir les données série reçues du lecteur de
carte en données parallèles, commander logiquement les don-
nées pour générer un bit de parité de fonctionnement, com-
parer ce bit de parité de fonctionnement à un bit de parité de réception, puis fournir en sortie un signal de détection
de parité si les deux bits de parité ont le même état logi-
que et, dans un mode d'émission, commander logiquement les données parallèles à émettre, générer et introduire le bit de parité de fonctionnement dans une trame de données d'émission et convertir les données parallèles en données série, pour les fournir en sortie au lecteur de carte; - une EEPROM comportant une première zone pour stocker une information de programme et une seconde zone pour stocker une information de service; et
- des moyens de commande branchés aux moyens d'en-
trée/sortie pour émettre une information de service paral-
lèle dans le mode d'émission, recevoir les données parallèles des moyens d'entrée/sortie en réponse au signal
de détection de parité dans le mode de réception, et accé-
der à une zone correspondante de la EEPROM (mémoire non vo-
latile électriquement effaçable) suivant l'information du lecteur de carte appliquée par l'intermédiaire des moyens d'entrée/sortie, pour pouvoir ainsi enregistrer, vider et
modifier l'information.
) Dispositif de carte intelligente selon la re-
vendication 4, caractérisé en ce que les moyens d'en-
trée/sortie comprennent un premier registre comportant une borne d'entrée série branchée à une borne SIO; un second registre comportant des bornes de détection parallèles, des
bornes d'entrée/sortie parallèles branchées au bus de don-
nées, et une borne d'entrée série branchée à une borne de sortie série du premier registre; un troisième registre comportant une borne d'entrée parallèle branchée à la masse, une borne d'entrée série branchée à une borne de
sortie série du second registre, et une borne de sortie sé-
rie branchée à la borne SIO; des moyens de génération de parité pour recevoir les sorties des bornes de détection parallèles du second registre, pour commander logiquement les données puis générer et appliquer le bit de parité de fonctionnement à une borne d'entrée parallèle du premier registre; et des moyens pour recevoir le bit de parité de
réception du premier registre et le bit de parité de fonc-
tionnement des moyens de génération de parité et, dans le mode de réception, pour comparer leurs états logiques puis pour fournir en sortie le signal de détection de parité si les deux bits de parité ont le même état logique, de sorte que, dans le mode d'émission, le second
registre charge en parallèle les données sur le bus de don-
nées en réponse à un signal d'écriture, les moyens de géné-
ration de parité commandent logiquement les données fournies en sortie par les bornes de détection parallèles
du second registre puis génèrent le bit de parité de fonc-
tionnement, le premier registre charge le bit de parité de fonctionnement, et les données chargées dans le troisième, second et premier registre sont décalées séquentiellement en réponse à une horloge de décalage, et, dans le mode de
réception, le troisième, second et premier registre déca-
lent séquentiellement une entrée des données série en ré-
ponse à l'horloge de décalage, le second registre fournit
en sortie les données stockées aux bornes de détection pa-
rallèles en réponse à un signal de lecture, les moyens de génération de parité commandent logiquement les données de réception pour générer le bit de parité de fonctionnement, comparent ce bit de parité de fonctionnement au bit de pa- rité de réception du premier registre, puis fournissent en sortie le signal de détection de parité si les deux bits de
parité ont le même état logique.
6) Dispositif de carte intelligente effectuant une communication de données série avec un lecteur de carte, dispositif caractérisé en ce qu'il comprend: - des moyens d'entrée/sortie comportant des moyens de commande de parité et une borne d'entrée/sortie série
branchée au lecteur de carte pour, dans un mode de récep-
tion, convertir les données série reçues du lecteur de
carte en données parallèles, commander logiquement les don-
nées pour générer un bit de parité de fonctionnement, com-
parer le bit de parité de fonctionnement à un bit de parité de réception, puis fournir en sortie un signal de détection
de parité si les deux bits de parité ont le même état logi-
que et pour, dans un mode d'émission, commander logiquement les données parallèles à émettre, générer et introduire le bit de parité de fonctionnement dans une trame de données d'émission, et convertir les données parallèles en données série, pour les fournir en sortie au lecteur de carte; - une mémoire morte (ROM) de masque pour stocker une information de programme de commande du dispositif de carte intelligente;
- une mémoire non volatile électriquement effaça-
ble (EEPROM) pour stocker une information de service d'un support; et
- des moyens de commande branchés aux moyens d'en-
trée/sortie pour émettre l'information de service en paral-
lèle dans le mode d'émission, recevoir les données parallèles des moyens d'entrée/sortie en réponse au signal
de détection de parité dans le mode de réception, et accé-
der à une zone correspondante de la EEPROM suivant l'infor-
mation du lecteur de carte appliquée par les moyens d'entrée/sortie, pour pouvoir ainsi enregistrer, vider et modifier l'information.
7) Dispositif de carte intelligente selon la re-
vendication 6, caractérisé en ce que les moyens d'en-
trée/sortie comprennent un premier registre comportant une borne d'entrée série branchée à une borne SIO; un second registre comportant des bornes de détection parallèles, des
bornes d'entrée/sortie parallèles branchées au bus de don-
nées, et une borne d'entrée série branchée à une borne de sortie série du premier registre; un troisième registre comportant une borne d'entrée parallèle branchée à la masse, une borne d'entrée série branchée à une borne de
sortie série du second registre, et une borne de sortie sé-
rie branchée à la borne SIO; des moyens de génération de parité pour recevoir les sorties des bornes de détection parallèles du second registre, commander logiquement les
données puis générer et appliquer le bit de parité de fonc-
tionnement à une borne d'entrée parallèle du premier regis-
tre; et des moyens pour recevoir le bit de parité de
réception du premier registre et le bit de parité de fonc-
tionnement des moyens de génération de parité et, dans le
mode de réception, comparer leurs états logiques puis four-
nir en sortie le signal de détection de parité si les deux bits de parité ont le même état logique, de sorte que, dans le mode d'émission, le second
registre charge en parallèle les données sur le bus de don-
nées en réponse à un signal d'écriture, les moyens de géné-
ration de parité commandent logiquement les données fournies en sortie par les bornes de détection parallèles
du second registre puis génèrent le bit de parité de fonc-
tionnement, le premier registre charge le bit de parité de fonctionnement, et les données chargées dans le troisième, second et premier registre sont décalées séquentiellement en réponse à une horloge de décalage, et, dans le mode de
réception, les troisième, second et premier registres déca-
lent séquentiellement une entrée des données série en ré-
ponse à l'horloge de décalage, le second registre fournit
en sortie les données stockées aux bornes de détection pa-
rallèles en réponse à un signal de lecture, les moyens de génération de parité commandent logiquement les données de réception pour générer le bit de parité de fonctionnement,
comparent ce bit de parité de fonctionnement au bit de pa-
rité de réception du premier registre, puis fournissent en sortie le signal de détection de parité si les deux bits de
parité ont le même état logique.
8) Procédé de communication de données d'un dispo-
sitif de carte intelligente, comportant des moyens d'en-
trée/sortie constitués d'un registre de parité, d'un
registre de données, d'un registre de démarrage et d'un gé-
nérateur de parité, procédé caractérisé en ce qu'il com-
prend les étapes consistant à: - dans un mode d'émission, charger les données en parallèle sur le bus de données par le registre de données en réponse à un signal d'écriture, commander logiquement les données parallèles appliquées en provenance du registre de données et générer un bit de parité de fonctionnement par le générateur de parité, charger le bit de parité de fonctionnement par le registre de parité, et maintenir l'état actif du signal d'écriture jusqu'à ce que le bit de parité soit généré; - ensuite, décaler séquentiellement les données
stockées dans le registre de démarrage, le registre de don-
nées et le registre de parité, en réponse à une horloge de
décalage, puis fournir en sortie les données série au lec-
teur de carte; - dans un mode de réception, décaler et introduire les données série appliquées à partir du lecteur de carte,
en réponse à l'horloge de décalage, puis stocker séquen-
tiellement les données série dans le registre de démarrage, le registre de données et le registre de parité; et
- ensuite, commander logiquement les données pa-
rallèles appliquées en provenance du registre de données et
générer le bit de parité de fonctionnement par le généra-
teur de parité, en réponse à un signal de lecture, comparer l'état logique d'un bit de parité de réception du registre
de parité, à l'état logique du bit de parité de fonctionne-
ment et, si les deux bits de parité ont le même état logi-
que, générer un signal de détection de parité pour fournir ainsi en sortie au bus de données les données stockées dans
le registre de données.
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