BE897586A

BE897586A - Circuit parallele de controle de redondance cyclique

Info

Publication number: BE897586A
Application number: BE2/60188A
Authority: BE
Inventors: B P Le Gresley
Original assignee: Ael Microtel Ltd
Priority date: 1982-08-25
Filing date: 1983-08-24
Publication date: 1983-12-16
Also published as: US4498174A; JPS5958558A; IT8322619A0; IT1164418B; CA1191962A

Description


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   MEMOIRE DESCRIPTIF   déposé à t'appui d'une   demande de 
BREVET BELGE formulée par 
Société dite : AEL MICROTEL LIMITED (Inventeur : Barry P. LE GRESLEY) pour "Circuit parallèle de contrôle de redondance cyclique" comme 
BREVET D'INVENTION Priorité de la demande de brevet déposée aux Etats-Unis d'Amérique le 25 août 1982 sous le n  411, 199, au nom de Barry P. LE GRESLEY, dont la société susdite est l'ayant droit. 

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   La présente invention concerne des circuits de vérification de données et, plus particulièrement, un circuit parallèle de contrôle de redondance cyclique. 



   Les circuits de contrôle de redondance cyclique sont des dispositifs bien connus. Toutefois, on y utilise spécifiquement une configuration logique série comprenant un registre à décalage de 16 bits avec quatre sorties couplées rétroactivement à une logique OU exclusive à l'entrée. Un exemple d'un tel circuit est commercialisé sous   l'appellation"Hewlett   Packard Signature Analysis System". 



   Avec cette configuration série de la technique antérieure, chaque bit de données doit être acheminé séquentiellement dans le circuit de contrôle de redondance cyclique. Par conséquent, le temps requis pour effectuer cette opération équivaut au nombre de bits par échantillon, multiplié par la période du signal d'HORLOGE. Pour bon nombre d'applications, un tel système exige un temps supérieur à celui dont on dispose entre des groupes de données d'entrée successifs. 



   En conséquence, la présente invention fournit un circuit de contrôle de redondance cyclique à grande vitesse capable de déterminer la validité de groupes de données parallèles à haute fréquence. 



   Le circuit parallèle de contrôle de redondance cyclique de la présente invention détermine la validité de données cycliques. Huit bits de données, par exemple, un groupe de données d'essai à modulation par impulsions codées, sont appliqués périodiquement à l'entrée de ce circuit. En conséquence, chaque configuration de donnée est répétée après un temps prédéterminé. 



   Ce groupe de données de 8 bits est divisé en quatre groupes de deux bits chacun. Une première impulsion de SELECTION valide le premier bit de chacun 

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 des quatre groupes, par exemple, les bits impairs, en vue de leur passage à travers un circuit de sélection de données, tandis qu'une seconde impulsion de SELECTION valide le second bit de chaque groupe, par exemple, les bits pairs, en vue de leur passage à travers le circuit de sélection de données. En conséquence, l'ensemble des huit bits est transféré dans le circuit de contrôle au cours d'un laps de temps qui permettrait le transfert de deux bits seulement dans le circuit conventionnel. 



   Le circuit de sélection de données comporte quatre signaux de sortie, un pour chaque groupe de deux bits. Chaque signal de sortie est appliqué à un registre à décalage via une porte OU exclusive. Le signal de sortie provenant de chaque registre à décalage est appliqué à une autre porte OU exclusive et le signal de sortie de celle-ci est ensuite combiné avec un signal de sortie associé provenant du circuit de sélection de données. Ces signaux sont alors réinjectés dans le registre à décalage via le premier circuit OU exclusif. 



   Un signal d'EFFACEMENT est engendré au début de chaque cycle de données pour remettre à zéro les registres à décalage. Ces registres à décalage sont ensuite synchronisés par un signal d'horloge qui est émis en synchronisme avec chaque groupe de données de 4 bits. En conséquence, chaque groupe de quatre bits de données est acheminé à travers le circuit de sélection de données et appliqué au registre à décalage via un circuit OU exclusif dont la sortie dépend à la fois des bits de données entrants et du contenu du registre à décalage. 



   Ce circuit OU exclusif constitue un système de codage de données possédant une haute probabilité de détection d'une configuration de donnée incorrecte. 

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  Au terme de chaque cycle, le registre à décalage contient une configuration de donnée résultante qui peut être comparée avec une configuration de donnée escomptée. 



   Dans les dessins annexés : la figure 1 est un schéma de principe du circuit de contrôle de redondance cyclique de la présente invention ; et la figure 2 est un diagramme de temps illustrant la durée relative de signaux d'HORLOGE, d'EFFACEMENT et de SELECTION. 



   En se référant à présent à la figure 1, le circuit de contrôle de redondance cyclique de la présente invention qui y est illustré, est raccordé entre un générateur de données série répétitif et un circuit de comparaison. Le circuit de sélection de données 20 comprend plusieurs sélecteurs 2 : 1 qui sont raccordés chacun entre le générateur de données série répétitif et une porte OU exclusive associée du circuit OU exclusif 30. 



   La sortie de ces portes OU exclusives est raccordée à un registre à décalage associé du circuit de registres 40. Le circuit OU exclusif 50 comprend plusieurs portes OU exclusives qui sont raccordées chacune à deux registres à décalage. Le circuit OU exclusif 60 comprend plusieurs portes OU exclusives raccordées chacune à un troisième registre à décalage et à la sortie d'une porte OU exclusive associée du circuit OU exclusif 50. La sortie de chaque porte OU exclusive du circuit OU exclusif 60 est ensuite raccordée à une entrée d'une porte OU exclusive associée du circuit OU exclusif 30. 



   Un circuit d'horloge 10 est raccordé au circuit de sélection de données 20 via un conducteur de SELECTION, tandis qu'il est également raccordé au cir- 

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 cuit de registres à décalage 40 via des conducteurs d'EFFACEMENT et d'HORLOGE. 



   Des échantillons de données parallèles de 8 bits sont appliqués périodiquement aux entrées du multiplexeur 20, deux bits étant appliqués à chacun des quatre sélecteurs 2 : 1,21-24. 



   Le signal de SELECTION provenant du circuit d'horloge 10 valide alternativement les bits impairs et pairs via le circuit de sélection de données 20. 



  Dès lors, les bits 1, 3,5 et 7 sont appliqués à la seconde entrée des portes OU exclusives 31,32, 33 et 34 respectivement, tandis que le signal de SELECTION est à un niveau logique 1. De la même manière, les bits 2,4, 6 et 8 sont appliqués à la seconde entrée des portes OU exclusives 31,32, 33 et 34 respectivement, tandis que le signal de SELECTION est à un niveau logique 0. Selon qu'un signal d'un niveau logique 0 ou d'un niveau logique 1 est appliqué à la première entrée des portes OU exclusives 31,32, 33 et 34 par les circuits OU exclusifs 50 et 60, les configurations binaires appliquées à la seconde entrée de chacune de ces portes sont soit acheminées telles quelles au registre à décalage associé, soit inversées, puis acheminées à ce registre. 



   Le circuit d'horloge 10 engendre un signal d'EFFACEMENT au début de chaque série de groupes de données parallèles en vue de la remise à zéro des registres à décalage du circuit 40. En conséquence, ces registres à décalage ont tous des signaux d'un niveau logique 0 sur leurs sorties. Chaque porte OU exclusive du circuit 50 engendre alors un niveau logique 0 à sa sortie, étant donné que des signaux d'un niveau logique 0 apparaissent aux deux entrées. De la même manière, des signaux d'un niveau logique 0 provenant d'un registre à décalage associé ou de la porte OU ex- 

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 clusive associée du circuit 50 apparaissent aux deux entrées de chaque porte OU exclusive du circuit 60. 



  En conséquence, les sorties de ces portes fournissent un signal d'un niveau logique   0   à l'entrée de la porte OU exclusive associée du circuit 30. Etant donné qu'un signal d'un niveau logique   0   est appliqué à une entrée de chacune de ces portes, le signal émis à l'autre entrée au départ du circuit de sélection de données associé sera acheminé à travers la porte OU exclusive et appliqué à l'entrée du registre à décalage correspondant du circuit 40. Les données appliquées aux entrées des registres à décalage sont alors acheminées dans chaque registre à décalage lors de l'émission de l'impulsion d'horloge suivante par le circuit   10.   



   Chaque paire de portes OU exclusives des circuits 50 et 60 est raccordée aux sorties des registres à décalage du circuit 40 suivant une configuration prédéterminée. Cette configuration est étudiée de telle sorte que chaque paire de portes OU exclusives soit raccordée à la première, à la troisième et à la quatrième sortie de trois registres à décalage différents. 



  Par exemple, la paire de portes OU exclusives 51 et 61 est raccordée à la première sortie du registre à décalage 41, à la troisième sortie du registre à décalage 42 et à la quatrième sortie du registre à décalage 44. 



   En utilisant cette disposition de circuits OU exclusifs, les bits de données entrants sont acheminés de manière logique à, ou inversés, puis réinjectés dans les registres à décalage de telle manière que la configuration mémorisée dans ces derniers à la fin de chaque série de groupes de données entrants puisse indiquer avec un haut degré de probabilité la validité de l'ensemble de cette série de données. Etant donné que les données d'entrée sont fournies par un générateur de don- 

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 nées série répétitif, les données d'entrée valables sont connues et, par conséquent, on peut calculer la configuration résultante de cette série de données valables. Cette configuration de données résultante peut alors être mémorisée dans une source de signaux de référence.

   Un comparateur peut ensuite comparer les données mémorisées dans la source de signaux de référence avec les données résultantes mémorisées dans les registres à décalage au terme de chaque série de données d'entrée afin de déterminer si un bit de données d'entrée est incorrect. 



   La présente invention assure dès lors un con-   trôle de   redondance cyclique sur des données d'entrée parallèles moyennant l'utilisation d'un circuit de sélection de données, d'un circuit de registres à décalage et d'un circuit OU exclusif qui est couplé rétroactivement à l'entrée de ce circuit de registres à décalage. Le circuit OU exclusif engendre une configuration résultante représentant un cycle complet de données d'entrée que l'on peut comparer avec une configuration de donnée escomptée afin de déterminer s'il existe une défectuosité dans les données d'entrée. 



   Il apparaîtra de toute évidence à l'homme de métier que de nombreuses modifications de la présente invention peuvent être envisagées sans se départir de l'esprit de cette dernière qui sera limité uniquement par le cadre des revendications ci-après.

Claims

REVENDICATIONS 1. Circuit de contrôle de redondance cyclique destiné à être utilisé dans un système de vérification de données comprenant un générateur de données fonctionnant pour engendrer une série répétitive de groupes de bits de données parallèles, ainsi qu'un générateur de signaux fonctionnant pour engendrer périodiquement un signal d'effacement associé à un groupe de ces bits de données parallèles, ce circuit de contrôle de redondance cyclique comprenant : un premier moyen de codage raccordé au générateur de données et pouvant fonctionner pour engendrer un premier signal codé associé à chaque groupe de bits de données parallèles ;

un moyen de mémorisation premier entré, premier sorti d'une capacité prédéterminée raccordé au générateur de signaux et à ce premier moyen de codage, ce moyen de mémorisation étant initialisé à un état de remise à zéro en réponse au signal d'effacement, tandis qu'il fonctionne également pour mémoriser un nombre prédéterminé de ces premiers signaux codés, ainsi que pour engendrer un signal de mémorisation associé à chaque premier signal codé mémorisé ; un second moyen de codage raccordé au moyen de mémorisation et fonctionnant, en réponse au signal de mémorisation, pour engendrer un second signal codé ; le premier moyen de codage étant également raccordé au second moyen de codage et fonctionnant, en réponse à chaque groupe de bits de données parallèles et au second signal codé, pour engendrer le premier signal codé.
2. Circuit de contrôle de redondance cyclique suivant la revendication 1, caractérisé en ce que le générateur de signaux fonctionne périodiquement pour engendrer un signal de sélection associé à chaque groupe de bits de données parallèles, ce circuit de con- <Desc/Clms Page number 9> trôle de redondance cyclique comprenant également plusieurs sélecteurs de données raccordés chacun au générateur de signaux, ainsi qu'entre le générateur de données et le premier moyen de codage, chacun de ces sélecteurs de données fonctionnant, en réponse à ce signal de sélection, pour acheminer un premier bit de données parallèles sélectionné de chaque groupe au premier moyen de codage, tandis qu'il fonctionne également, en réponse à l'absence du signal de sélection,

pour acheminer un deuxième bit de données parallèles sélectionné de chaque groupe à ce premier moyen de codage.
3. Circuit de contrôle de redondance cyclique suivant la revendication 2, caractérisé en ce que le premier moyen de codage comprend plusieurs portes OU exclusives raccordées chacune à un sélecteur de données associé, chacune de ces portes fonctionnant pour engendrer des premiers ou des seconds bits de données codés associés aux premiers ou aux seconds bits de données sélectionnés, respectivement.
4. Circuit de contrôle de redondance cyclique suivant la revendication 3, caractérisé en ce que le générateur de signaux fonctionne également pour engendrer un signal d'horloge associé à chaque groupe de bits de données parallèles, le moyen de mémorisation comprenant : plusieurs registres à décalage comportant chacun une entrée d'horloge et une entrée d'effacement raccordées toutes deux au générateur de signaux, chaque registre à décalage comportant également une entrée série raccordée à une porte OU exclusive associée, tandis que chaque registre à décalage comporte en outre plusieurs positions binaires et des sorties associées, chacun de ces registres fonctionnant, en réponse au signal d'ef- EMI9.1 facement, pour engendrer un signal d'un niveau logique 0 sur chaque sortie ;

chaque registre à décalage fonction- <Desc/Clms Page number 10> ne également pour mémoriser séquentiellement chacun des premiers et des seconds bits de données codés, sur une base alternée, en réponse à chaque impulsion d'horloge alternée ; chaque registre à décalage fonctionne en outre pour décaler tous les bits de données mémorisés d'une position binaire, en réponse à chaque impulsion d'horloge ; et chaque registre à décalage fonctionne également pour engendrer plusieurs signaux de bits de données mémorisés sur les différentes sorties.
5. Circuit de contrôle de redondance cyclique suivant la revendication 4, caractérisé en ce que chaque registre à décalage comporte au moins trois sorties, le second moyen de codage comprenant : un deuxième ensemble de portes OU exclusives comportant chacune une première et une seconde entrée, la première entrée de chacune de ces portes étant raccordée à une première sortie d'un premier registre à décalage associé, tandis que la seconde entrée de chacune de ces portes est raccordée à une deuxième sortie d'un deuxième registre à décalage associé ;

et un troisième ensemble de portes OU exclusives comportant chacune une première et une seconde entrée, la première entrée de chacune des portes de ce troisième ensemble étant raccordée à une porte OU exclusive associée du deuxième ensemble, tandis que la seconde entrée de chacune des portes de ce troisième ensemble est raccordée à une troisième sortie d'un troisième registre à décalage associé, chacune des portes OU exclusives du deuxième et du troisième ensemble fonctionnant en combinaison, en réponse aux signaux de bits de données mémorisés apparaissant aux première, deuxième et troisième sorties précitées, pour engendrer un troisième bit de données codé.
6. Circuit de contrôle de redondance cyclique <Desc/Clms Page number 11> suivant la revendication 5, caractérisé en ce que les portes OU exclusives du premier ensemble sont également raccordées à une porte OU exclusive associée du troisième ensemble, chacune des portes OU exclusives du premier ensemble fonctionnant, en réponse au troisième bit de données codé, ainsi qu'aux premiers ou deuxièmes bits de données sélectionnés, pour engendrer le premier ou le deuxième bit de données codé, respectivement.
7. Circuit de contrôle de redondance cyclique suivant la revendication 2, caractérisé en ce que chaque groupe de bits de données parallèles comprend huit bits, tandis que l'ensemble de sélecteurs de données comprend quatre sélecteurs de données associés chacun à deux de ces bits de données parallèles.
8. Circuit de contrôle de redondance cyclique suivant la revendication 3, caractérisé en ce que le premier ensemble de portes OU exclusives comprend quatre de ces portes.
9. Circuit de contrôle de redondance cyclique suivant la revendication 4, caractérisé en ce que le moyen de mémorisation comprend : quatre registres à décalage de 4 bits comportant chacun quatre sorties.
10. Circuit parallèle de contrôle de redondance cyclique, substantiellement tel que décrit précédemment et illustré aux dessins annexés.