CH629319A5 - Installation de traitement de donnees. - Google Patents

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CH629319A5
CH629319A5 CH701377A CH701377A CH629319A5 CH 629319 A5 CH629319 A5 CH 629319A5 CH 701377 A CH701377 A CH 701377A CH 701377 A CH701377 A CH 701377A CH 629319 A5 CH629319 A5 CH 629319A5
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CH
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equipment
data
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CH701377A
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Inventor
Richard L Bishop
David L Anderson
Original Assignee
Amdahl Corp
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Description

La présente invention concerne une installation de traitement de données. Elle se situe dans le domaine des Ordinateurs numériques à commande par instructions.
Dans des installations de traitement de données, des fonctions de commande sont réalisées d'une façon typique en fonction d'une séquence fixée d'instructions dénommée un programme, dans lequel les instructions sont reprises en séquence de la mémoire, sont décodées et sont exécutées pour effectuer les manipulations de données désirées.
Bien que certaines installations de la technique antérieure aient offert des techniques pour interrompre le fonctionnement des systèmes de traitement de données grâce à une intervention humaine, pour l'entretien ou pour d'autres raisons, ces techniques d'interruption n'ont pas offert la souplesse qui est désirable
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pour une utilisation plus efficace de l'installation de traitement mande supplémentaires peuvent être connectés à l'ordinateur de données. 501 d'une façon classique.
Le but de l'invention est notamment de fournir une installa- L'organe de commande de disques 516 assure l'interface tion de traitement de données qui offre cette souplesse dési- entre l'ordinateur 501 et un système de classement à disques rable. 5 528. L'organe de commande de canal 411 est l'un des organes
Conformément à l'invention, ce but est atteint par la pré- de commande de canal associés à l'unité de canal ou de voie 6,
sence des caractères énoncés dans la revendiation 1. des figures 1 et 6.
Les revendications dépendantes définissent des formes L'organe de commande de tableau 513 assure l'interface d'exécution particulièrement avantageuses du point de vue de la entre l'ordinateur numérique 501 et le tableau de commande fiabilité, de l'économie, de la simplicité et de l'efficacité des io 524.
structures de constitution et de fonctionnement, etc... L'organe de commande d'interface 511 assure l'interface
Des détails et particularités de l'objet de l'invention ressorti- entre l'interface de commande de pupitre 525 et l'ordinateur ront de la description ci-après, données à titre d'exemple et en numérique 501.
se référant aux dessins annexés, dans lesquels: L'ordinateur numérique 501, d'une façon typique, est un la fig. 1 est un schéma synoptique de l'installation de traite- îs ordinateur Nova 1200 fabriqué par la firme «Data General Cor-ment de données général suivant l'invention, poration». Les détails de fonctionnement d'un tel ordinateur et la fig. 2 est une représentation schématique de l'unité de la façon dont les unités de commande telles que les organes de pupitre de l'installation de la fig. 1, commande, 411,511,513 et 516 de la figure 2 assurent Finteria fig. 3 est une représentation schématique de l'organe de face avec l'ordinateur 501 sont décrits dans une publication por-commande d'interface et de l'interface de commande de pupitre 20 tant le titre «How to use the Nova Computer», DG NM-5, Data dans l'unité de pupitre de la fig. 2, General Corporation, Avril 1971.
la fig. 4 est une représentation schématique de l'unité d'ins- L'organe de commande d'interface 511, connecté à l'ordina-
tructions de l'installation de traitement de données de la fig. 1 et teur numérique 501 par un câblage à 48 bits 535, est mis en de la manière dont elle est interconnectée avec le pupitre de la connexion avec l'interface de commande de pupitre par le câ-
fig. 2, 25 blage 533. L'interface de commande de pupitre (CCI) 525 est la fig. 5 est une représentation schématique de l'unité de connecté par un câblage d'exploration de sortie 436 vers des mémorisation de l'installation de traitement de données de la circuits de mémorisation à verrouillage et d'autres circuits dans fig. 1 et de la manière dont elle est interconnectée avec le pupi- l'installation de traitement de données de la figure 1. Les intertre de la fig. 2, connexions d'unité I, d'unité C et d'unité S à partir de l'interface la fig. 6 est une représentation schématique de l'unité de 30 de commande de pupitre 525 et vers celle-ci sont décrites plus canal de l'installation de traitement de données de la fig. 1 et de en détails ci-après.
la manière dont elle est interconnectée avec le pupitre de la A la figure 3, l'interface de commande de pupitre 525 et fig. 2, l'organe de commande d'interface 511 ainsi que leurs intercon-
la fig. 7 représente la commande d'interface de pupitre nexions sont représentés plus en détails. L'interface de com-
(CIC) dans l'interface de commande de pupitre de la fig. 3, 35 mande de pupitre 525 comprend un registre d'ordres 16 bits la fig. 8 représente la commande d'interface de pupitre SU (CR) 551 possédant un câblage d'ordres à 16 bits (CCB) 540
qui fait partie de l'unité de mémorisation de la fig. 5, qui est connecté en tant qu'entrée aux unités I et C, comme
La fig. 9 représente la commande d'interface de pupitre IU décrit plus en détails ci-après. Le câblage 540 possède des bits qui fait partie de l'unité d'instructions de la fig. 4, CCB (0,... 15). L'interface 525 comporte en outre des regis-
On a représenté à la fig. 1 l'installation de traitement de 40 tres d'adressage à 16 bits 552 et 553 qui forment le câblage données objet de la présente invention comme comportant un d'adresses de pupitre de sortie à 32 bits (CAB) 542 qui est
équipement primaire comprenant une mémoire principale 2, interconnecté avec des parcours d'adresses dans l'unité I et l'u-
une unité de commande de mémorisation 4 (cette mémoire 2 et nité S du système de traitement de données. Le câblage 542
cette unité 4 formant un appareil de mémorisation primaire), possède des bits CAB (0,... 15).
une unité d'instructions 8 (constituant un appareil de traitement45 L'interface 525 comporte en outre des registres de données d'instructions primaire), une unité d'exécution 10 (constituant à 16 bits 554 et 555 possédant des sorties formant le câblage de un appareil d'exécution d'instructions primaire) et une unité de données de pupitre à 32 bits (CDB) 543 qui fonctionne en tant canal ou de voie 6 (constituant un appareil de canal) avec un qu'entrée de données de pupitre vers les parcours de données dispositif entrée-sortie associé, et un équipement secondaire dans l'unité C, l'unité S et l'unité I de la figure 1. Le câblage 543
constitué par une unité de pupitre 12. L'installation de la fig. 1 50 possède des bits CDB (0,... 31).
travaille sous la commande d'instructions d'installation dont un Les registres de pupitre 551 à 556 et des portes 561 à 565
groupe organisé forme un programme. Les instructions d'instai- sont adressés par les sorties décodées du découdeur 567 qui lation et les données sur lesquelles agissent les instructions sont décode et sélectionne l'une de ces onze entités en réponse à
introduites à partir de l'équipement entrée/sortie par l'intermé- l'adresse dans le registre d'adresses de sélection à 4 bits 574
diaire de l'unité de canal 6 et de l'unité de commande de mémo-55 dans l'organe de commande d'interface 511.
risation 4 dans la mémoire principale 2. A partir de cette der- L'interface 525 comporte en outre un registre d'adresses de nière, les instructions et les données sont reprises par l'unité balayage de sortie à 9 bits 556 qui spécifie, par l'intermédiaire d'instructions 8 par l'intermédiaire de la commande de mèmori- d'un câblage d'adresses de balayage de sortie à 9 bits (SAB)
sation 4 et sont traitées de façon à commander l'exécution dans 590, des circuits dans le système de traitement de données qui l'unité d'exécution 10. 60 doivent être explorés pour une sortie. Le câblage 590 comprend
A la figure 2, on a représenté de façon plus détaillée l'unité des bits SAB (0,... 8).
de pupitre 12 de la figure 1. Le pupitre 12 comprend un ordina- L'interface 525 comporte en outre un câblage de données teur numérique 501 qui est interconnecté avec une mémoire d'exploration de sortie à 64 bits (SDB) 591 qui est connecté à
502 d'une façon classique. L'ordinateur numérique 501 est con- des portes d'exploration 561 à 564, chacune d'une largeur de 16
necté à plusieurs organes de commande, y compris un organe de 65 bits. Des portes d'état d'une largeur de 12 bits 565 reçoivent le commande de disques 516, un organe de commande de canal ou câblage d'état conditionné (GSB) 592.
de voie 411, un organe de commande de tableau 513 et un Lorsque l'une des portes 561 à 565 est sélectionnée par le organe de commande d'interface 511. Les organes de com- décodeur 567, une information d'exploration de sortie est of-
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ferte par des portes d'entrée (IG) 572 à l'ordinateur de pupitre 501, par l'intermédiaire d'un circuit de sélection 576 et d'un câblage 535.
L'interface 525 comprend en outre une commande d'interface de pupitre (CIC) 570 qui comprend des circuits logiques 5 établissant des sorties en réponse aux entrées. Plus précisément, une ligne de démarrage d'horloge fonctionne de manière à permettre l'apparition de signaux d'horloge dans l'unité I et dans toute l'installation de la figure 1. Les lignes S, I et C valable, une pour chacune des unités S, I et C, respectivement, forment le w câblage à 3 bits 545 qui fonctionne de manière à signaler lorsqu'une ou plusieurs des unités sélectionnées respectives doivent être mises en action pour recevoir des ordres à partir de l'unité de pupitre. Lorsque les unités S, I et C respectives ont reçu un signal «valable», elles signifient la réception de ce signal par 15 l'intermédiaire des lignes ordre S, I et C (qui forment le câblage â 3 b its 544), une pour chacune des unités S, I et C, respectivement. Le câblage d'état à 4 bits 628 transporte des signaux destinés à indiquer des états du système de traitement de données principal. Trois des lignes dans le câblage à 4 bits 628 20 fonctionnent de manière à indiquer lorsqu'un signal d'arrêt de l'installation, un signal d'attente PSW ou un signal d'arrêt de vérification, respectivement, survient dans l'installation de la figure 1. La quatrième ligne est réservée pour d'autres signaux de commande sans importance pour la présente invention. 25
La ligne fin OP transporte un signal de commande destiné à indiquer qu'une opération dans l'élément de liaison 350 à la figure 4 a atteint le dernier étage, l'étage W. Si le retard entre des signaux fin OP successifs dépassent une durée fixée et que l'installation ne se trouve pas en état d'arrêt, d'attente PSW ou 30 d'arrêt de vérification, une condition d'erreur existe dans le système de la figure 1. La ligne fin OP est une entrée d'un circuit de détection de retenue 581. Le circuit 581 détecte la durée de temps écoulée depuis le dernier signal fin OP et produit un signal d'erreur de sortie pour activer des portes d'état 582 si le 35 signal fin OP suivant ne survient pas avant l'intervalle de temps fixé. Le circuit 581 est un compteur à fonctionnement libre qui est remis à l'état initial par chaque signal fin OP. Si un tel signal ne survient pas avant un report de sortie, ou qu'un signal d'erreur est produit, les signaux arrêt, attente PSW et arrêt vérifica- 40 tion maintiennent le comteur remis à l'état initial.
La commande 570, le circuit de détection de retenue 581 et le câblage d'étant 628 sont connectés par des portes d'état actif (AS) 582 par l'intermédiaire de lignes 584 vers les circuits de sélection 576. Des portes 583 détectent les portes d'état actif à 8« bits 582 en combinaison avec un registre de masque d'interruption à 8 bits (IMR) 579. Les portes 582 et le registre 579 possèdent une corrélation d'un bit pour un bit qui existe pour les bits 0,1... 7 avec des ordres COMP S, COMP I, COMP C, arrêt, attents PSW, état arrêt vérification, détecteur retenue, mesure, so respectivement.
Le registre de masque d'interruption 579 commande les réglages de la ligne «effectué» à 1 bit connectée de la porte 583 au câblage 584. Il existe une correspondance de 1 à 1 entre les bits dans le registre 579 et ceux dans les portes d'état actif 582, la ss mise en activité d'un bit dans la porte d'état actif réglant la ligne effectué si le bit correspondant dans le registre 579 n'est pas réglé. Si le bit correspondant dans le registre 579 est réglé, la sortie de la ligne effectué à partir de la porte 583 n'est pas réglée. 60
Le registre de validation 578 mémorise trois bits d'information qui définissent celle ou celles des lignes S, I, C valable 545 qui doivent être excitées. Le bit zéro signifie la sélection de l'unité S, le bit 1 la sélection de l'unite I et le bit 2 la sélection de l'unité C. 65
Le CIC 570 répond à une ligne d'entrée démarrage horloge qui provoque également l'excitation de la ligne de sortie commande démarrage horloge. En outre, la ligne d'entrée démarrage CIC à partir du câblage 584 amorçe le fonctionnement du circuit de commande 570. La ligne d'entrée vider ÇIC à partir du câblage 584 agit de manière à vider le circuit logique CIC 570 en prévision d'un nouvel ordre pour l'installation de la figure 1 à partir de l'ordinateur 501.
D'autres détails de la commande d'interface de pupitre (CIC) 570 sont représentés à la figure 7. La ligne d'entrée démarrage 626 pour le câblage 584 est alimentée par l'intermédiaire d'une porte 710 pour former la ligne commande démarrage 624.
La commande 570 comprend trois paires de verrous 701, 702,703 associés à l'unité S, l'unité I et l'unité C, respectivement.
Les verrous d'unité S comprennent le verrou 701A et le verrou 701B. Les verrous d'unité I comprennent le verrou 702A et le verrou 702B. Les verrous d'unité C comprennent le verrou 703A et le verrou 703B. Tous les verrous sont classiques, avec une entrée de réglage (S) et une entrée de remise à l'état initial (R). De même, chaque verrou possède une sortie Q et une sortie complémentaire Q.
La ligne démarrage CIC 622 est connectée à l'entrée S du verrou 701A, 702A et 703A. Chacun des verrous 701 A, 702A et 703A est connecté par son entrée R à une porte OU 707, 708,709, respectivement. Chacune des portes OU 707,708 et 709 reçoit la ligne vider CIC 623. L'autre entrée vers les portes OU 707,708 et 709 provient de la sortie Q des verrous 701B, 702B, 703B, respectivement. L'entrée S pour les verrous 701B, 702B, 703B est constitués par les lignes ordre S, ordre I et ordre C, respectivement. Les entrées R pour les verrous 701B, 702B et 703B sont connectées directement à la ligne vider CIC. Chacune des paires de verrous 701,702 et 703 est associée à une porte NON-OU de sortie 704,705,706, respectivement. La porte NON-OU 704 reçoit la sortie Q* du verrou 701A et la sortie Q du verrou 701B. La porte 704 possède une troisième entrée qui est la ligne ER(0)* partant du câblage 625.
La sortie de la porte NON-OU 704 est la ligne S valable.
La porte NON-OU 705 reçoit la ligne ER (1)*, la sortie Q* de 703A et la sortie Q du verrou 703B. La porte 706 offre la ligne de sortie C valable. Les lignes S valable, I valable et C valable forment un câblage à 3 bits 454.
Les sorties Q de chacun des verrous 701B, 702B, 703B forment le câblage â 3 bits 627.
Le fonctionnement du circuit de la figure 7 est le suivant. Tous les verrous sont vidés avec un signal sur la ligne vider CIC. Ensuite, un signal sur la ligne démarrage CIC règle les verrous 701 A, 702A et 703A. A ce moment, celui des bits ER (0-2) qui est constitué par un zéro logique amène la porte NON-OU 704, 705 ou 706 respective à être sélectionnée. Par exemples si ER(1)* est un zéro logique, la ligne I valable est un 1 logique. Ce signal est transmis à l'imité U pour amener une certaine opération à survenir dans l'unité I. Lorsque cette dernière a achevé l'opération, la ligne ordre I revient à 1 logique et amène la bascule ou verrou 702B à être réglé. Le 1 à la sortie Q du verrou 702B amène la porte NON-OU 705 à être bloquée, ce qui provoque le passage à zéro de la ligne I valable. Les verrous 701 de l'unité S et les verrous 703 de l'unité C agissent de la même manière décrite à propos du verrou 702.
A la figure 4, l'unité d'instructions (I) 8 de la figure 1 est représentée plus en détails. L'unité 18 comprend plusieurs registres d'adressage. Ces derniers comportent le registre D à 32 bits 310 destiné à mémoriser le déplacement Dl du D2 obtenu à partir de diverses zones d'instructions, un registre WA à 32 bits 311 pour mémoriser une adresse de travail, un registre K à 32 • bits 312 pour mémoriser une constante d'adresses K, un registre X à 32 bits 313 pour mémoriser la zone XI ouX2 de l'instruction, un registre B à 32 bits 314 pour mémoriser le contenu du registre identifié par la zone B, et un registre à 24 bits 316 pour mémoriser l'instruction dans l'adresse de mémoire. Le registre
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K 312 est chargé avec le contenu du câblage d'adresses de pupi- portes de sélection 343, dont la sortie est constituée par le câ-tre à 32 bits CAB (0,... 31) 542, sous la commande du signal blage de lecture de sortie ROB3 qui, à son tour, est connecté en charger K. Le signal charger K est produit par un décodage de tant qu'une entrée pour le registre 1R 342. Les registres 344 à certaines instructions (par exemple mémoriser mémoire) dans 348 constituent des moyens grâce auxquels les fonctions de l'étage R en 301 du système de liaison 350. Lorsque le décodage s commande dérivées d'une façon générale de l'élément de liaison a lieu, charger K est produit au temps C6. 350 introduisent leurs conditions de commande dans le courant
Pendant la séquence de recueil d'instructions initial, le régis- de données de l'installation de traitement de données.
tre LA 316 mémorise les bits 40 à 63 du mot d'état de pro- Les parties de recueil d'instructions et de présentation d'ins-
gramme de 64 bits (PSW). Les bits 32 à 39 de PSW sont mémo- tractions de la séquence d'instructions sont les segments PFO, risés dans le registre PSW-1315. Les bits 0 à 31 de PSW sont io IA, IBI et IB2. Le traitement de séquence initial est effectué mémorisés dans le registre PSW-2 348. sous la commande du dispositif de séquence 325. Le dispositif
Les registres d'adressage sont connectés à des entrées vers de séquence 325 commande le recueil d'instructions en sé-l'additionneur d'adresse effective 318 qui agit de manière à quence, détermine l'instruction en séquence suivante et déter-
ajouter des éléments sélectionnés dans le contenu des registres mine le recueil d'instructions de cible. Après le décalage préala-d'adressage pour former une adresse effective qui constitue l'en-15 ble au recueil (PFO), le traitement de recueil d'instructions en trée vers le registre d'adresses effectives (EAR) 322. Par exem- séquence du dispositif de séquence 325 occupe l'un de quatre pie, la sélection du contenu du registre K 312 se fait sous la états, l'état IA, l'état IBI, l'état d'interverrouillage ou l'état commande de la ligne sélection K qui exécute le conditionne- d'attente. Les états sont déterminés par des déterminations logi-ment d'entrée pour l'additionneur 18. Le signal sélection K est ques répondant à la priorité et à d'autres signaux de commande produit conjointement avec le signal charger EAR au temps C7 20 dans l'installation de traitement de données.
à la suite d'un décodage de certaines instructions (par exemple La sélection d'instructions en séquence suivante est effec-
diagnostic) dans le segment OA de l'étage 302. Le signal char- tuée par le dispositif de séquence 325 de manière à sélectionner ger EAR verrouille la sortie de l'additionneur 318 dans le régis- si une instruction suivante introduite dans l'élément de liaison tre 322. 350 est obtenue du registre de mot d'instruction IW 388, de
L'adresse effective mémorisée dans le registre 322, en plus 25 l'imité S de la figure 5 ou est dérivée du registre tampon d'ins-de renvoyer des entrées aux registres d'adressage, est connectée traction IB 330. La détermination par le dispositif de séquence en tant qu'entrée pour l'unité de commande de mémorisation 4 325 de l'instruction qui doit être la suivante à transmettre à représentée en détail à la fig. 5 et, plus précisément, au registre l'élément de liaison 350 répond dans les conditions habituelles à d'adresse tampon (BAR) 363, par l'intermédiaire du câblage divers signaux de commande produits dans tout le système de 362. A partir du registre 363, l'adresse effective adresse le tam- 30 traitement de données. Le dispositif de séquence 325 ne fonc-pon à grande vitesse (HSB) 355 pour avoir accès à l'instruction tionne que quand un signal de validation survient sur la ligne désirée. L'instruction à laquelle on a accès a un mot de longueur démarrage et qu'aucun signal d'inhibition ne survient sur la et est mémorisée par le registre IW 388 à partir duquel elle est ligne d'arrêt.
transmise dans le registre tampon d'instruction (IB) 330 ou di- La recherche de cible (TF) détermine quelle instruction doit rectement par les portes de sélection 332, dans l'élément de 35 être transmise dans les registres IW ou IB en tant que candidat liaison d'instruction 350. pour les instructions suivantes à transmettre à l'élément de liai-
Pour produire les adresses appropriées et charger les régis- son d'instruction 350. La recherche de cible répond à divers très d'adressage ainsi que pour mémoriser les opérandes et au- signaux de commande produits dans toute l'installation de traîtres informations, l'unité 1-8 comprend une pile de registres tement de données.
paire (ERS) 338 et une pile de registres impaire (ORS) 339. 40 Les circuits logiques destinés à commander les états dans le Chacune des piles 338 et 339 comprend 4 registres très rapides à dispositif de séquence 325 sont réalisés en faisant appel à des 32 bits et 8 registres à usage général de 32 bits pour parvenir à techniques de traitement de données normalisées. Par exemple, un total de 8 registres très rapides et 16 registres d'usage géné- le dispositif de séquence est d'une manière typique un compteur ral. En outre, les piles paire et impaire 338 et 339 comprennent série validé par la ligne démarrage et bloqué par la ligne d'arrêt, chacune 4 registres de 32 bits qui définissent conjointement 4 45 qui détermine que des instructions sont recherchées dans un registres à virgule flottante à 64 bits. Les sorties de chacun des ordre de comptage en séquence jusqu'à ce que la séquence or-registres dans les piles 338 et 339 sont connectées par des portes donnée soit interrompue, par exemple par une instruction de appropriées au câblage de lecture de sortie ROB1 et au câblage dérivation. De telles techniques sont bien connues dans le do-de lecture de sortie ROB2. Le câblage ROB1 est connecté en maine du traitement de données.
tant qu'une entrée au registre 1R 342 et le câblage ROB2 est 50 Les segments initiaux PFO, IA, IBI, IB2 de la séquence connecté en tant qu'une entrée au registre 2R 341. Le registre d'instructions sont traités sous la commande du dispositif de 1R 342 et le registre 2R 341 ont leurs sorties connectées par des séquence 325 à la figure 4. Le dispositif de séquence 325 tra-câblages 285 et 286 à l'unité d'exécution 10 en tant qu'entrées vaille sur les cycles CO, Cl, C2 et C3. Le segment de décalage vers le dispositif LUCK 20 et le registre 1R est également con- préalable à la recherche PFO est exécuté pendant le temps C0 à necté par sa sortie à l'unité de commande de mémorisation 4 par55 Cl qui est une période d'horloge et un cycle du système de l'intermédiaire d'un câblage 352 en tant qu'une entrée vers les traitement de données. Pendant le segment PFO, le registre IA portes de sélection de données de mémoire 386. Les câblages 316 est chargé avec une adresse augmentée, tandis que les au-ROB1 et ROB2 des piles de registres 338 et 339 servent égale- très registres 310 à 315 sont disponibles pour un chargement ment d'entrées pour les registres d'adressage. Afin de transmet- convenable et un verrouillage au temps Cl lors d'un fonctionne-tre des informations aux registres des piles 338 et 339, le régis- 60 ment typique.
tre de résultats RR dans l'unité d'exécution 10 est connecté en Pendant la formation d'adresses, le segment IA, les registres tant qu'une entrée à un registre d'écriture pair WRE 334 et au 310 à 316 sont convenablement transmis à l'additionneur d'a-registre d'écriture impaire WRO 335 qui sont connectés en tant dresse effective EAA 318 par l'intermédiaire de portes d'en-qu'entrées à la pile de registres paire 338 et à la pile de registres trées classiques (non représentées) et de lignes de commande de impaire 339, respectivement. En outre, le registre d'écriture 65 sélection (non représentées), à partir du dispositif de séquence impair 335 est connecté par sa sortie en tant qu'une entrée pour 325. L'additionneur 318 ajoute jusqu'à trois entrées pour for-des registres de commande 344 à 348. mer une adresse effective qui est transmise au registre d'adresse
La sortie des registres de commande 344 à 348 passe par des effective EAR 322 où cette adresse est verrouillée dans les con-
629 319 6
ditions d'opérations typiques au temps C2. Pendant le segment Ce registre est chargé avec des données provenant du câblage de tampon d'instruction IBI, l'adresse effective provenant du 542, par le signal charger K. Le circuit de sélection 343 reçoit le registre 322 est transmise par l'intermédiaire du câblage 362 au câblage de données de pupitre 543, CDB (0,... 31), qui valide registre d'adresse tampon BAR 363 qui se trouve dans l'unité S la sélection des registres de données 554 et 555 (figure 3) pour de la figure 5. Le registre 363 est verrouillé dans des conditions 5 la transmission de leur contenu au registre IR 342 de l'unité 18 d'opérations typiques au temps C3. Le verrouillage des données à la figure 4 chaque fois que sélection CDB et chargement IR au temps C3 est efficace pour adresser le tampon à grande vi- sont validés.
tesse (HSB) 355. Pendant le segment tampon IB2, l'information A lafigure 4, le segment D de l'étage 301 reçoit la ligne par adressée rendue disponible pour un accès à partir du tampon zéro valable pour valider les verrouillages des données. En ou-355 est verrouillée dans les conditions d'opérations typiques 10 tre, le segment D comprend une logique classique pour decoder dans le registre de mot d'instruction IW 388 au temps C4. Les l'instruction de diagnostic qui possède une valeur hexadécimale ligne de signaux de commande (non représentées particulière- 83BBXXXX. Lorsqu'une instruction est verrouillée en D par ment) sont des sorties du dispositif de séquence 325 vers les 0A valable, si l'instruction est diagnostic, la ligne DIAG est circuits de la figure 4, d'une façon classique. réglée à 1. Cette ligne amène alors le verrou 757 à être réglé. Le
Au temps C4, les données sont introduites dans l'élément de îs zéro de 757Q* amène la sortie de la porte E 786 à la figure 9 à liaison 350. Ce dernier comporte les étages de registre de com- être zéro. Ce zéro amène 0 A valable provenant de la porte 787 mande 301,302,303,304,305 et 306. Les étages 301,302 et à être zéro, ce qui bloque toute autre entrée vers le registre D et 303 sont chacqun actifs pour deux segments. Ces étages mémo- empêche ainsi toute autre instruction d'être introduite dans l'é-risent chacun l'information d'élément de liaison et produisent lément de liaison 350 par suite du traitement normal. L'instruc-des signaux de commande pendant deux cycles du système de 20 tion de diagnostic est alors propagée dans l'élément de liaison traitement de données pour chaque instruction. Les étages 304, jusqu'à ce qu'elle atteigne l'étage CK où elle est décodée pour 305 et 306 sont chacun actifs pour un segment et chacun d'eux fournir un signal arrêt DEC en tant que sortie de C12 à C13. mémorise l'information d'élément de liaison et produit des si- L'apparition de la sortie arrêt DEC agit de manière à produire gnaux de commande pendant un cycle de l'installation de traite- le signal état arrêt réglant le verrou 755 à la figure 9. Lorsque le ment de données pour chaque instruction. 25 signal état arrêt est produit, il valide la partie sélection pupitre
L'élément de liaison d'instruction 350 à la figure 4 com- (CON SEL) du circuit de sélection 332, en sélectionnant ainsi le prend des registres pour mémoriser l'information d'élément de câblage d'ordre de pupitre 540, CCB (8-15) en tant qu'entrée liaison dans chacun des étages 301 à 305. Le premier étage 301 vers l'élément de liaison 350.
est verrouillé au temps C6 après le décodage du segment D et la A la figure 4, lorsque le câblage CCB (8-15) ayant une lecture du segment R. Le segment D est actif pour le cycle 3<> valeur hexadécimale CO (spécifiant une instruction de mémori-s'étendant de l'impulsion d'horloge C4 à l'impulsion d'horloge sation de mémoire) est verrouillé dans le segment R, cette ins-C5 et le segment R pour le cycle entre les impuslions C5 et C6. traction est décodée au temps C6. Le segment R comporte un Les segments D et R utilisent l'information mémorisée dans le décodeur classique qui fournit le signal charger K pour charger registreIB330delafigure3ouleregistreIW388deIafigure5. le câblage CAB (0, . ..,31) 543 dans le registre K 312. Le Les données sont verrouillées dans les registres 330 ou 338 au 35 segment R agit également d'une manière classique ou en rétemps d'impulsion d'horloge C4 et y restent jusqu'au transfert et ponse à un code de mémorisation de mémoire et à l'impulsion au verrouillage dans le registre d'étage 301 au temps C6. L'é- C6 pour provoquer une requête de mémorisation vers l'unité S tage 302 associé aux segments OA et OBI comprend un registre de la figure 5. La sélection du contenu du registre K dans l'addi-qui est verrouilé à la période d'horloge C8 avec la même infor- tionneur d'adresse effective 318 pour l'introduction dans le re-mation décalée hors du registre de l'étage 301. 40 gistre 322 se fait sous la commande du segment OA de l'étage
De même, l'étage 303 reçoit l'information du registre dans 302. Le segment OA comprend un décodeur classique destiné à l'étage 302 et agit pendant les périodes d'horloge C8 à C10. Au identifier le code CO et produisant en réponse le signal sélection temps C10, l'information dans l'élément de liaison reçue à partir K et le signal chargement ÉAR. A la fin de la phase A, le signal de l'étage 302 est verrouillée dans le registre de l'étage 303. fin OA survient à C7, le contenu de CAB (0,..., 31) étant alors Pendant deux périodes d'horloge, de C8 à C10, les segments 45 verouillé dans le registre d'adresse effective 322.
OB2 et El du courant d'instructions agissent pour produire des Le segment OB2 entre les temps C8 et C9 décode CO, en signaux de commande. Après le verrouillage au temps C10 dans produisant sélection CDB et en amenant ainsi le câblage de le registre d'étage 303, l'information d'élément de liaison est données de pupitre 543 à être sélectionné par les circuits de utilisée dans l'exécution du segment E2 pour la période C10 à sélection 343 sur le câblage ROB3 en tant qu'entrée vers le Cil et verrouillée par le registre d'étage 304 au temps Cil. 50 registre IR 432. Au temps C9, OB2 décode CO pour former L'information verrouillée dans le registre de l'étage 304 est uti- charger 1R, de telle sorte que le registre 1R est chargé avec lisée pour la période Cl 1 à C12 pour produire des signaux de l'information du câblage de données de pupitre 543.
commande destinés à exécuter le segment de vérification de la Pendant les phases El et E2, les données provenant du séquence d'instructions. A l'impulsion d'horloge C12, le seg- registre 1R sont chargées par l'unité S à l'adresse spécifiée dans ment d'information de l'étage 304 est verrouillé dans le registre 55 le registre EAR 322. Dans le segment CK, une logique classique de l'étage 305. Finalement, l'information dans le registre de est présente pour décoder 83EB de maniéré à produire un signal l'étage 305 est utilisée pendant le segment W, au cours de la DIAG entre C12 et C13. De même, en réponse à toute instruc-période de C12 à C13, pour produire des signaux de commande tion, une logique est présente dans le segment CK pour produire pour l'écriture de l'information. Ensuite, l'information dans l'é- un signal fin opération entre C12 et C13.
lément de liaison 350 est rejetée et n'est plus retenue. 60 L'unité de commande de mémorisation (S) 4 à la figure 5
A la figure 4, la commande d'unité 1308 comporte des comprend un tampon 355 destiné à mémoriser l'information à
lignes entrée /sortie 541 comprenant des lignes d'état 528, la laquelle on peut avoir accès à relativement grande vitesse. Le ligne I valable 545 et la ligne ordre 1544 ainsi que la ligne tampon est adressé par l'adresse dans le registre d'adresse tam-
démarrage commande. La commande 308 reçoit le câblage p0n (BAR) 363 qui est chargé par le câblage d'entrée 362 à
d'ordre de pupitre 540, CCB (0—7). Des détails supplémentaires65 partir du registre d'adresse effective (EAR) 322 dans l'unité I de la commande 308 sont illustrés à la figure 9. de la figure 3. Les emplacements d'information auxquels on a
A la figure 4, le câblage d'adresses de pupitre 542, CAB accès dans le tampon 355 ont pour résultat la recherche ou la
(0,... 31) est connecté en tant qu'une entrée au registre K 312. mémorisation de l'information correspondante à partir de ou
7
629 319
l vers la mémoire principale (NS), l'unité E, l'unité C ou l'unité I. La communication vers la mémoire principale se fait par l'intermédiaire de câblages 351 qui sont connectés en tant qu'entrées et sorties du registre de données de mémoire principale (MSD) 384. Chacun des câblages 351a une largeur de 8 multiplets (64 s bits) de même que le registre 384. Ce dernier possède également des entrées de 4 multiplets à partir du tampon à grande vitesse primaire (PHB) 367 et du tampon à grande vitesse de réserve (AHSB) 368. Le registre 384 possède une sortie de 4 multiplets qui est connectée au registre de données de mèmori- io satìon (SD) qui, à son tour, possède une sortie de 4 multiplets connectée en tant qu'entrée pour les mémoires tampon 367 et 368. La communication de la mémoire principale 2 de la figure 1 vers l'unité de commande de mémorisation 4 se fait sur une base de 8 multiplets, tandis que la communication entre l'unité 15 de commande de mémorisation 4 et l'unité E est effectuée sur le câblage d'entrée 352 à partir de l'unité E qui est connectée aux portes de sélection de données de mémorisation 386 pour une mémorisation dans le registre SD à 4 multiplets 385.
La communication entre l'unité S 4 et l'unité E 10 de la 20 figure 1 se fait par l'intermédiaire des câblages d'entrée 352 et des portes de sélection de données de mémoire 386 pour mémoriser des données dans le registre de données de mémorisation (SD) 385 dans l'unité S 4. La sortie de données vers l'unité E-10 se fait par l'intermédiaire du câblage 395 qui a également 25 une largeur de 4 multiplets. La communication entre l'unité C6 et l'unité S 4 à la figure 1 se fait par l'intermédiaire du câblage d'entrée 353 vers les portes de sélection 386 et le câblage de sortie 394, qui sont tous deux également d'une largeur de 4 multiplets. La communication entre l'unité S 4 et l'unité 18 de la 30 figure 1 se fait par l'intermédiaire du câblage d'adressage d'entrée 362 et du câblage de sortie 396, qui ont chacun une largeur de 4 multiplets.
D'après la description qui précède, il est évident que l'unité S 4 communique avec la mémoire principale sur la base de 35 transferts de données de 8 multiplets, tandis que la communication avec le reste de l'installation de traitement de données, y compris l'unité 18, l'unité E10 et l'unité C 6 se fait sur la base de transferts de données à 4 multiplets.
Le tampon 355 est adressé dans un registre d'adresse tam- 40 pon (BAR) 363. Ce dernier est chargé avec une entrée provenant du câblage 362 connecté au registre d'adresse effective (EAR) dans l'unité I de la figure 3. En outre, le registre 363 est chargé en tant que sortie à partir de l'additionneur de multiplets d'unité S 361 ou à partir de l'additionneur d'addition de lignes 45 d'unité S 360. Avec l'adresse tampon dans le registre 363, l'adresse est simultanément transmise sous condition à l'unité d'adresse tampon primaire (PB A) 365 ou à l'unité d'adresse tampon de réserve (ABA) 366. Les unités d'adresse 365 et 366 fonctionnent de manière à décoder les bits de rang supérieur et à50 sélectionner deux emplacements de mémorisation particuliers, l'un dans le tampon à grande vitesse primaire (PHSB) et l'autre dans le tampon à grande vitesse de réserve (AHSB) 367 et 368, respectivement. Les bits de rang inférieur provenant du registre 363 sont envoyés directement aux tampons 367 et 368. Les 55 mots auxquels on a accès à partir de chacun des tampons 367 et 368 sont transférés au manipulateur de données primaire 370 et au manipulateur de données secondaire 371, respectivement. Par comparaison dans les manipulateurs 370 et 371 avec le registre de comparateur 378, on sélectionne soit les données 60 provenant du tampon primaire 367 dans le manipulateur 370,
soit les données provenant du tampon de réserve 368 dans le manipulateur secondaire 371. Les manipulateurs de données 370 et 371 fonctionnent également de manière à faire glisser les données pour assurer un alignement convenable et manipuler 65 d'autres façon des données auxquelles on a accès pour une communication à d'autres unités dans l'installation de traitement de données. Le manipulateur sélectionné 370 ou 371 transfère l'information à laquelle on a accès provenant du tampon 355 vers un registre approprié parmi les registres 388 à 391. Lorsqu'un mot d'instruction doit être transféré à l'unité I, il est mémorisé dans le registre IW 388. Lorsqu'un mot d'opérande doit être communiqué à l'unité E, il est mémorisé par le registre OW 389. Lorsqu'un mot de canal doit être communiqué à l'unité de canal, il est mémorisé dans le registre CW 390. Le registre 391 est utilisé en combinaison avec l'information de détection d'erreurs et mémorise la sortie du tampon 355. Le registre 391 est utilisé en combinaison avec des circuits de correction d'erreurs (non représentés) pour corriger les erreurs dans l'information à laquelle on a accès à partir du tampon 355.
Les registres 374 à 378 sont utilisés en liaison avec l'adressage et la mise à jour d'adresses de la mémoire tampon. Le registre 374 est utilisé en liaison avec la recherche des instructions (IS), le registre 375 avec la recherche d'opérandes (OP). Le registre 376 est utilisé en liaison avec une recherche de canal (CU). Le registre 377 est utilisé en liaison avec une recherche préalable (PF) pour identifier l'accès suivant requis du tampon 355. Le registre de comparaison (COMP) 378 est utilisé en liaison avec l'adresse de recherche préalable mémorisée dans le registre 377 et pour la comparaison effectuée dans le manipulateur de données 371.
La sortie provenant des registres 374 à 377 est sélectionnée par les portes de sélection 380 pour un transfert à l'additionneur d'adresse de ligne 360 qui agit de manière à augmenter l'adresse précédente vers l'adresse requise ensuite ou à l'additionneur de multiplet S 361 qui agit de manière à augmenter la partie de multiplets de l'adresse. L'entrée provenant des additionneurs 360 et 361 en combinaison avec les entrées provenant du registre d'adresse effective de l'unité I agissent toutes ensemble pour former l'adresse complète dans le registre d'adresse tampon 363.
D'autres détails concernant le fonctionnement de l'imité de commande de mémorisation dans l'installation de traitement de données de la figure 1 peuvent être trouvés dans les breverts aux Etats-Unis d'Amérique no. 3 858 183,3 898 624 et 3 902 163.
A la figure 8, on a représenté la commande d'interface de pupitre d'unité de mémorisation 713 qui fait partie de la commande d'unité de mémorisation 712 de la figure 5. La commande d'interface 713 reçoit la ligne S valable provenant de la commande d'interface de pupitre de la figure 7. La commande 713 reçoit également le signal horloge qui est le signal d'horloge maître pour le système de la figure 1.
La commande 713 reçoit également trois bits provenant du câblage d'ordre de pupitre 540 de la figure 3, à savoir les bits CB4*, CB5* et CB6*.
La sortie de la commande 713 est la ligne d'unité S complète, S COM, qui est ramenée à la commande d'interface de pupitre de la figure 7. La commande 713 produit également la ligne charger OSI qui agit à la figure 5 pour charger le registre OS-1 726 avec l'information provenant du câblage de données de pupitre (CDB) 543. La commande 713 fournit la ligne charger OS2 qui agit pour charger le registre OS-2 727 de la figure 5 avec l'information provenant du câblage CDB 543. La commande 713 produit la ligne charger registre adresse arrêt qui agit pour charger le registre d'adresse d'arrêt 729 de la figure 5 avec l'information provenant du câblage 543.
La commande d'interface de pupitre d'unité de mémorisation 713 agit sous la commande de verrous réglage/remise à l'état initial classiques 714A et 714B en combinaison avec plusieurs portes classiques. Le fonctionnement et l'interconnexion des portes et des verrous dans la commande 713 seront décrits à propos du diagramme I ci-après.
629 319
8
Diagramme I.
Temps
Horloge S
714
714
719
S
valable
AQ*
BQ*
CO
tl
0
0
1
1
1
0
t2
1
0
1
1
1
0
t3
0
1
1
1
1
0
t4
1
1
1
0
1
0
t5
0
1
1
0
1
0
t6
1
1
0
0
0
0
t7
0
1
0
0
0
0
t8
1
0
0
1
1
t9
0
0
0
1
1
1
tlO
1
0
1
1
1
0 •
tll
0
0
1
1
1
0
tl2
1
0
1
1
1
0
io
15
Dans le diagramme I, la colonne temps correspond à 12 transitions d'impulsions d'horloge de système successives sur la ligne d'horloge. La colonne S valable correspond à la ligne d'entrée de la figure 7 et la colonne S COM correspond à la ligne de sortie de la figure 7. La colonne 714A Q* correspond à la sortie Q* du verrou 714A. La sortie 714B Q* correspond à la sortie Q* du verrou 714B. La colonne 719 correspond à la sortie de la porte OU 719.
Dans le diagramme I, on a admis au temps tl que S valable a été zéro depuis un certain temps. Avec S valable égal à zéro, ce signal est appliqué à l'entrée de remise à l'état initial (R) du verrou 714A, ce qui amène 714AQ* à être 1. En même temps, le zéro sur S valable est inversé dans la porte 717 pour produire une entrée 1 vers la porte NON-OU 716. L'entrée 1 vers la porte 716 eintraîne une sortie 0 vers l'entrée de réglage (S) du verrou 714B. Par conséquent, la bascule ou verrou 714B est commandé par l'horloge de manière à produire un 1 à la sortie 714BQ*. Avec 714AQ* et 714BQ* tous deux valant 1, la porte NON-OU 718 produit une sortie 0 pour le signal S complet (SCOM).
Au temps t2 lorsque l'horloge passe à 1, S valable reste 0 et par conséquent aucune modification ne survient dans les autres signaux.
Au temps t3, l'horloge est 0 est l'on admet que S valable passe à 1. Aucune modification ne survient dans les autres signaux du diagramme I à ce moment.
Au temps t4, l'horloge passe à 1, ce qui commande le verrou 714B. La valeur 1 de S valable est inversée dans l'inverseur 717 en un 0, de telle sorte que la porte NON-OU 716 reçoit des entrées 0 et produit par conséquent un 1 vers l'entrée de réglage delà bascule ou verrou 714B. Par conséquent, lorsque le verrou 714B est commandé par l'horloge au temps t4,714BQ* passe àO.
Au temps t5, il n'y a pas de modification dans les signaux du diagramme I.
Au temps t6, le 0 de 714BQ* et le 0 de la porte d'inversion 717 amènent la porte NON-OU 715 à produire une sortie 1. Ce 1, appliqué à l'entrée S de la bascule 714A est synchronisé, ce qui amène 714AQ* à passer à 0. Avec 714BQ* et 714AQ* tous deux valant 0, la sortie de la porte OU 719 est 0. Cette sortie 0 au temps t6 conditionne toutes les portes NON-OU 720,721 et 722. Si, à ce moment, l'un quelconque des bits CCB5*, CCB6* ou CCB4* est validé avec un 0, les sorties correspondantes charger OSI, charger OS2 et charger registre adresse arrêt, respectivement, sont validées avec un 1. Si l'une des sorties charger OSI, charger OS2 ou charger registre adresse arrêt est un 1, la porte 723 provoque l'apparition d'un 0 à l'entrée R du verrou 714B.
Au temps t7, le signal horloge passe à 0 et il n'y a pas d'autre modification dans les signaux du diagramme I.
20
25
30
35
45
55
60
65
Au temps t8, la sortie de verrou 714BQ* devient un 1 et la sortie de la porte 724 devient 0. La combinaison de la sortie de la porte 724 valant 0 et de la sortie de verrou 714AQ* valant 0 produit une sortie 1 pour S complet à partir de la porte 718. La sortie 1 de S complet est reçue par le circuit CIC 570 de la figure 7, ce qui amène le verrou 70 IB à être réglé avec pour résultat que S valable devient 0.
Au temps t9, le signal horloge change mais aucune autre modification n'a lieu dans le diagramme I.
Au temps tlO, le 0 sur S valable amène le verrou 714AQ* à devenir 1. Le 1 de 714AQ* est détecté par la porte NON-OU 718 pour produire un verrou sur S complet.
Aucune modification n'a lieu aux temps tll et tl2 et la commande 713 reste dans le même état qui existait aux temps tl ett2.
Pour résumer, la commande d'interface de pupitre d'unité de mémorisation 713 de la figure 8 fonctionne en réponse à un signal S valable pour devenir prête à accepter des ordres sur le câblage d'ordre de pupitre 540. Ces ordres sont acceptés ensuite pendant les temps d'horloge t6 et t7 du diagramme I. Bnsuite, la commande d'interface de pupitre d'unité de mémorisation 713 signale l'achèvement de la réception de ces ordres en offrant le signal S complet pendant les temps t8 et t9. Pendant les temps t6 et t7, les signaux de chargement convenablement commandés provoquent l'exécution d'opérations dans l'unité de mémorisation de la figure 5.
Dans l'unité C de la figure 6, la ligne C valable du câblage 545 partant de CCI525 est connectée au registre de verrouillage d'ordres 450 dans la logique de commande de canal ou voie CCL 403 de l'unité de canal ou voie 6. Un signal sur la ligne 545 agit de manière à mettre à l'état initial le registre 450 pour permettre aux données sur le câblage d'ordres de pupitre 540 d'être verrouillées dans le registre 450. Les données sur le câblage 540 sont dérivées du registre d'ordres 551 dans l'unité d'interface 525 de la figure 3. Lorsque les données sur les bits de câblage 540 ont été verrouillées dans le registre 450, le signal C complet du câblage 544 est renvoyé à l'unité d'interface 525 en tant qu'entrée pour la commande d'interface de pupitre 570. Le registre de verrouillage d'ordre 450 possède un câblage de sortie 455 qui fonctionne de façon à sélectionner diverses fonctions de commande associées au fonctionnement de l'unité de canal ou de voie 6.
Plus précisément, le bit 0 lorsqu'il est exité est une entrée d'un circuit d'accès de registre 452 qui amorçe l'accès aux registres de l'unité C-6. Le bit 2 est une entrée à la mémoire d'état et particulièrement à la mémoire d'état de canal à décalage 15 . Le bit 3 lorsqu'il est exité est une entrée de circuit de mode IPL 453 qui agit de manière à mettre le canal à l'état initial pour un chargement de programme initial. Les bits 4,5 et 6, lorsqu'ils sont excités, constituent les entrées pour les circuits d'horloge C454 afin de mettre en action les signaux d'horloge qui commandent le réglage dans le temps de l'unité de canal ou de voie 6. Les bits 7, 8 et 9 sont des entrées pour les registres 404 et le bit 10 est une entrée pour les mémoires de canal locales 406, tandis que les bits 11 et 12 sont des entrées pour la mémoire de sous-canal 408.
L'interaction de l'unité C de la figure 6 avec le pupitre est semblable a celle pour l'unité I et l'unité S.
A la figure 9, la commande d'interface de pupitre d'unité d'instruction, qui fait partie de la commande d'unité 1308 de la figure 4, a été représentée. La commande de la figure 9 comprend des verrous ou bascules d'état 751,752,753 et 754. En -outré, on a incorporé un verrou d'arrêt 755, un verrou de démarrage 756 et un verrou de diagnostic 757. La commande d'interface d'unité I de la figure 9 reçoit des entrées à partir de l'interface de commande de pupitre 525 de la figure 3 et lui fournit une sortie. En outre, la commande de la figure 9 reçoit
9
629 319
des signaux à partir d'un signal de sortie vers le reste des circuits de la figure 9 seront décrits en se référant au diagramme II ci-de l'unité I de la figure 4. après.
Le fonctionnement et l'interconnexion des diverses portes
Diagramme II.
Temps
Horloge I
I
LAQ
LBQ
LCQ
LDQ
PROC
FIN
ETAT
FIN OP
VAL
compi.
VAL
0A
ARREST
tl
0
0
0
0
0
0
0
0
0
1
0
t2
1
0
0
0
0
0
0
0
0
1
0
t3
0
0
0
0
0
0
0
0
0
1
0
t4
1
1
0
0
1
0
0
0
0
1
0
t5
0
1
0
0
1
0
0
0
0
1
0
t6
1
1
0
1
1
0
0
0
0
0
t7
0
1
0
1
1
0
0
0
0
1
0
t8
1
1
0
1
1
0
1
0
1
0
t9
0
1
0
1
1
0
1
1
0
0
tlO
1
1
0
1
1
0
1
1
0
1
0
tll
0
1
0
1
1
0
1
1
1
1
0
tl2
1
1
0
1
1
1
1
0
0
1
0
tl3
0
1
0
1
1
1
1
0
0
1
0
++++++++++++++
tl4
1
0
1
1
1
1
1
0
0 1
0
tl5
0
1
0
1
1
1
1
0
0 1
0
tl6
1
1
0
1
1
1
1
0
0 1
1
tl7
0
1
0
1
1
1
1
0
0 1
1
tl8
1
1
0
1
1
1
0
0
0 1
0
tl9
0
1
0
1
1
1
0
0
0 1
0
t20
1
1
0/1
1
0
1
0
0
0 1
0
t21
0
1/0
1/0
1/0
0
1
0
0
0 1
0
t22
1
0
0
0
0
0
0
0
0 1
0
t23
0
0
0
0
0
0
0
0
0 1
0
t24
1
0
0
0
0
0
0
0
0 1
0
Dans le diagramme II, la colonne temps désigne les transi- D'une autre façon, l'installation de traitement de données tions d'horloge et tl à t24 avec une rupture survenant entre tl3 de la figure 1 peut être amené à l'état d'arrêt par l'exécution et tl4. La colonne I valable désigne le signal possédant le même d'un ordre provenant de l'ordinateur de pupitre 501 de la figure nom qui indique qu'un ordre est émis à partir du pupitre vers 40 2, par l'intermédiaire du câblage CCB 540, de la porte NON-
l'unité I et qu'il est transmis du circuit de la figure 7 à celui de la OU 776, et de la porte OU 778. On a admis, aux fins du dia-
figure 9. La colonne I complet (ICOM) désigne la ligne qui est gramme II, que le verrou ou la bascule 755 était réglée de connectée du circuit de la figure 9 en tant que retour vers le manière à placer le traitement des données dans l'état d'arrêt tel circuit de la figure 7 pour indiquer du'un ordre amorçé par le qu'indiqué en tl dans le diagramme II.
pupitre a été exécuté complètement. Les colonnes LAQ, LBQ, 45
LCQ et LDQ désignent les sorties Q des verrous bascules 751 à Au temps t2, aucune modification n'est survenue, sauf pour
754, respectivement. La colonne PROC VAL désigne le niveau le signal d'horloge. Au temps t3, un signal I valable est reçu à
de signal de la sortie de la porte NON-OU 780 à la figure 9. La partir de la commande d'interface de pupitre 570 de la figure 7.
colonne 0A désigne la sortie décodée du segment R de l'étage Ce signal signifie qu'un ordre doit être transmis à partir du
301 de l'élément de liaison 350 dans l'unité d'instruction de la 50 pupitre vers l'installation de traitement de données principale et figure 4. en particulier vers l'unité I de la figure 4. Aucune autre modifi-
La colonne état arrêt indique le niveau de la sortie Q de la cation ne survient dans le diagramme II.
bascule d'arrêt 755 de la figure 9. La colonne fin OP signifie Au temps t4, le signal I valable est inversé dans la porte 774
l'état de la ligne qui est la sortie de l'étage CK 305 de l'élément en un 0 servant d'entrée pour la porte NON-OU 772. Cette de liaison 350 de l'unité d'instruction de la figure 4, afin d'indi- 55 dernière reçoit également un 0 de la porte NON-OU 785, de quer que la fin d'une opération de l'élément de liaison est sur- telle sorte que la porte 772 fournit une entrée 1 à l'entrée de venue. réglage (S) du verrou LB 752. Par conséquent, au temps t4,
Le fonctionnement des circuits de la figure 9, tel qu'il s'ap- LBQ est amené à un 1. Aucune autre modification ne survient plique à la conception décrite, commence à un temps tl alors dans le diagramme II au temps t4.
que tous les niveaux indiqués dans le diagramme II sont 0, à 60 Au changement d'horloge t5, aucune autre modification ne l'exception de l'état d'arrêt qui est un 1. Dans ces conditions, la survient dans le diagramme.
machine de traitement de données principale est laissée à l'état Au temps t6, la sortie LBQ* (commutée au temps t5) four-
d'arrêt. Cette machine est placée à l'état d'arrêt en réglant la nit une entrée 0 pour la porte NON-OU 775. Le signal de la bascule d'arrêt 755 pour une valeur 1. Cette opération peut porte 774 est également offert à la porte NON-OU 775, de telle avoir lieu, par exemple, grâce au signal arrêt DTC qui est dé- 65 sorte qu'un 1 est produit à l'entrée S du verrou LA 751. Par codé comme un résultat d'instructions particulières (par exem- conséquent, ce dernier est amené à une valeur 1 au temps t6.
pie diagnostic) dans l'étage CK 305 de l'élément de liaison 350 Aucune autre modification ne survient dans le diagramme II au de la figure 4. temps t6 ou pendant la transition d'horloge suivante en tl.
629 319
10
Après le temps t7, le réglage de temps du diagramme II est période d'horloge C10 et aucune modification n'est survenue le même que celui de l'élément de liaison 350 de la figure 4 en par rapport aux états aux temps tl2 et tl3.
commençant au temps C4. La période d'horloge C4 est repré- Aux temps tl6 et tl7, la période d'horloge Cl 1, le signal fin sentée par t8 et t9 dans le diagramme II. OP est produit en tant que sortie de l'étage CK 305 de la figure
Au temps t8, la sortie LAQ* et la sortie LBQ* sont toutes 5 4. A la figure 9, l'entrée 1 vers la porte 762 force sa sortie à deux 0. Ces 0 sont propagés par l'intermédiaire de la porte OU devenir 0.
783 de manière à offrir une entrée 0 à la porte NON-OU 760. Au temps tl8, la sortie 0 de laporte 762 ramène à l'état
La sortie de la porte 783 est un ordre d'échantillonage du câ- initial le verrou ou bascule LD 754. Au temps tl9, l'horloge blage CCB540. Le bit CCB 5* provenant du câblage 540 consti- change et le reste du diagramme II reste identique.
tue une seconde entrée de la porte 760. La troisième entrée de io Au temps t20, les entrées LDQ et LCQ* vers la porte NON-cette dernière est dérivée de l'inverseur 781. Etant donné que la QU 782 sont toutes deux 0. La porte 782 produit un sortie 1 et sortie LCQ* est un 1, inversé en un 0 dans l'inverseur 781, la par conséquent amène la sortie de la porte NON-OU 773 à porte NON-OU 760 est conditionnée de manière à recevoir un devenir 0, Ce 0 de la porte 773 amène le verrou LB 752 à être ordre 0 sur la ligne CCB 5*. Par conséquent, la sortie de la porte remis à l'état initial. Cette remise à l'état initial provoque l'ap-NON-OU 760 est un 1 qui est appliqué à l'entrée S du verrou is parition d'un 1 sur LBQ*. Ce 1 est inversé en un 0 par l'inver-LD 754. Au temps t8, le verrou 754 est synchronisé de manière seur 784. Ce 0 conjointement avec celui de LAQ* amène la à amener LDQ à devenir 1. En réponse, LDQ* passe à 0, ce qui, sortie de la porte NON-OU 785 à passer à une valeur 1. conjointement avec le 0 sur LCQ, amène la porte NON-OU 780 Dans le diagramme, n, l'indication 0/1 pour le signal I com-à passer à 1. Le 1 provenant de cette porte est propagé par plet indique une commutation non synchrone du signal I com-
l'intermédiaire de la sortie OU de laporte 787 entant que signal 20 plet peu" rapport au signal d'horloge. À un moment indéfini quel-0A valable. conque par la suite, indiqué par exemple en t21 dans le dia gramme H, le signal I valable passe de 1 à 0. Le 0 pour I valable Ce signal 0A valable est appliqué à partir de la figure 9 en est appliqué pour remettre à l'état initial la bascule LA 753.
tant qu'entrée de conditionnement au segment D de l'étage 301. Lorsque le verrou ou bascule 753 est remise à l'état initial, la Il conditionne un registre dans le segment D qui doit être ver- 25 sortie LAQ* devient 1. Ce 1, conjointement avec celui de l'in-rouillé avec des données par une impulsion d'horloge C4. Les verseur 784, amène la sortie de la porte NON-OU 785 à devenir données qui sont verrouillées dans le segment D sont dérivées 0. Par conséquent, I complet passe à 0 au temps t21 de la ma-du circuit de sélection 332. La sélection se fait par l'intermé- nière asynchrone indiquée dans le diagramme II.
diaire de LO SEL, SI SEL ou CON SEL. La partie CON SEL Au temps t22, la sortie LAQ est 0. Ce 0 conjointement avec du circuit de sélection 332 sélectionne des données à partir du 30 un 0 provenant de l'inverseur 771 est détecté par la pòrte NON-câblage CCB(8-15) 540 de l'interface de commande de pupitre OU 767 de manière à produire une entrée 1 vers la porte NON-525 de la figure 3. OU 764. L'entrée 1 vers la porte 764 amène sa sortie à passer à
Au cours du traitement normal, lorsque l'installation de trai- 0, ce qui rement à l'état initial le verrou LC 753.
tement de données de la figure 1 n'est pas à l'état d'arrêt, la A la figure 2, les temps tl8 et tl9 correspondent à C12 dans porte ET 786 fonctionne en l'absence d'ime instruction de dia- 35 l'élément de liaison 350 de la figure 4, les temps t20 et t21 gnostic de manière à offrir une entrée de la porte OU 787 pour correspondent à C13 et les temps t22 et t23 correspondent à produire le signal 0A valable permettant aux instructions d'être C14.
introduites dans l'élément de liaison 350 d'une manière clas- Le système primaire de la figure 1 et le programme primaire sique. d'instructions peuvent demander au système secondaire (ordi-
Au temps t9, une modification survient uniquement dans le 40 nateur 501, figure 2) et à l'instruction secondaire d'exécuter signal d'horloge. toute fonction que le programme secondaire est capable d'exé-
Les temps tlO et tl 1 représentent la période d'impulsion cuter. Ces fonctions comprennent, sans y être limitées:
d'horloge C5 du segment 301. Au temps tlO, aucune modifica- 1° la modification de l'état de commande de l'appareil pri-
tion ne survient dans le diagramme II, à l'exception du signal maire;
d'horloge. 45 2° l'exécution d'ordres par l'appareil primaire;
Au temps tll, l'information introduite dans le segment D 3° la commande des lignes de données et d'adresses de l'ap-
pendant la période C4 est verrouillée dans le segment Rpen- pareil primaire, ou dant la période C5. 4° la mise à disposition pour le programme primaire d'une
Au temps tl 1, le signal fin 0A est produit en tant que sortie information d'exploration de sortie d'instructions indiquant l'é-à partir du segment R de l'étage 301 de l'élément de liaison 350 50 tat interne passé du système primaire.
à la figure 4. Le 1 provenant du signal fin 0A est appliqué à la L'appareil qui permet une requête à partir du programme porte NON-OU 765 de manière à offrir un 0 à sa sortie. La primaire d'instructions vers le programme secondaire d'instruc-
sortie 0 de la porte 765 conjointement avec le 0 de LDQ* tions est mis en action par le programme primaire d'instructions satisfait la porte NON-OU 763 de manière à offrir un 1 sur en utilisant l'instruction de diagnostic avec le format hexadéci-
l'entrée S du verrou LC 753. 55 mal 83EBX000, avec un X un seul chiffre hexadécimal spéci-
Au temps tl2, la sortie 1 de la porte NON-OU 763 est fiant un registre d'usage général (GPR) dans l'appareil primaire,
introduite dans le verrou 753 pour offrir un 1 sur LCQ. Ce 1 Le contenu de la référence GPR est une adresse de mémorisa-amène la sortie de la porte 780, exécution valable, à passer à 0. tion de l'appareil primaire. En commençant sur cet emplace-Le 0 de la porte 780 amène la sortie OU de la porte 787 à ment, on rencontre une liste de paramètres d'opérations de pro devenir 0. Au temps tl2, le signal fin 0A revient a 0. 60 gramme secondaire et üne zone de données pour des entrées
Au temps tl3, seul le signal d'horloge change d'état dans le vers ces opérations et des résultats à partir de celles-ci. diagramme II.
Les temps tl2 et tl3 correspondent au cycle d'horloge C6 de L'appareil primaire lors de l'exécution d'une instruction du l'élément de liaison 350 à la figure 4. Après tl3, une rupture format 83EBX000 introduit l'état d'arrêt de la manière décrite dans le réglage de temps du diagramme II est indiquée, ce qui 65 précédemment. L'introduction de l'état d'arrêt met en action la représente les temps d'horloge C7, C8 et C9 pour la progression ligne arrêt 628 à la figure 9. Le signal d'état d'arrêt est disponi-des instructions à travers l'élément de liaison 350. ble au bit 3 du câblage d'état actif à partir de la porte 582 de
Dans le diagramme II, les temps tl4 et tl5 représentent la l'interface 525 de la figure 3, et, per conséquent, il est disponible
11
629 319
pour le dispositif de commande d'interface 511 de la figure 3. Si le programme secondaire d'instructions a remis à l'état initial le bit 3 dans le registre IMR 579, le signal exécuté est réglé à partir de la porte 583 et le programme secondaire d'instructions est interrompu en réponse. Le programme secondaire d'instruc- 5 tions interroge alors l'appareil primaire pour déterminer la cause de l'interruption. Cette interrogation est effectuée par exemple en utilisant la capacité d'exploration de sortie. Lors de la détermination du fait que cette interruption a été provoquée par une instruction du format hexadécimal 83EBX000 dans 10 l'appareil primaire, le programme secondaire d'instructions utilise la capacité d'exploration pour déterminer la valeur de «X». Ensuite, en faisant appel à des opérations semblables à celles indiquées dans le Tableau II conjointement avec la capacité d'exploration, le programme secondaire d'instructions récupère 15 l'adresse de la liste de paramètres spécifiée dans le registre d'usage général «X» et recherche la liste de paramètres à partir de la zone de mémorisation de l'appareil primaire. La liste de paramètres est alors interprétée par le programme secondaire d'instructions et exécutée. 20
Un premier exemple décrit sera le cas où la liste de paramètres demande l'exécution d'un chargement de registres d'état de fonctionnement. Dans cet exemple, le programme secondaire d'instructions comprend le code du Tableau I suivant. Ce code est exécuté avec des accumulateurs 1 et 2 dans l'équipement 25 secondaire contenant des valeurs spécifiées par la liste de paramètres qui a été à son tour spécifiée par le programme primaire d'instructions. Dans le cas particulier décrit, le registre d'état de fonctionnement 726 de la figure 5 est modifié dans le but d'alterner l'algorithme de recherche préalable. L'algorithme de re- 3» cherche préalable utilisé a été spécifié par le programme primaire d'instructions.
Tableau 1.
S 1
LDOSR:
LDA 0, DRH
S 2
DOA 0, CCII
S 3
COM 1,1
S 4
DOBP 1 CCII
S 5
LDA0, DRL
S 6
DOA 0, CCII
S 7
COM 2,2
S 8
DOBP 2, CCII
S 9
LDA 0, CR
S10
DOA 0, CCII
Sil
LDA 0, CMD
S12
DOBP 0, CCII
S13
NIOCCC12
S14
LDA0, SCMD
S15
DOBP 0, CC12
S16
JMP 0,3
S17
DRH:
030000
S18
DRL:
150000
S19
CR:
170000
C20
CMD:
002000
S21
SCMD:
070000
Le traitement du programme secondaire d'instructions I fait appel au registre d'état de fonctionnement de l'unité S (OS—1). Dans une forme de réalisation préférée, l'ordinateur 501 de la figure 2 est un ordinateur NOVA utilisant une instruction NOVA normalisée. Une sous-routine de saut (JSR) est utilisée pour 60 introduire le programme du Tableau I. L'ordinateur saute à l'adresse LDOSR comme indiqué dans l'instruction SI du Tableau I. Préalablement à l'instruction SI, l'accumulateur 1 a été chargé avec l'information destinée à la partie de registre d'état de fonctionnement OS-1 qui correspond aux bits 0 à 15 et 65 l'accumulateur 2 a été chargé avec l'information destinée à la partie de registre d'état de fonctionnement OS-1 correspondant aux bits 16 à 31.
Avec SI, l'accumulateur 0 est chargé avec le contenu d'une adresse fixe, «DRH» en S17. Comme indiqué en S17, la valeur est 030000 en code octal.
En S2, le contenu de l'accumulateur 0 est transmis au dispositif de commande d'interface 511 et verrouillé dans le SAR 574. Un décodeur 567 agit de manière à décoder le code octal 030000 pour conditionner par l'intermédiaire de la ligne 621-4, la porte d'entrée 548 vers le registre DRH 554.
En S3, le contenu de l'accumulateur 1 est mis sous forme de complément pour compenser un niveau d'inversion entre 554 et la partie OS-1 du registre d'état de fonctionnement.
En S4, le contenu de l'accumulateur 1 est transmis au dispositif de commande d'interface 511 et verrouillé par le registre ODR 575. En S4 également, un signal est produit sur la ligne 549, pour mettre en action les portes 548 ce qui, conjointement avec un signal sur la ligne 621—4, verrouille les 16 bits du registre ODR 575 dans le registre DRH 554.
En S5 à S8, d'une façon semblable à SI à S4, les 16 bits de l'accumulateur 2 sont mis en complément et verrouillés dans le registre DRL 555.
En S9 à S12, d'une façon semblable à celle de SI à S4, le contenu de 16 bits d'une adresse fixe, «CMD» en S20 (comme indiqué EN S20, la valeur est 002000 en code octal), est verrouillé dans le registre CR 551.
En S13, un signal est produit sur la ligne 623, vider CIC, ce qui amène la commande d'interface de pupitre 570 à mettre hors d'action les lignes S, I et C valable 545.
En S14, l'accumulateur 0 est chargé avec la valeur 070 000 en code octal à partir de l'emplacement «SCMD».
En S15, le contenu de l'accumulateur 0 est transmis au dispositif de commande d'interface 511 et verrouillé dans le ER 570. En S15, également, un signal est produit sur la ligne 622. La combinaison du bit ER égal à 0 et du signal sur la ligne 622 (démarrage CIC) amène le dispositif CIC à exciter la ligne S valable dans le câblage S, I, C valable 545.
La logique de commande de pupitre d'unité S est mis en action par la ligne S valable. Deux cycles après la réception de S valable, le registre OS-1 est chargé à partir du câblage de données de pupitre. Lors de l'achèvement, la logique de commande de pupitre d'unité S provoque la production d'un signal la ligne ordre S du câblage ordre S, I, C 544.
Le dispositif CIC 570, lors de la détection du signal ordre S, amène la ligne S valable à être mise en action.
En S16, le programme est terminé et le système de traitement de données secondaire revient à l'adresse de retour spécifiée dans l'accumulateur 3.
Un second exemple de la présente invention sera décrit en se référant au Tableau II ci-après.
Tableau II.
S 1 OP:
S 2 ADDH S 3 ADDL S 4 DATH S 5 DATL S 6 XOP:
S 7 S 8 S 9 S10 SU
512
513
514
515
516
517
518
LDA 0, CR DOA 0, CCI1 LDA 0, OP LDA 1, CMD ADD 1,0 DOCP 0, CCI1 LDA 0, ARH DOA 0, CCI1 LDA 0, ADDH DOBP 0, CCI1 LDA 0, ARL DOA 0, CCI1 LDA 0, ADDL
629 319
12
Tableau II.
S19
DOBP 0, CCII
S20
LDA 0, DRH
S21
DOA 0,41
S22
LDA 0, DATH
S23
DOCPO, CCII
S24
LDA 0, DRL
S25
DOA 0, CCII
S26
LDA 0, DAT 6
S27
DOCPO, CIC1
S28
NIOCCC12
S29
LDA 0, ICMD
S30
DOBP 0, CC12
S31
JMP0,3
S32
CR:
170000
S33
CMD:
002000
S34
ARH:
160000
S35
ARL:
140000
S36
DRH:
030000
S37
DRL:
150000
S38
ICMD:
130000
15
20
45
Le traitement du programme secondaire d'instructions du Tableau II sera décrit en liaison avec l'émission d'un ordre vers une partie de l'ordinateur primaire. Cet ordre provoque primo 25 l'exécution d'ime opération par l'ordinateur primaire indépendamment du programme primaire et secundo la commande des lignes d'adresses et de données de l'ordinateur primaire par le programme secondaire d'instructions.
Une instruction de sous-routine de saut est utilisée pour 30 introduire le programme du Tableau H. L'ordinateur saute à l'adresse «XOP» comme indiqué par l'instruction S6 du Tableau E. Préalablement à l'instruction S6, le programme secondaire d'instructions a mis à l'état initial les emplacements fixés: «OP» (instruction SI) est mis à l'état initial avec des bits 07 = 0 et des 35 bits 8-15 = code d'opération, ce code d'opération pouvant être n'importe quelle valeur désirée. Dans le présent cas, OP est mis à l'état initial suivant un code octal de 300, ce qui correspond à une opération de mémorisation de mémoire au cours de laquelle des données provenant du câblage de données de pupitre 543 40 doivent être mémorisées dans l'emplacement de mémoire de l'ordinateur primaire spécifié par le câblage d'adresses de pupitre 542.
«ADDH» (instruction S2) est mis à l'état initial avec la valeur à placer sur les bits 0-15 du câblage d'adresses de pupitre 542. Dans le présent cas, cette valeur est le complément des bits 0-15 de l'adresse de mémoire désirée dans l'ordinateur primaire.
«ADDL» (instruction S3) est mis à l'état initial avec la valeur à placer sur les bits 16-31 du câblage d'adresses de pupitre
542. Dans le présent cas, cette valeur est le complément des bits 16—31 de l'adresse de mémoire désirée dans l'ordinateur primaire.
«DATH» (instruction S4) est mis à l'état initial avec la valeur à placer sur les bits 0—15 du câblage des données de pupitre
543. Dans le présent cas, cette valeur est le premier des deux multiplets de données à être écrit en séquence en commençant à l'adresse de mémoire désirée dans l'ordinateur primaire.
«DATL» (instruction S5) est mis à l'état initial avec la valeur à placer sur les bits 16-31 du câblage de données de pupitre 543. Dans le présent cas, cette valeur est constituée par les troisième et quatrième multiplets de données à être écrits en séquence en commençant à l'adresse de mémoire désirée dans l'ordinateur primaire.
Comme l'illustre le programme du Tableau I, le programme secondaire a la possibilité de commander l'état de commande de l'ordinateur primaire. Préalablement à l'instruction S6, le programme secondaire a amené l'ordinateur primaire à s'arrêter, ce
55
60
qui suspend le programme d'instructions dans cet ordinateur primaire.
Un programme secondaire semblable au Tableau I est introduit d'une façon typique dans le Tableau II pour arrêter l'équipement primaire.
En S6, l'accumulateur 0 est chargé avec le contenu d'une adresse fixe, «CR» en S32. La valeur est 170000 en code octal.
En S7, le contenu de l'accumulateur 0 est transmis au dispositif de commande d'interface 511 et verrouillé dans le SAR 574. Un décodeur 567 agit de manière à décoder le code octal 170000 pour conditionner par l'intermédiaire de la ligne 621-1 la porte d'entrée 548 vers le registre CR 551.
En S8, l'accumulateur 8 est chargé avec le contenu de l'emplacement fixe «OP» qui a été mis précédemment à l'état initial de valeur 00300 en code octal dans le présent cas.
En S9, l'accumulateur 1 est chargé avec le contenu de l'emplacement fixe «CMD» ayant pour valeur 002000 en code octal.
En S10, l'accumulateur 1 est ajouté à l'accumulateur 0 avec le résultat dans l'accumulateur 0. Dans le présent cas, l'accumulateur 0 prend la valeur 002300 en code octal.
En SU, le contenu de l'accumulateur 0 est transmis au dispositif de commande d'interface 511 et verrouillé dans le registre ODR 575. En SU, également, un signal est produit sur la ligne 549 pour mettre en action la porte 548 qui, conjointement avec le signal sur la ligne 621-4, verrouille les 16 bits du registre ODR 575 dans le registre CR. Dans le présent cas, le câblage d'ordre de pupitre 540 possède à présent la valeur 002300 en code octal.
En S12 et S13, la porte d'entrée 548 vers le registre ARH
552 est conditionnée par l'intermédiaire de la ligne 621-2.
En S14 et SI 5, la valeur de l'emplacement fixé «ADDH»
est placée sur le câblage d'adresses de pupitre 542, bits 0-15.
En S16 et S17, la porte d'entrée 548 vers le registre ARL
553 est conditionnée par l'intermédiaire de la ligne 621-3.
En S18 et S19, la valeur de l'emplacement fixé «ADDL» est placée sur le câblage d'adresses de pupitre 542, bits 16—31.
En S20 et S21, la porte d'entrée 548 vers le registre DRH
554 est conditionnée par l'intermédiaire de la ligne 621-4.
En S22 et S23, la valeur de l'emplacement fixé «DATH» est placée sur le câblage de donnée de pupitre 543, bits 0-15.
En S24 et S25, la porte d'entrée 548 vers le registre DRL
555 est conditionnée par l'intermédiaire de la ligne 621-5.
En S26 et S27, la valeur de l'emplacement fixé «DATL» est placée sur le câblage de données de pupitre 543, bits 16-31.
En S28, un signal est produit sur la ligne 623 «Vider CIC», ce qui amène la commande d'interface de pupitre 570 à mettre hors d'action la ligne 545 de S, I et C valable.
En S29, l'accumulateur 0 est chargé avec la valeur 150000 en code octal à partir de l'emplacement fixe «ICMD» S38.
En S30, le contenu de l'accumulateur 0 est transmis au dispositif de commande d'interface 511 et verrouillé par le registre ET 578. En S30 également, un signal est produit sur la ligne 622 «démarrage CIC». Le dispositif CIC 570 agissant met en action la ligne I valable parmi les lignes S, I, C valable 545.
La logique de commande d'unité I devient active lors de la réception de la ligne I valable excitée de la manière décrite précédemment.
La logique de commande d'unité 1308 reçoit des bits CCB (0,..., 7) du câblage d'ordre de pupitre et amène diverses lignes de déclenchement de portes à devenir actives.
1) Dans le présent exemple, le câblage d'adresses de pupitre 542 est verrouillé dans le registre K 312 et le EAA 318 est amené à transférer les sorties de registre K au registre EAR 372* où l'information d'adresse est verrouillée. La sortie du registre EAR est le câblage d'adresses 362 vers l'unité de mémorisation. Ceci démontre la capacité de la part du programme secondaire se déroulant dans l'ordinateur secondaire de commander des lignes d'adressage dans l'ordinateur primaire.
13
629 319
2) Dans le présent exemple, le câblage de données de pupitre 543 est sélectionné par le multiplexeur SEL 343 sur le câblage ROB 3 et verrouillé dans le registre IR 342. La sortie de ce dernier est le câblage de données 285 vers l'unité E et le câblage de données 352 vers l'unité S. Ceci démontre la capacité de la part du programme secondaire se déroulant dans l'ordinateur secondaire de commander des lignes de données dans l'ordinateur primaire.
3) Dans le présent exemple, les bits CCB (8,..., 15) du câblage d'ordre de pupitre sont sélectionnés par l'intermédiaire du multiplexeur 332 dans le segment D de l'élément de liaison d'instructions 350. Le code OP 300 sous forme de code octal est décodé dans l'élément de liaison, ce qui amène l'unité S à mémoriser les données provenant du câblage de données de pupitre dans l'emplacement de mémoire d'ordinateur primaire spécifié dans le câblage d'adresses de pupitre. Ceci démontre la capacité de la part du programme secondaire se déroulant dans l'ordinateur secondaire d'amener des ordres à être exécutés dans l'ordinateur primaire.
En S31, le programme secondaire se termine, en revenant à l'emplacement spécifié dans l'accumulateur 3 lorsque le programme a été introduit en S6.
Comme l'illustre le programme du Tableau I, le programme secondaire est en mesure de commander les états de commande de l'ordinateur primaire. Après l'instruction S31, le programme secondaire d'instructions peut émettre un ordre de démarrage de traitement vers l'ordinateur primaire, d'une façon analogue à celle du Tableau I, cas dans lequel le programme primaire d'instructions se déroulera alors d'une façon normale depuis l'en droit où il a abandonné lorsqu'il a été pénétré en S6.
Un troisième exemple de l'invention sera décrit en se référant au Tableau III ci-après. Si le programme secondaire doit modifier l'exécution du programme primaire dans l'ordinateur primaire, des données sont chargées dans la mémoire de l'ordinateur primaire par le programme secondaire du Tableau II. Les données chargées peuvent être n'importe quelle instruction ou jeu d'instructions. Si les emplacements de la mémoire de l'ordi-5 nateur primaire qui sont modifiés se trouvent dans le courant d'instructions primaires, le résultat est alors une modification de l'exécution du programme primaire d'instructions.
Une partie du programme primaire d'instructions est repré-10 sentée dans le Tableau IH. Une partie provient de l'annexe C de l'ouvrage «OS Assembler (F) Programmerà Guide» de la «Librairie de Références de Système IBM no. d'ordre GC26-3756-7.» Cette partie du programme d'instructions réalise une recherche binaire d'une table avec 15 entrées. Le programme 15 d'instructions réside dans le mémoire primaire en commençant à un emplacement 5000 en code hexadécimal et alors qu'il se déroule, le registre d'usage général 13 contient 5010 en code hexadécimal. Cette partie se trouve dans le mémoire primaire en partant de l'emplacement 50CE en code hexadécimal et est 20 entrée à l'état SI avec le registre d'usage général 14 contenant l'adresse de retour. Le programme secondaire d'instructions modifie le programme primaire d'instructions de manière à rechercher quatre seulement des quinze emplacements de table en modifiant le contenu de l'emplacement de mémoire primaire 25 50E4 en code haxedécimal (instruction S6). Si le programme secondair (comme dans le cas du Tableau II) amène l'emplacement de mémoire primaire 50E4 à être chargé avec 4760 COE4 en code haxedécimal, les instructions S8, S9, et S10 ne seront jamais exécutées. Les instructions Sil et S12 seront exécutées 30 chaque fois que NOM L et NOM T ne concordent pas. Pour les entrées de table numérotées de 1 à 15, ceci a pour résultat que seules les entrées de table 8,12,14 et 15 sont recherchées pour une concordance.
Tableau III.
SI
947F
C0BC
OOOCC
118
Chercher
S2
9813
C39C
003AC
119
S3
4111
C0E0
000F0
120
S4
8830
0001
00001
121
Boucle
S5
D507
5000
1008 00000
00008
122
S6
4720
C0E4
000F4
123
S7
078E
124
125
S8
1B13
S9
4620
COCA
000DA
126
S10
47F0
C0EA
000FA
127
SU
1A13
128
supérieur
S12
4620
COCa
000DA
129
SI 3
9680
C0BC
OOOCC
130
pas trouvé
S14
07FE
131
Il doit être entendu que la présente invention n'est en au- , cune façon limitée aux formes de réalisation ci-avant et que bien des modifications peuvent y être apportées sans sortir du cadre du présent brevet.
C
NI commut. 255-aucun arrêt pas trouvé commut. LMR1,R3,= F'128,4128' charger paramètres table LA R1,TABLAREA-16(R1)
SRLR3.1 CLC nom L, nom T
BH supérieur
BCR 8,R14 SRR1.R3
obtenir adresse entrée centrale diviser accroiss. par 2 comparer entrée liste avec entrée table dériver si devait être supérieur dans table Sortir si trouvé Sinon, si inférieur dans table, soustraire accroissement
44000019 44500019
45000019 45500019
46000019
46500019 47000019
X47500019
c\ w
VO Ui M VO
BCT R2,boucle B pas trouvé ARR1.R3 BCT R2,boucle OI commut., aucun
BR.R14
boucle 4 fois 48500019
argument pas dans table 49000019
ajouter accroissement 49500019
boucle 4 fois 50000019 indiquer pas trouvé
commut. 50500019
sortie 51000019
7 feuilles dessins

Claims (10)

  1. 629 319
    2
    REVENDICATIONS
    1. Installation de traitement de donnée, caractérisée en ce qu'elle comprend:
    - un équipement primaire comportant un appareil de mémorisation primaire (2,4), un appareil de traitement d'instructions primaire (8), un appareil d'exécution d'instructions primaire (10), l'équipement primaire exécutant des traitements de données sous la commande d'un programme primaire d'instructions, ce dernier étant traité dans l'appareil de traitement d'instructions primaire (8), l'équipement primaire incluant une commande d'interface primaire avec des connexions (540) offrant des entrées vers et des sorties à partir de l'équipement primaire, indépendamment du programme primaire,
    — et un équipement secondaire comportant un ordinateur secondaire programmable (501), ce dernier pouvant agir de manière à traiter un programme secondaire d'instructions cet équipement secondaire comportant une commande d'interface secondaire (511,525) connectée à l'ordinateur secondaire et pouvant être commandée par le programme secondaire, cette comande d'interface secondaire (511,525) étant connectée à la commande d'interface primaire afin de commander celle-ci et l'équipement primaire en réponse au programme secondaire, de telle sorte que l'équipement primaire soit commandé par l'équipement secondaire.
  2. 2. Installation de traitement de données suivant la revendication 1, caractérisée en ce que l'équipement primaire comprend un appareil de canal (6) connecté à plusieurs dispositifs de commande de canal (411) connectés à leur tour à des dispositifs entrée/sortie, et en ce que l'équipement secondaire comprend l'un des dispositifs de commande de canal (411) connecté en tant que dispositif d'entrée/sortie vers l'ordinateur secondaire (501) de telle sorte que ce dernier soit connecté à l'équipement primaire en tant que dispositif entrée/sortie.
  3. 3. Installation de traitement de données suivant la revendication 1, caractérisée en ce que la commande d'interface secondaire (511,525) comprend un dispositif d'adresse secondaire (552,553) sous la commande du programme secondaire, afin d'adresser des parties de l'équipement primaire et un dispositif de données secondaire (554,555) pour la transmission de données sous la commande du programme secondaire, vers des parties de l'équipement primaire adressées par le dispositif d'adresse secondaire.
  4. 4. Installation de traitement de données suivant la revendication 1, caractérisée en ce que la commande d'interface primaire comprend un dispositif d'arrêt (755) destiné à arrêter l'équipement primaire dans son traitement du programme primaire, et en ce que la commande d'interface secondaire comporte un dispositif (574,575,551,540) connecté à la commande d'interface primaire afin d'adresser le dispositif d'arrêt (755) de telle sorte que l'équipement primaire puisse être arrêté sous la commande du programme secondaire.
  5. 5. Installation de traitement de données suivant la revendication 1, caractérisée en ce que la commande d'interface primaire comporte un dispositif de démarrage (756) ou de mise en route pour faire démarrer le traitement du programme primaire par l'équipement primaire et en ce que la commande d'interface secondaire comprend un dispositif (574,575,551,540) pour adresser le dispositif de démarrage (756) sous la commande du programme secondaire, de telle sorte que le traitement du programme primaire par l'équipement primaire se trouve sous la commande du programme secondaire.
  6. 6. Installation de traitement de données suivant la revendication 1, caractérisée en ce que l'appareil de traitement d'instructions primaire (8) comprend un dispositif (301) pour détecter le moment où une instruction de diagnostic provenant du programme primaire est traitée, en ce que la commande d'interface primaire comprend un dispositif (757) pour empêcher le traitement des instruction ultérieures du programme primaire et en ce que la commande d'interface secondaire comprend un dispositif de détection de retenue (581) pour détecter le fait que les instruction provenant de l'équipement primaire ne sont pas traitées, la commande d'interface secondaire comportant un dispositif (582) pour donner un signal à l'équipement secondaire en réponse à une détection de retenue, de telle sorte que le programme secondaire soit interrompu dans la commande de l'équipement primaire.
  7. 7. Installation de traitement de données suivant la revendication 1, caractérisée en ce que l'appareil de traitement d'instructions primaire (8) comporte un élément (350) de liaison d'instructions possédant plusieurs étages de décodage d'instruction (301,302,306) destinés à commander le fonctionnement de l'équipement primaire, et en ce que la commande d'interface primaire comporte un dispositif de sélection (332) pour sélectionner les instructions à introduire dans cet élément de liaison, la commande d'interface secondaire comportant un dispositif (551,540) pour délivrer des instructions de cette commande d'interface secondaire à l'appareil de traitement d'instructions primaire (8), de telle sorte que l'équipement secondaire commande l'introduction d'instructions dans l'élément de liaison de l'équipe-primaire.
  8. 8. Installation de traitement de données suivant la revendication 7, caractérisée en ce que l'appareil de traitement d'instructions primaire comporte un dispositif d'adresses (312,318, 322) pour mémoriser et traiter les adresses spécifiant des emplacements dans l'équipement primaire, et en ce que la commande d'interface secondaire comprend un dispositif (552,553,567, 574,575) pour charger, sous la commande du programme secondaire, les adresses dans le dispositif d'adresses.
  9. 9. Installation de traitement de données suivant la revendication 7, caractérisée en ce que l'équipement primaire comprend, dans l'appareil de traitement d'instructions primaire, un dispositif de données primaire (342) pour mémoriser les données à utiliser dans le traitement dans l'équipement primaire, et en ce que la commande d'interface secondaire comprend des dispositifs de données secondaire (554,555), connecté au dispositif de données primaire afin d'introduire, sous la commande du programme secondaire, des données dans ce dispositif de données primaire.
  10. 10. Installation de traitement de données suivant la revendication 7, caractérisée en ce que l'équipement primaire comprend un dispositif d'état primaire (726,727) destiné à mémoriser une information d'état pour l'équipement primaire, et en ce que la commande d'interface secondaire comprend un dispositif (554,555) connecté, sous la commande du programme secondaire, au dispositif d'état primaire afin de charger une information d'état dans l'équipement primaire sous la commande du programme secondaire.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212059A (en) * 1977-03-14 1980-07-08 Tokyo Shibaura Electric Co., Ltd. Information processing system
JPS6013501B2 (ja) * 1978-09-18 1985-04-08 富士通株式会社 仮想計算機システムにおけるチヤネルアドレス制御方式
JPS5580164A (en) * 1978-12-13 1980-06-17 Fujitsu Ltd Main memory constitution control system
US4334287A (en) * 1979-04-12 1982-06-08 Sperry Rand Corporation Buffer memory arrangement
JPS5621240A (en) * 1979-07-27 1981-02-27 Hitachi Ltd Information processor
US4315310A (en) * 1979-09-28 1982-02-09 Intel Corporation Input/output data processing system
US4485435A (en) * 1981-03-09 1984-11-27 General Signal Corporation Memory management method and apparatus for initializing and/or clearing R/W storage areas
US4471486A (en) * 1981-06-15 1984-09-11 General Signal Corporation Vital communication system for transmitting multiple messages
US4577282A (en) * 1982-02-22 1986-03-18 Texas Instruments Incorporated Microcomputer system for digital signal processing
US4831521A (en) * 1983-11-10 1989-05-16 General Signal Corporation Vital processor implemented with non-vital hardware
JPS61855A (ja) * 1984-03-06 1986-01-06 コ−デツクス・コ−ポレ−シヨン プロセサ・インタフエ−ス回路
US5193204A (en) * 1984-03-06 1993-03-09 Codex Corporation Processor interface circuitry for effecting data transfers between processors
JP2564805B2 (ja) * 1985-08-08 1996-12-18 日本電気株式会社 情報処理装置
JPS62151971A (ja) * 1985-12-25 1987-07-06 Nec Corp マイクロ・プロセツサ装置
AU597980B2 (en) * 1986-05-30 1990-06-14 Honeywell Bull Inc. Apparatus and method for interprocessor communication
DE3782819D1 (de) * 1987-06-02 1993-01-07 Itt Ind Gmbh Deutsche Steuerprozessor.
JPH0192851A (ja) * 1987-10-02 1989-04-12 Hitachi Ltd アドレス空間切替装置
JPH02287102A (ja) * 1989-04-28 1990-11-27 Nkk Corp 形鋼の曲がり検出装置
GB2266606B (en) * 1992-04-27 1996-02-14 Intel Corp A microprocessor with an external command mode
GB2266605B (en) * 1992-04-27 1995-10-11 Intel Corp Microprocessor having a run/stop pin for accessing an idle mode
JPH0628322A (ja) * 1992-07-10 1994-02-04 Canon Inc 情報処理装置
EP0695999A3 (fr) * 1994-06-30 1998-07-08 Digital Equipment Corporation Bus système avec protocoles séparés de bus d'adresses et de données
US7149878B1 (en) * 2000-10-30 2006-12-12 Mips Technologies, Inc. Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values
US7711926B2 (en) * 2001-04-18 2010-05-04 Mips Technologies, Inc. Mapping system and method for instruction set processing
US6826681B2 (en) * 2001-06-18 2004-11-30 Mips Technologies, Inc. Instruction specified register value saving in allocated caller stack or not yet allocated callee stack
US7107439B2 (en) * 2001-08-10 2006-09-12 Mips Technologies, Inc. System and method of controlling software decompression through exceptions

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3406380A (en) * 1965-11-26 1968-10-15 Burroughs Corp Input-output data service computer
US3593299A (en) * 1967-07-14 1971-07-13 Ibm Input-output control system for data processing apparatus
US3564502A (en) * 1968-01-15 1971-02-16 Ibm Channel position signaling method and means
US3614742A (en) * 1968-07-09 1971-10-19 Texas Instruments Inc Automatic context switching in a multiprogrammed multiprocessor system
US3573741A (en) * 1968-07-11 1971-04-06 Ibm Control unit for input/output devices
US3560934A (en) * 1969-06-10 1971-02-02 Ibm Arrangement for effecting vector mode operation in multiprocessing systems
US3634830A (en) * 1969-06-13 1972-01-11 Ibm Modular computer sharing system with intercomputer communication control apparatus
US3648252A (en) * 1969-11-03 1972-03-07 Honeywell Inc Multiprogrammable, multiprocessor computer system
US3673576A (en) * 1970-07-13 1972-06-27 Eg & G Inc Programmable computer-peripheral interface
US3692989A (en) * 1970-10-14 1972-09-19 Atomic Energy Commission Computer diagnostic with inherent fail-safety
DE2104298C3 (de) * 1971-01-29 1974-01-10 Siemens Ag, 1000 Berlin U. 8000 Muenchen Anordnung aus zwei jeweils durch ein Programmleitwerk gesteuerten Datenverarbeitungsanlagen
US3812468A (en) * 1972-05-12 1974-05-21 Burroughs Corp Multiprocessing system having means for dynamic redesignation of unit functions
US3940743A (en) * 1973-11-05 1976-02-24 Digital Equipment Corporation Interconnecting unit for independently operable data processing systems
US3976979A (en) * 1974-01-02 1976-08-24 Honeywell Information Systems, Inc. Coupler for providing data transfer between host and remote data processing units
US3934232A (en) * 1974-04-25 1976-01-20 Honeywell Information Systems, Inc. Interprocessor communication apparatus for a data processing system
US4004277A (en) * 1974-05-29 1977-01-18 Gavril Bruce D Switching system for non-symmetrical sharing of computer peripheral equipment
JPS518840A (fr) * 1974-07-09 1976-01-24 Fujitsu Ltd
US4041471A (en) * 1975-04-14 1977-08-09 Scientific Micro Systems, Inc. Data processing system including a plurality of programmed machines and particularly including a supervisor machine and an object machine
US4014005A (en) * 1976-01-05 1977-03-22 International Business Machines Corporation Configuration and control unit for a heterogeneous multi-system

Also Published As

Publication number Publication date
AU516686B2 (en) 1981-06-18
US4149244A (en) 1979-04-10
IL52264A0 (en) 1977-08-31
AU2591177A (en) 1978-12-14
JPS5325328A (en) 1978-03-09
BE855475A (fr) 1977-10-03
GB1580846A (en) 1980-12-03
DE2725503A1 (de) 1977-12-15
IL52264A (en) 1979-09-30
JPS5732808B2 (fr) 1982-07-13
CA1091357A (fr) 1980-12-09

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