EP0167193A1 - Système d'arbitrage des demandes d'accès de plusieurs processeurs à des ressources communes, par l'intermédiaire d'un bus commun - Google Patents

Système d'arbitrage des demandes d'accès de plusieurs processeurs à des ressources communes, par l'intermédiaire d'un bus commun Download PDF

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EP0167193A1
EP0167193A1 EP85200875A EP85200875A EP0167193A1 EP 0167193 A1 EP0167193 A1 EP 0167193A1 EP 85200875 A EP85200875 A EP 85200875A EP 85200875 A EP85200875 A EP 85200875A EP 0167193 A1 EP0167193 A1 EP 0167193A1
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EP
European Patent Office
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arbitration
bus
access
priority
signal
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EP85200875A
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German (de)
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EP0167193B1 (fr
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Ulrich Finger
Pierre Desprez
Pierre Ligneres
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Original Assignee
Individual
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

Definitions

  • the present invention relates to a system for arbitrating the access of several processors or microprocessors to a common bus.
  • This invention applies in particular to the management of accesses of several processors or microprocessors to common resources, such as memories for example.
  • priorities can be treated in different ways: these priorities can be fixed, rotary or can also be both fixed and rotary.
  • the arbitration systems themselves can be centralized or decentralized.
  • a centralized arbitration system is attached to a group of processors while a decentralized arbitration system is attached to each processor.
  • a centralized system requires fewer circuits than a decentralized system, but its availability determines the availability of the multiprocessor system.
  • arbitration systems for requests for access to a common bus use both serial and parallel arbitration.
  • the invention as characterized aims to remedy these drawbacks and in particular to provide a system for arbitrating access requests from several processors or microprocessors to common resources, via a common bus .
  • This system makes it possible to manage the arbitration of requests for access to a common bus in an asynchronous multiprocessor system, in order to avoid the disadvantages of synchronous systems, mentioned above.
  • the arbitration of access requests is parallel, with the possibility of fixed, rotary or mixed priority; Arbitration is decentralized to give more flexibility to the system which then makes it possible to satisfy access requests coming from a large number of processors or microprocessors in a very short time (close to 100 nanoseconds).
  • This arbitration is asynchronous, without common clock, independent of the type of microprocessor connected to the bus.
  • a fusible PROM memory for the realization of the priority resolution circuit; this memory makes it possible (in a known manner) to encode all the possible combinations of priorities (fixed, rotary or mixed).
  • the combinations of priorities are obtained by coding and shuffling circuits, which, as will be seen below, allow the system to be manufactured in the form of an integrated circuit in a standard package.
  • This system also includes a supervision unit which makes it possible to switch from one arbitration system to another in the event of failure of one of them.
  • This very simple system also allows rotary priority operation, without the need to use queues of the FIFO type for example.
  • the subject of the invention is a system for arbitrating access requests from several processors to common resources, via a common bus, comprising for each processor a set of arbitrating access request conflicts.
  • this arbitration assembly comprising means for processing access requests connected to the bus and to the processor and a circuit for resolving access priorities, connected to the bus, to the means for processing access requests, and to the processor , this resolution circuit being capable of assigning to the access requests fixed, rotary priorities, or priorities both fixed and rotary
  • the means for processing access requests comprising a bus access request circuit receiving a signal indicating an access request from the processor corresponding to the arbitration set considered, as well as a signal indicating whether other processors have made an access request, and a circuit for transmitting a signal representative of the verdict of arbitration of the access request of the corresponding processor, according to the priorities of the other access requests, these request circuits and of verdict transmission being connected to the bus, to the processor and to the priority resolution circuit
  • the arbitration verdict transmission circuit comprising means for recognizing whether the arbitration assembly designated to be master of
  • each arbitration set further comprises a priority resolution set which comprises a fixed priority encoder for coding the access requests of the arbitration sets which operate. with fixed priority and a rotary priority encoder for coding The priorities of the arbitration sets operating with rotary priority, this rotary priority encoder comprising at least one fixed priority encoder preceded by a circular cross-connection network.
  • This resolution circuit further comprises a priority resolution set comprising at least one PROM memory for recording and managing the priorities of the arbitration sets.
  • the arbitration system further comprises supervision means connected to the priority resolution circuits via the bus, to apply to these circuits a command signal to change the arbitration set if a Arbitration verdict is not rendered within a predetermined period.
  • the supervision means are constituted by timing means whose input is connected to the bus to receive the signals indicating that other processors have made access requests, an output of these timing means providing the BNA arbitration set change signal to the priority resolution circuits if an arbitration verdict is not rendered within a predetermined period.
  • the arbitration assembly further comprises an interface connecting the processor and the arbitration verdict transmission circuit, with the bus.
  • each arbitration assembly corresponding to the number of the processor which requests access to the bus is produced in the form of an integrated circuit on a substrate enclosed in a standard package.
  • FIG. 1 is a block diagram of the inventive system.
  • This system makes it possible to arbitrate the requests or requests for DAB access of several processors 1, 2, to common resources 8, via a common communication bus BUS.
  • the number of processors or microprocessors has been limited to 2 in the embodiment shown in the figure, but this number can obviously be greater.
  • Common resources 8 can be for example full of memories.
  • This system includes arbitration sets 3, 13, DAB access request conflicts; these arbitration sets are connected respectively to the processors and to the bus. Each of them comprises means 4, 5 for processing DAB requests for access to the bus.
  • These processing means are connected to the corresponding processors, as well as to a circuit 6 for resolving the access priorities; the resolution circuit 6 is connected to the bus, to the processing means 4, 5 and to the processor 1.
  • this priority resolution circuit is capable of assigning fixed, rotary or priority priorities both fixed and rotary, to DAB access requests from various processors.
  • An accepted access request causes the appearance of a DBA signal on an output of the arbitration assembly 3.
  • the means for processing access requests comprise a circuit 4 for requesting access to the bus and a circuit 5 of transmission of arbitration verdict. These circuits will be described later in detail.
  • supervision means 7 which will be described later in detail, these supervision means make it possible to apply to the arbitration sets, via the bus, a BNA signal; this signal controls the change of arbitration set in the event of failure of this set; this signal appears when this arbitration unit, which is the bus master, has not rendered an arbitration verdict within a predetermined period.
  • FIG. 2 shows in more detail one of the arbitration assemblies 3 connected to the processor 1, for example, and to the bus, in the system of the invention.
  • the means 4, 5 for processing DAB access request comprise a circuit 4 for requesting access from the processor to the bus; this circuit receives the DAB signal indicating that the corresponding processor 1 wishes to access the bus. This circuit also receives a BAP signal indicating that arbitration is possible.
  • the means for processing access requests also comprises a circuit 5 for transmitting a DBA signal (bus request accepted) representative of the verdict of arbitration of the access request (DAB) of the corresponding processor, according to the priorities. other access requests.
  • DBA signal bus request accepted
  • DAB verdict of arbitration of the access request
  • the request 4 and verdict transmission circuits 5 are connected to the bus, to processor 1, as well as to the priority management circuit 6.
  • arbitration verdict transmission circuit 5 As will be seen in detail below, the arbitration verdict transmission circuit 5, as well as the processor 1, are connected to the common BUS via an interface 9.
  • Each priority resolution circuit 6 comprises means not shown, which will be described later in more detail and which make it possible to apply to the priority resolution circuits of the other arbitration sets, signals BM1, BM2, BM3, BM4, designating the arbitration set that will be active for the next bus access request.
  • the arbitration verdict transmission circuit 5 comprises means which will be described later and which allow the arbitration unit designated to be master of the common bus, to recognize each other; in this case, the verdict transmission circuit 5 supplies its processor with a DBA signal which indicates acceptance of its access request.
  • UC ⁇ , UCl, UC2 are local signals which are applied to the priority resolution circuit 6 to designate the number of the processor; the signals P ⁇ , P1, P2 are local signals which define the priority criteria (fixed, rotary or mixed).
  • the signals BAL, BAP, BECH are service signals which will be described later in detail and which are routed on the bus BUS, by the interface 9, when the arbitration verdict transmission circuit 5 has supplied a DBA signal. indicating that the DAB request for access to the bus is accepted.
  • the general operation of the device is as follows: when a processor 1, for example, wants to access the bus, it applies a DAB signal to circuit 4 request for access to the bus of the corresponding arbitration unit 3.
  • the bus access request circuit 4 transmits the DAB signal on the bus, when authorized by a BAP signal indicating that the bus arbitration is possible.
  • the DAB signal is transmitted on the bus as follows: a signal BREQ, in the active state, reaches the bus while one of the lines BA17 to BA24 is positioned to indicate the number of the processor which is a candidate for access to the bus.
  • the priority resolution circuit 6 stores the s numbers of the processors candidates for bus access; these numbers are available as mentioned above, on one of the lines BA17 to BA24.
  • the priority resolution circuit arbitrates according to a priority criterion (fixed and / or rotary or both at the same time), defined by control signals P ⁇ , Pl, P2, the requests for access to the bus; it transmits to the bus the signals BM1, BM2, BM3 representing the arbitration verdict, as well as the validation signal BM4.
  • These signals are also signals that the priority resolution circuit receives, coming from the other arbitration sets. Indeed, these signals only allow the priority management circuit considered to act if it has been designated as an active arbitration set, at the end of the previous data exchange on the bus.
  • the BREQ, BAL and BECH signals are service and synchronization signals of the priority resolution circuit.
  • the main function of the arbitration verdict transmission circuit 5 is to recognize whether or not its processor has a number which corresponds to that of the future arbitration unit which will be master of the bus and which is designated by the signals BM1, BM2, BM3, BM4. In case the processor number matches at the verdict BM1, BM2, BM3, the verdict transmission circuit supplies the signal DBA indicating that the request for access to the bus is accepted. This signal is then applied to the interface 9 between the arbitration assembly and the bus, to manage this access.
  • Bus access request circuits 4 can be active in all arbitration sets simultaneously since all processors must be able to request access to the bus.
  • the priority resolution circuit 6 is only active for the arbitration unit which is currently the bus master and which arbitrates. the next exchange on this bus.
  • the arbitration verdict transmission circuit 5 is activated in the future arbitration assembly which will be master of the bus and which recognizes itself at the start of exchange on the bus, to order the following exchange.
  • FIG. 3 schematically represents the supervision means 7 of the arbitration system of the invention; these means are connected to the priority resolution circuit 6, via the bus, to apply to this circuit a signal BNA of command to change the arbitration set 3, if an arbitration verdict is not rendered within a predetermined time.
  • These supervision means include timing means 10 constituted by a monostable rocker, for example, a trigger input 11 of which receives the signal. BREQ from circuit 4 requesting access to the bus.
  • the output of flip-flop 10 is connected to an input of an AND gate 12 with an inverted output, another input of this gate receiving the BAP signal coming from the interface 9 through the bus; this signal indicates that arbitration between the different bus access requests is possible.
  • the output from door 12 provides a signal BNA.
  • This signal is applied to the different system arbitration sets, via the bus, to cause the selection of a new arbiter. In fact, this signal makes it possible to apply the value -1 on the priority resolution circuits of the arbitration sets, to designate a new arbitration set.
  • FIG. 4 represents in more detail one of the sets 3 of access request arbitration which comprises a PROM memory 28 for priority resolution.
  • a bus which allows one of the processors, such as processor 1, to be put in communication with resources not shown in this figure, by means of one of the arbitration sets.
  • These arbitration means are constituted, as mentioned above, by an access request circuit 4, a verdict transmission circuit 5 and a priority resolution circuit 6,
  • the access request circuit 4 is constituted by a decoder 14 of the 74LS138 type, which makes it possible to pass from a code with three binary elements to a code with eight binary elements.
  • An AND gate 15, with reverse output, with three inputs, receives the BAP signals indicating that arbitration is possible on the bus, DAB indicating that the processor requests access to the bus and DBA which is only supplied to this door when the access request is accepted.
  • the output of gate 15 is connected on the one hand to a validation input of decoder 14 and, on the other hand, to an input of an amplifier 16 whose output provides a BREQ signal. This signal indicates to the other arbitration sets that at least one of the arbitration sets has requested bus access.
  • the decoder 14 also receives the binary signals UC0, UC1, UC2, which represent, in binary form, the number of the processor corresponding to this arbitration assembly which requests access to the communication bus.
  • the outputs of the decoder 14 are respectively connected to the transmission lines BA17 to BA24 via amplifiers 17, so that the request for possible access request from the arbitration unit in question is transmitted to the bus by the one of these communication lines which corresponds to the number of the arbitration unit considered (which is moreover the number of the processor corresponding to this arbitration unit).
  • the decoder 14 is only activated if there is a request for access to the DAB bus which is not in the process of being satisfied (DBA) and if the arbitration is authorized by the signal BAP. In this case, the active arbitration unit is informed by the signal BREQ that there is an access request to be processed as soon as possible.
  • the arbitration verdict transmission circuit 5 comprises a comparator 18 with four binary elements of the 74LS85 type which receives on the one hand the number UCO, UC1, UC2 from its corresponding processor and, on the other hand, the binary signals BM1, BM2, BM3, BM4.
  • the signals BM1 to BM3 are supplied by three communication lines coming from the bus and indicate the number of the processor which will access the bus via the arbitration assembly which corresponds to it.
  • the signal BM4 which is also supplied by one of the lines of communication with the bus, is a validation signal which is active when its logic level is equal to 0 and which makes it possible to validate the signals BM1 to BM3.
  • the logic circuit for transmitting the verdict 5 also includes an AND gate 19 with reverse output as well than an AND gate 20.
  • the outputs of these doors are connected to the control inputs R, S of a flip-flop 21 of RS type.
  • the inputs of gate 19 are connected on the one hand to an output of comparator 18 which provides an equality signal EGAL and, on the other hand, to a transmission line of the communication bus which provides a signal BECH indicating that an exchange is executed on the communication bus.
  • the comparator 18 receives on the one hand the signals BM1, BM2, BM3, BM4 and, on the other hand, the signals UC ⁇ , UC1, UC2 mentioned above.
  • the AND gate 20 receives the BNA signal from the communication bus; this signal makes it possible to designate a new arbitrator by applying to the priority management circuit a signal equal to -1.
  • the AND gate 20 also receives by a signal RZT which is a total reset signal from the system.
  • the Q and Q of the flip-flop 21 are respectively connected to an input of the AND gate 15 and to a control input of the interface 9, not shown in the figure. These outputs respectively provide the DBA signal which indicates that the bus access request is accepted and the DBA signal which allows, via the AND gate 15, to drop the BREQ signal whose request is being processed .
  • the verdict transmission circuit 5 is responsible for informing the arbitration unit selected by the current arbitration that it can access the bus. At the end of data exchange on the communication bus, flip-flop 21 is set to 0, in all the access request arbitration sets, by means of the signal BECH provided by the communication bus.
  • the priority resolution circuit 6 includes a counter 22 with parallel loading.
  • This counter well known in the state of the art, receives the signals BM1, BM2, BM3 which indicate the number, coded on three binary elements, of the next arbitration set. ; it also receives on its command inputs a reset RZT signal and the signal BNA on its count input.
  • This counter is also connected by its LOAD input to a circuit which includes the inverters 23, 24, 25 and the AND gate 26 with inverted output.
  • This circuit receives the BECH and BAL signals described above.
  • the outputs of counter 22 are connected to the inputs of a comparator 29 identical to comparator 18. These outputs provide this comparator with signals AR1, AR2, AR3 representing the number coded on three binary elements of the arbitration unit designated to arbitrate the new exchange.
  • This comparator also receives on three other inputs the number UC ⁇ , UC1, UC2 of the processor on which it is located. In principle, it is the arbitration assembly whose corresponding processor accesses the communication bus, which is designated to arbitrate the following exchange.
  • the counter 22 stores the number of the designated arbitration unit at each start of exchange. This start of exchange takes place when the signal BECH is at logic level 0. Upon initialization by signal RZT, the counter is forced to 0.
  • the supervision means which have been described above provide the signal BNA. This signal modifies the signals AR1, AR2, AR3, entering the comparator 29, so as to command the designation of a new arbitration assembly.
  • the comparator makes it possible to activate only the arbitration set, the number UC ⁇ , UC1, UC2 is equal to the number coded by A R l, AR2, AR3.
  • the priority resolution circuit also includes a flip-flop 50 of RS type, whose control inputs R and S are connected respectively to the outputs of AND gates 51 and 52.
  • the gate 51 receives respectively on its inputs, the signals BNA and ZZT mentioned above.
  • Gate 52 receives the signal BREQ indicating that there is a request for access to the communication bus, and the signal EGAL of output from comparator 29.
  • the flip-flop 50 is only active for the arbitration assembly designated by the signals ARI, AR2, AR3. This flip-flop is used to control a set of latching flip-flops 27.
  • the latching flip-flop 27 receives on its inputs the signals BA17 to BA24 which indicate, as we have seen above, the numbers of the processors which have requested access to the bus Communication.
  • the flip-flop 27 is transparent when the signal BREQ which is supplied to it via the flip-flop 24 is at a logic level 1.
  • the latch flip-flop stores the requests BA17 to BA24, on the falling edge of the signal BREQ, supplied by the exit Q of the flip-flop 50.
  • the locking flip-flop 27 becomes transparent again for the signals it receives on its inputs, when the flip-flop 50 is activated on the falling edge of the signal BAL.
  • the priority management circuit also includes a priority resolution set 28 which is constituted by a PROM memory in which the priorities of the processors are coded.
  • This PROM memory provides a priority output verdict, based on requests from its inputs.
  • the assembly 28 receives on its inputs signals L ⁇ , LI, ... L7 coming from the latch flip-flop 27.
  • This priority management assembly outputs BM1, BM2, BM3, BM4 which indicate the coded number of the arbitration unit which can access the communication bus.
  • FIG. 5 is a timing diagram of the main signals involved in the system of the invention.
  • various signals and their sequence have been shown, during the arbitration of a request for access to the communication bus, this access request coming from the processor and from the arbitration assembly of number n.
  • the processor m which implies that it is the arbitration set m which will arbitrate the access request which will be described in detail.
  • the request for access to the communication bus made to the arbitration unit n by its processor, is represented by the signal DAB.
  • the passage to logic level 1 of the BAP signal causes, on the one hand, the putting in the active state of the signal BREQ and, on the other hand, the activation of one of the communication lines BA17 to BA24 which corresponds to number n. All these actions are performed by the access request circuit of the arbitration set n.
  • the arbitration verdict transmission circuit of the arbitration assembly n will then recognize itself and deliver its signal DBA to its processor, through the interface 9 (FIG. 2).
  • This DBA signal switches the BAP signal to the inactive state (logic level O) and commands the start of a time base ( ⁇ 1, ⁇ 2, ⁇ 3, ⁇ 4) specific to the arbitration set n.
  • This time base has not been shown in the figures, for convenience of representation. It is used to calibrate all the signals sent by the arbitration unit and in particular the signals BECH, BA17 to BA24, BALL.
  • the signals BECH and BAL which are created by the time base are used to restore the signal 0 of the flip-flop 50, to logic level 1, (transparent state of flip-flop 27 with locking) and to create a negative pulse LOAD (gate 26, FIG. 4) which makes it possible to load the counter 22 with the value of the number of the future arbitration set n.
  • the arbitration system which has just been described makes it possible to arbitrate access conflicts to a bus on which up to eight arbitration sets can be interconnected.
  • the bus is independent of processors or microprocessors and can be multiplexed or not.
  • the arbitration carried out is decentralized, parallel, asynchronous; it is performed in a time close to 100 nanoseconds.
  • the arbitration assembly can be integrated in the same housing, for the second embodiment of the invention, because all the circuits are standard. Integration, in the case of the first embodiment of the invention (priority coding with PROM memory) would also be possible, but in a box that does not have a standard number of pins, because in this case, your program The PROM memory requires additional pins.

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Abstract

L'invention concerne un système d'accès de plusieurs processeurs à des ressources communes par l'intermédiaire d'un bus commun. Ce système comprend pour chaque processeur (1) un ensemble d'arbitrage (3) des conflits de demande d'accès (DAB), cet ensemble (3) d'arbitrage comprenant des moyens de traitement (4, 5) des demandes d'accès (DAB) reliés au bus et au processeur (1) et un circuit de résolution des priorités (61 d'accès, relié au bus, aux moyens de traitement (4, 5) des demandes d'accès et au processeur (1), ce circuit de résolution étant capable d'attribuer aux demandes d'accès (DAB) des prioritiés fixes, rotatives, ou des priorités à la fois fixes et rotatives. Application à la gestion de demandes d'accès de processeurs ou microprocesseurs, à des ressources communes, telles que des mémoires par exemple.

Description

  • La présente invention concerne un système d'arbitrage de l'accès de plusieurs processeurs ou microprocesseurs à un bus commun. Cette invention s'applique notamment à la gestion des accès de plusieurs processeurs ou microprocesseurs à des ressources communes, telles que des mémoires par exemple.
  • Dans le domaine des processeurs, un problème important que les techniciens solutionnent avec plus ou moins de bonheur, est celui de l'accès de plusieurs processeurs à des ressources communes, par l'intermédiaire d'un bus commun. Ce problème présente une importance accrue depuis l'apparition des microprocesseurs puisque, compte tenu de la puissance relativement importante de ces microprocesseurs, de leur coût et de leur encombrement peu élevés, il devient de plus en plus intéressant de concevoir des systèmes multiprocesseurs et de faire accéder ces processeurs à des ressources communes, par l'intermédiaire d'un bus commun.
  • On sait que ce type d'accès nécessite un arbitrage en fonction de critères de priorité des demandes d'accès faites par les processeurs. Il est aussi connu de faire fonctionner un système multiprocesseur, soit de façon synchrone, soit de façon asynchrone.
  • Dans un système multiprocesseur fonctionnant de façon synchrone, tous les processeurs sont pilotés par la même horloge. Dans ce type de système, la longueur des bus qui permettent d'accéder à des ressources communes, par l'intermédiaire d'un bus commun, est un paramètre important puisque les différents multiprocesseurs doivent fonctionner de manière synchrone et que la longueur des bus agit sur le synchronisme. Une autre difficulté que présente la conception d'un système multiprocesseur à horloge commune réside dans les retards de phase de l'horloge commune au cours des trajets des impulsions de cette horloge dans les différents bus et circuits. Enfin, le principal inconvénient de ces systèmes synchrones résulte du fait que la disponibilité du système est étroitement liée au cycle de l'horloge commune.
  • Dans les systèmes multiprocesseurs où les processeurs fonctionnent de manière asynchrone, ceux- ci ne se synchronisent que lors des accès aux ressources communes. Dans un système asynchrone, il est possible d'ajouter un processeur au système existant, sans avoir à modifier les algorithmes qui commandent l'arbitrage des demandes d'accès des différents processeurs à un bus commun. Il en résulte que les systèmes multiprocesseurs asynchrones présentent des avantages importants par rapport aux systèmes synchrones.
  • En dehors du fait que les systèmes multiprocesseurs peuvent fonctionner soit de manière synchrone, soit de manière asynchrone, une autre différence essentielle entre ces différents systèmes réside dans les systèmes d'arbitrage des demandes d'accès de différents processeurs à des ressources communes, par l'intermédiaire d'un bus commun. Parmi les différents systèmes d'arbitrage qui peuvent être utilisés, il faut distinguer les systèmes d'arbitrage "série" et les systèmes d'arbitrage .parallèle. :
    • - dans les systèmes d'arbitrage "série", chaque processeur comprend un circuit d'arbitrage ou arbitre dont la sortie est reliée à l'entrée de l'arbitre de priorité immédiatement inférieure. Il en résulte que les différents arbitres sont reliés en chaîne et que ces systèmes nécessitent l'utilisation d'une horloge qui gère les demandes d'accès des différents processeurs à un bus commun et qui gère également la sortie des résultats des traitements effectués par les différents processeurs. Il en résulte que le nombre des processeurs que l'on peut grouper en utilisant des systèmes d'arbitrage "série" dépend de la fréquence de l'horloge commune et des temps de retard introduits dans le système multiprocesseur par les traitements de priorité effectués par les systèmes d'arbitrage. Dans l'état actuel de la technique, une horloge qui fournit des impulsions à une fréquence de 10 MHz ne peut commander des systèmes d'arbitrage que dans un système à trois processeurs. De plus, dans ce type d'arbitrage, la priorité dépend de la position de chaque système d'arbitrage dans la chaîne de processeurs et il en résulte que le processeur qui est situé en bout de chaîne ne travaille pas dans des conditions très favorables.
    • - les systèmes d'arbitrage "parallèle" permettent de relier un plus grand nombre de processeurs à un bus commun, pour accéder à des ressources communes. Dans ces systèmes, chaque processeur possède une ligne de requête ou de demande d'accès au bus et une ligne qui permet de fournir le résultat de l'arbitrage. Souvent, d'autres lignes de commande viennent s'ajouter aux lignes précitées pour donner notamment l'état du système d'arbitrage (occupé, urgent).
  • Enfin, dans les systèmes multiprocesseurs, les priorités peuvent être traitées de différentes façons : ces priorités peuvent être fixes, rotatives ou peuvent également être à la fois fixes et rotatives.
  • Les systèmes d'arbitrage eux-mêmes peuvent être centralisés ou décentralisés. Un système d'arbitrage centralisé est attaché à un groupe de processeurs tandis qu'un système d'arbitrage décentralisé est attaché à chaque processeur. Un système centralisé nécessite moins de circuits qu'un système décentralisé, mais sa disponibilité détermine la disponibilité du système multiprocesseur.
  • Il semble qu'actuellement, le choix de l'organisation d'un système multiprocesseur, s'oriente vers les systèmes d'arbitrage parallèles, à priorité fixe, pour des raisons de rapidité, tandis que ce choix s'oriente vers les systèmes d'arbitrage à priorité série, pour des raisons de simplicité.
  • Enfin, des systèmes d'arbitrage de demandes d'accès à un bus commun, dans une structure multiprocesseurs, utilisent à la fois un arbitrage série et un arbitrage parallèle.
  • D'une manière générale, les systèmes d'arbitrage qui viennent d'être décrits, présentent les inconvénients suivants :
    • Le système d'arbitrage série nécessite l'utilisation d'une horloge très rapide pour permettre la connexion de plusieurs processeurs et ceci conduit à la mise au point de composants à commutation très rapide permettant de transmettre sur un bus, des signaux dont la fréquence est supérieure à 10 MHz. De plus, la priorité fixe de ces systèmes entraîne des contraintes de programmation de différents processeurs, de sorte que le processeur de priorité le plus faible risque de ne jamais accéder au bus.
  • Enfin, dans certains systèmes multiprocesseurs, les données sont transférées par bloc ; l'accès d'un processeur à un bus commun nécessite dans ce cas, le temps de plusieurs échanges avec la mémoire, de sorte que pour accéder à un mot mémoire, ces systèmes sont très coûteux.
  • Les systèmes d'arbitrage parallèle sont dans la plupart des cas centralisés et il en résulte qu'ils présentent une faible disponibilité dans ce cas, la priorité est souvent fixe pour diminuer la complexité du système d'arbitrage.
  • D'une manière générale, tous les arbitres connus travaillent avec une horloge qui permet d'éviter Les conflits. La présence de cette horloge nécessite un temps supplémentaire de synchronisation des différents processeurs sur celle-ci (ce temps dépendant de la fréquence de l'horloge). De plus, les différents processeurs sont dépendants de l'horloge pour tout problème de disponibilité.
  • Des systèmes d'arbitrages tels que ceux mentionnés plus haut sont décrits dans les documents suivants :
    • - EP-A-32 864,
    • - Computer Design, volume 19, numéro 6, juin 1980, pages 103-109,
    • - Fall Joint Computer Conference, 1972, pages 719 - 740,
    • - Digest of Papers, FTCS-10, octobre 1-3, 1980, pages 281 à 283.
    • - IEEE Transactions on Computers, volume C-21, numéro 1, janvier 1972, pages 37 à 42,
    • - Electronic Design, volume 11, 24 mai 1979, pages 128 à 133.
  • Les deux derniers documents mentionnés ci-dessus décrivent des arbitres qui permettent de réaliser un arbitrage mixte (mélange de priorités fixes et rotatives), mais qui ne sont pas facilement adaptables à un système d'arbitrage selon le préambule de la revendication 1.
  • L'invention telle qu'elle est caractérisée a pour but de remédier à ces inconvénients et notamment de réaliser un système d'arbitrage des demandes d'accès de plusieurs processeurs ou microprocesseurs à des ressources communes, par l'intermédiaire d'un bus commun. Ce système permet de gérer l'arbitrage des demandes d'accès à un bus commun dans un système multiprocesseur asynchrone, afin d'éviter les inconvénients des systèmes synchrones, mentionnés plus haut. Dans le système de l'invention, l'arbitrage des demandes d'accès est parallèle, avec possibilité de priorité fixe, rotative ou mixte ; L'arbitrage est décentralisé pour donner plus de souplesse au système qui permet alors de satisfaire des demandes d'accès provenant d'un nombre important de processeurs ou microprocesseurs dans un délai très court (voisin de 100 nanosecondes). Cet arbitrage est asynchrone, sans horloge commune, indépendant du type de microprocesseur raccordé au bus. Ces différents buts peuvent être atteints grâce à l'utilisation d'une mémoire PROM fusible. pour la réalisation du circuit de résolution de priorité ; cette mémoire permet, (de manière connue), d'encoder toutes les combinaisons possibles de priorités (fixes, rotatives ou mixtes). Dans un second mode de réalisation, les combinaisons de priorités sont obtenues par des circuits de codage et de brassage, qui comme on le verra plus loin, permettent La fabrication du système sous forme de circuit intégré dans un boîtier standard. Ce système comprend en outre un ensemble de supervision qui permet de commuter un système d'arbitrage sur un autre en cas de défaillance de l'un d'eux. Ce système très simple permet en outre un fonctionnement à priorité rotative, sans qu'il soit nécessaire de faire appel à des files d'attente de type FIFO par exemple.
  • L'invention a pour objet un système d'arbitrage de demande d'accès de plusieurs processeurs à des ressources communes, par L'intermédiaire d'un bus commun, comprenant pour chaque processeur un ensemble d'arbitrage des conflits de demande d'accès, cet ensemble d'arbitrage comprenant des moyens de traitement des demandes d'accès reliés au bus et au processeur et un circuit de résolution des priorités d'accès, relié au bus, aux moyens de traitement des demandes d'accès, et au processeur, ce circuit de résolution étant capable d'attribuer aux demandes d'accès des priorités fixes, rotatives, ou des priorités à la fois fixes et rotatives, les moyens de traitement des demandes d'accès comprenant un circuit de requête d'accès au bus recevant un signal indiquant une demande d'accès du processeur correspondant à l'ensemble d'arbitrage considéré, ainsi qu'un signal indiquant si d'autres processeurs ont effectué une demande d'accès, et un circuit de transmission d'un signal représentatif du verdict d'arbitrage de la demande d'accès du processeur correspondant, en fonction des priorités des autres demandes d'accès, ces circuits de requête et de transmission de verdict étant reliés au bus, au processeur et au circuit de résolution de priorités, le circuit de transmission de verdict d'arbitrage comprenant des moyens pour reconnaître si l'ensemble d'arbitrage désigné pour être maître du bus correspond à un processeur qui fournit un signal de demande d'accès et pour fournir à ce processeur un signal indiquant L'acceptation de cette demande,chaque ensemble d'arbitrage comprenant en outre un interface reliant le processeur et le circuit de transmission de verdict d'arbitrage avec le bus . L'invention est caractérisée en ce Que le circuit de résolution de priorités de chaque ensemble d'arbitrage comprend en outre un ensemble de résolution de priorités qui comporte un encodeur à priorité fixe pour coder les demandes d'accès des ensembles d'arbitrage qui fonctionnent en priorité fixe et un encodeur à priorité rotative pour coder Les priorités des ensembles d'arbitrage fonctionnant en priorité rotative, cet encodeur à priorité rotative comprenant au moins un encodeur à priorité fixe précédé d'un réseau de brassage circulaire. des demandes d'accès et suivi d'un additionneur de la valeur +1 et du numéro (UC∅, UC1, UC2) du processeur qui demande accès au bus, les entrées de L'encodeur à priorité fixe et de L'encodeur à priorité rotative étant reliées aux sorties d'un circuit logique pour aiguiller respectivement vers les encodeurs à priorité fixe et rotative, les demandes des ensembles d'arbitrage qui fonctionnent en priorité fixe et les demandes des ensembles d'arbitrage qui fonctionnent en priorité rotative; le circuit de résolution de priorité compre- nant des moyens pour appliquer aux circuits de résolution de priorités des autres ensembles d'arbitrage, des signaux désignant L'ensembLe d'arbitrage qui sera actif pour la prochaine demande d'accès au bus. Ce circuit de résolution comprend en outre un ensemble de résolution de priorité comportant au moins une mémoire PROM pour enregistrer et gérer les priorités des ensembles d'arbitrage.
  • Selon une autre caractéristique, le système d'arbitrage comprend en outre des moyens de supervision reliés aux circuits de résolution de priorité par l'intermédiaire du bus, pour appliquer à ces circuits un signal de commande de changement d'ensembte d'arbitrage si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé.
  • Selon une autre caractéristique, les moyens de supervision sont constitués par des moyens de temporisation dont l'entrée est reliée au bus pour recevoir les signaux indiquant que d'autres processeurs ont effectué des demandes d'accès, une sortie de ces moyens de temporisation fournissant le signal de changement d'ensemble d'arbitrage BNA aux circuits de résolution de priorité si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé.
  • Selon une autre caractéristique, L'ensembLe d'arbitrage comprend en outre une interface reliant le processeur et le circuit de transmission de verdict d'arbitrage, avec le bus.
  • Enfin, selon une autre caractéristique, chaque ensemble d'arbitrage correspondant au numéro du processeur qui demande accès au bus est réalisé sous forme d'un circuit intégré sur substrat enfermé dans un boîtier standard.
  • Les caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre donnée en référence aux dessins annexés dans Lesquels :
    • - la figure 1 est un schéma par bloc d'un système multiprocesseurs dans lequel intervient un ensemble d'arbitrage conforme à l'invention,
    • - la figure 2 représentée est un schéma par blocs d'un ensemble d'arbitrage relié à l'un des processeurs dans le système de l'invention,
    • - la figure 3 est un schéma des moyens de supervision du système de l'invention,
    • - la figure 4 est un schéma détaillé de l'ensemble d'arbitrage du système de l'invention dans lequel, selon un premier mode de réalisation, intervient une mémoire PROM pour la gestion des priorités,
    • - la figure 5 est un chronogramme des principaux signaux qui interviennent dans le système de l'invention,
  • La figure 1 est un schéma par bloc du systène de l'invention. Ce système permet d'arbitrer les demandes ou requêtes d'accès DAB de plusieurs processeurs 1, 2, à des ressources communes 8, par l'intermédiaire d'un bus commun de communication BUS. Bien entendu, le nombre des processeurs ou microprocesseurs a été limité à 2 dans l'exemple de réalisation représenté sur la figure, mais ce nombre peut évidemment être plus important. Les ressources communes 8 peuvent être par exemple des mémoires. Ce système comprend des ensembles d'arbitrage 3, 13, des conflits de demandes d'accès DAB ; ces ensembles d'arbitrage sont reliés respectivement aux processeurs et au bus. Chacun d'eux comprend des moyens 4, 5 de traitement des demandes DAB d'accès au bus. Ces moyens de traitement sont reliés aux processeurs correspondants, ainsi qu'à un circuit de résolution 6 des priorités d'accès ; le circuit de résolution 6 est relié au bus, aux moyens de traitement 4, 5 et au processeur 1. Comme on le verra plus loin en détail, ce circuit de résolution de priorités est capable d'attribuer des priorités fixes, rotatives ou des priorités à la fois fixes et rotatives, aux demandes d'accès DAB des divers processeurs. Une demande d'accès acceptée provoque l'apparition d'un signal DBA sur une sortie de l'ensemble d'arbitrage 3. Les moyens de traitement de demandes d'accès comprennent un circuit 4 de requête d'accès au bus et un circuit 5 de transmission de verdict d'arbitrage. Ces circuits seront décrits plus loin en détail. On a aussi représenté sur cette figure des moyens de supervision 7, qui seront décrits plus loin en détail, ces moyens de supervision permettent d'appliquer aux ensembles d'arbitrage, par l'intermédiaire du bus, un signal BNA ; ce signal commande le changement d'ensemble d'arbitrage en cas de défaillance de cet ensemble ; ce signal apparaît lorsque cet ensemble d'arbitrage, qui est maître du bus, n'a pas rendu de verdict d'arbitrage dans un délai prédéterni- né.
  • La figure 2 représente de manière plus détaillée l'un des ensembles d'arbitrage 3 relié au processeur 1, par exemple, et au bus, dans le système de l'invention. Les moyens 4, 5 de traitement de demande d'accès DAB comprennent un circuit 4 de requête d'accès du processeur au bus ; ce circuit reçoit le signal DAB indiquant que le processeur 1 correspondant désire accéder au bus. Ce circuit reçoit également un signal BAP indiquant que l'arbitrage est possible. Les moyens de traitement des demandes d'accès comprennent aussi un circuit 5 de transmission d'un signal DBA (demande de bus acceptée) représentatif du verdict d'arbitrage de la demande d'accès (DAB) du processeur correspondant, en fonction des priorités des autres demandes d'accès. Les circuits de requête 4 et de transmission de verdict 5 sont reliés au bus, au processeur 1 , ainsi qu'au circuit de gestion de priorités 6.
  • D'une manière générale, les signaux indiqués sur cette figure sont les suivants :
    • - DAB : signal indiquant une demande d'accès au bus ; ce signal local est délivré par le processeur qui veut accéder au bus pour communiquer avec la mémoire 8 par exemple,
    • - BAP : ce signal indique qu'un arbitrage de l'accès au bus est possible, ce signal apparaît sur le bus commun et informe tous les ensembles d'arbitrage,
    • - DBA : demande de bus acceptée. Ce signal local informe un ensemble d'arbitrage que sa demande d'accès au bus est prise en compte et acceptée,
    • - BREQ : signal sur le bus indiquant qu'il y a une requête d'accès à traiter,
    • - BECH : échange sur le bus ; ce signal reste actif durant l'exécution d'un échange sur le bus,
    • - BNA : signal sur le bus ; il applique +1 aux circuits de résolution de priorités des ensembles d'arbitrage pour désigner un nouvel ensemble d'arbitrage,
    • - BM1 à BM3 : 3 lignes du bus sur lesquelles les signaux forment le numéro encodé du processeur qui accède au bus,
    • - BM4 : signal de validation actif si son niveau logique est 0 ; valide les signaux BM1 à BM3,
    • - BAL : signal de synchronisation fourni par le processeur qui accède au bus avec un certain retard sur le signal DBA.
  • Comme on le verra plus loin en détail, le circuit de transmission de verdict d'arbitrage 5, ainsi que le processeur 1, sont reliés au BUS commun par l'intermédiaire d'un interface 9.
  • Chaque circuit de résolution de priorités 6 comprend des moyens non représentés, qui seront décrits plus loin plus en détail et qui permettent d'appliquer aux circuits de résolution de priorités des autres ensembles d'arbitrage, des signaux BMl, BM2, BM3, BM4, désignant l'ensemble d'arbitrage qui sera actif pour la prochaine demande d'accès au bus.
  • Le circuit 5 de transmission de verdict d'arbitrage comprend des moyens qui seront décrits plus loin et qui permettent à l'ensemble d'arbitrage désigné pour être maître du bus commun, de se reconnaître ; dans ce cas, le circuit 5 de transmission de verdict fournit à son processeur un signal DBA qui indique l'acceptation de sa demande d'accès. Sur cette figure, UC∅, UCl, UC2 sont des signaux locaux qui sont appliqués au circuit 6 de résolution de priorités pour désigner le numéro du processeur ; les signaux PØ, P1, P2 sont des signaux locaux qui définissent les critères de priorités (fixe, rotative ou mixte). Les signaux BAL, BAP, BECH sont des signaux de service qui seront décrits plus loin en détail et qui sont acheminés sur le bus BUS, par l'interface 9, lorsque le circuit de transmission de verdict d'arbitrage 5 a fourni un signal DBA indiquant que la demande DAB d'accès au bus est acceptée.
  • Le fonctionnement général du dispositif est le suivant : lorsqu'un processeur 1, par exemple, veut accéder au bus, il applique un signal DAB au circuit 4 de requête d'accès au bus de l'ensemble d'arbitrage 3 correspondant. Le circuit 4 de requête d'accès au bus transmet le signal DAB sur le bus, lorsqu'il y est autorisé par un signal BAP indiquant que l'arbitrage du bus est possible. La transmission du signal DAB sur le bus s'effectue de la manière suivante : un signal BREQ, à l'état actif, parvient au bus tandis que l'une des lignes BA17 à BA24 est positionnée pour indiquer le numéro du processeur qui est candidat à l'accès au bus.
  • Le circuit 6 de résolution des priorités mémorise les s numéros des processeurs candidats à l'accès au bus ; ces numéros sont disponibles comme on l'a mentionné plus haut, sur l'une des lignes BA17 à BA24. Le circuit de résolution de priorité arbitre selon un critère de priorité (fixe et/ou rotative ou les deux à la fois), défini par des signaux de commande P∅, Pl, P2, les demandes d'accès au bus ; il transmet au bus les signaux BM1, BM2, BM3 représentant le verdict d'arbitrage, ainsi que le signal de validation BM4. Ces signaux sont aussi des signaux que reçoit le circuit de résolution de priorités, en provenance des autres ensembles d'arbitrage. En effet, ces signaux ne permettent au circuit de gestion de priorités considéré d'agir que s'il a été désigné comme ensemble d'arbitrage actif, à la fin de l'échange de données précédent sur le bus. Les signaux BREQ, BAL et BECH sont des signaux de service et de synchronisation du circuit de résolution de priorités.
  • Le circuit 5 de transmission de verdict d'arbitrage a pour principale fonction de reconnaître si son processeur a ou non un numéro qui correspond à celui du futur ensemble d'arbitrage qui sera maître du bus et qui est désigné par les signaux BM1, BM2, BM3, BM4. Dans le cas où le numéro du processeur correspond au verdict BM1, BM2, BM3, le circuit de transmission de verdict fournit le signal DBA indiquant que la demande d'accès au bus est acceptée. Ce signal est alors appliqué à l'interface 9 entre l'ensemble d'arbitrage et le bus, pour gérer cet accès.
  • Les circuits 4 de requête d'accès au bus peuvent être actifs dans tous les ensembles d'arbitrage simultanément car tous les processeurs doivent pouvoir demander un accès au bus. Le circuit de résolution de priorités 6 n'est actif que pour l'ensemble d'arbitrage qui est actuellement maître du bus et qui arbitre. le prochain échange sur ce bus. Enfin, le circuit de transmission de verdict d'arbitrage 5 est activé dans le futur ensemble d'arbitrage qui sera maître du bus et qui se reconnaît en début d'échange sur le bus, pour commander l'échange suivant.
  • La figure 3 représente schématiquement les moyens de supervision 7 du système d'arbitrage de l'invention ; ces moyens sont reliés au circuit 6 de résolution des priorités, par l'intermédiaire du bus, pour appliquer à ce circuit un signal BNA de commande de changement d'ensemble d'arbitrage 3, si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé. Ces moyens de supervision comprennent des moyens de temporisation 10 constitués par une bascule monostable par exemple dont une entrée de déclenchement 11 reçoit le signal BREQ émanant du circuit 4 de requête d'accès au bus. La sortie de la bascule 10 est reliée à une entrée d'une porte ET 12 à sortie inversée, une autre entrée de cette porte recevant le signal BAP provenant de l'interface 9 à travers le bus ; ce signal indique que l'arbitrage entre les différentes demandes d'accès au bus est possible. Lorsque au bout d'une période prédéterminée, qui est fixée par la bascule 10, le verdict n'est pas rendu et que BREQ reste donc actif, la sortie de la porte 12 fournit un signal BNA. Ce signal est appliqué aux différents ensembles d'arbitrage de système, par l'intermédiaire du bus, pour provoquer la sélection d'un nouvel arbitre. En fait, ce signal permet d'appliquer la valeur -1 sur les circuits de résolution de priorités des ensembles d'arbitrage, pour désigner un nouvel ensemble d'arbitrage.
  • La figure 4 représente de manière plus détaillée l'un des ensembles 3 d'arbitrage de demande d'accès qui comprend une mémoire PROM 28 de résolution de priorité. Sur cette figure, on distingue le bus qui permet de mettre en communication l'un des processeurs, tel que le processeur 1, avec des ressources non représentées sur cette figure, par l'intermédiaire de l'un des ensembles d'arbitrage. Ces moyens d'arbitrage sont constitués, comme on l'a mentionné plus haut, par un circuit de requête d'accès 4, un circuit de transmission de verdict 5 et un circuit de résolution de priorités 6,
  • Le circuit de requête d'accès 4 est constitué par un décodeur 14 de type 74LS138, qui permet de passer d'un code à trois éléments binaires à un code à huit éléments binaires. Une porte ET 15, à sortie inversée, à trois entrées, reçoit les signaux BAP indiquant qu'un arbitrage est possible sur le bus, DAB indiquant que le processeur demande un accès au bus et DBA qui n'est fourni à cette porte que lorsque la demande d'accès est acceptée. La sortie de la porte 15 est reliée d'une part à une entrée de validation du décodeur 14 et, d'autre part, à un entrée d'un amplificateur 16 dont la sortie fournit un signal BREQ. Ce signal indique aux autres ensembles d'arbitrage, qu'au moins l'un des ensembles d'arbitrage a demandé un accès au bus. Le décodeur 14 reçoit également les signaux binaires UC0, UC1, UC2, qui représentent, sous forme binaire, le numéro du processeur correspondant à cet ensemble d'arbitrage qui demande un accès au bus de communication. Les sorties du décodeur 14 sont reliées respectivement aux lignes de transmission BA17 à BA24 par l'intermédiaire d'amplificateurs 17, de sorte que la requête de demande d'accès éventuelle de l'ensemble d'arbitrage considéré soit transmise au bus par l'une de ces lignes de communication qui correspond au numéro de l'ensemble d'arbitrage considéré (qui est d'ailleurs le numéro du processeur correspondant à cet ensemble d'arbitrage). Le décodeur 14 n'est activé que s'il y a une demande d'accès au bus DAB qui n'est pas en cours de satisfaction (DBA) et si l'arbitrage est autorisé par le signal BAP. Dans ce cas, l'ensemble d'arbitrage actif est informé par le signal BREQ qu'il y a une requête d'accès à traiter dès que possible.
  • Le circuit de transmission de verdict d'arbitrage 5 comprend un comparateur 18 à quatre éléments binaires du type 74LS85 qui reçoit d'une part le numéro UCO, UC1, UC2 de son processeur correspondant et, d'autre part, les signaux binaires BM1, BM2, BM3, BM4. Les signaux BM1 à BM3 sont fournis par trois lignes de communication venant du bus et indiquent le numéro du processeur qui va accéder au bus par l'intermédiaire de l'ensemble d'arbitrage qui lui correspond. Le signal BM4 qui est également fourni par l'une des lignes de communication avec le bus, est un signal de validation qui est actif lorsque son niveau logique est égal à 0 et qui permet de valider les signaux BM1 à BM3. Le circuit logique de transmission de verdict 5 comprend également une porte ET 19 à sortie inversée ainsi qu'une porte ET 20. Les sorties de ces portes sont reliées aux entrées de commande R, S d'une bascule 21 de type RS. Les entrées de la porte 19 sont reliées d'une part à une sortie du comparateur 18 qui fournit un signal d'égalité EGAL et, d'autre part, à une ligne de transmission du bus de communication qui fournit un signal BECH indiquant qu'un échange est exécuté sur le bus de communication. Le comparateur 18 reçoit d'une part les signaux BMl, BM2, BM3, BM4 et, d'autre part, les signaux UC∅, UC1, UC2 mentionnés plus haut. La porte ET 20 reçoit le signal BNA provenant du bus de communication ; ce signal permet de désigner un nouvel arbitre en appliquant au circuit de gestion de priorités un signal égal à -1. La porte ET 20 reçoit aussi par un signal RZT qui est un signal de remise à zéro totale du système. Les sorties Q et Q de la bascule 21 sont reliées respectivement à une entrée de la porte ET 15 et à une entrée de commande de l'interface 9, non représenté sur la figure. Ces sorties fournissent respectivement le signal DBA qui indique que la demande d'accès au bus est acceptée et le signal DBA qui permet, par l'intermédiaire de la porte ET 15, de faire retomber le signal BREQ dont la demande est en cours de traitement. Le circuit de transmission de verdict 5 est chargé d'informer l'ensemble d'arbitrage sélectionné par l'arbitrage en cours, qu'il peut accéder au bus. En fin d'échange de données sur le bus de communication, la bascule 21 est mise à 0, dans tous les ensembles d'arbitrage de demande d'accès, par l'intermédiaire du signal BECH fourni par le .bus de communication. Seul, l'ensemble d'arbitrage qui est désigné par l'arbitrage en cours se reconnaît par le signal EGAL qui vient forcer la bascule 21 au niveau logique 1, à la fin de l'échange sur le bus de communication. La sortie de la bascule 21 fournit le signal DBA à l'interface 9, pour que celui-ci puisse commencer à effectuer un échange sur le bus.
  • Le circuit de résolution de priorités 6 comprend un compteur 22 à chargement parallèle ce compteur bien connu dans l'état de la technique reçoit les signaux BM1, BM2, BM3 qui indiquent le numéro, codé sur trois éléments binaires, du prochain ensemble d'arbitrage ; il reçoit également sur ses entrées de commande un signal RZT de remise à 0 et le signal BNA sur son entrée de comptage. Ce compteur est également relié par son entrée LOAD à un circuit qui comprend les inverseurs 23, 24, 25 et la porte ET 26 à sortie inversée. Ce circuit reçoit les signaux BECH et BAL décrits plus haut. Les sorties du compteur 22 sont reliées aux entrées d'un comparateur 29 identique au comparateur 18. Ces sorties fournissent à ce comparateur des signaux ARl, AR2, AR3 représentant le numéro codé sur trois éléments binaires de l'ensemble d'arbitrage désigné pour arbitrer le nouvel échange. Ce comparateur reçoit également sur trois autres entrée le numéro UC∅, UC1, UC2 du processeur sur lequel il se trouve. Par principe, c'est l'ensemble d'arbitrage dont le processeur correspondant accède au bus de communication, qui est désigné pour arbitrer l'échange suivant. Le compteur 22 assure la mémorisation du numéro de l'ensemble d'arbitrage désigné, à chaque début d'échange. Ce début d'échange a lieu lorsque le signal BECH est au niveau logique 0. A l'initialisation par le signal RZT, le compteur est forcé à 0. En cas de défaillance de l'ensemble'd'arbitrage, les moyens de supervision qui ont été décrits plus haut fournissent le signal BNA. Ce signal modifie les signaux AR1, AR2, AR3, entrant dans le comparateur 29, de manière à commander la désignation d'un nouvel ensemble d'arbitrage. Le comparateur permet de n'activer que l'ensemble d'arbitrage dont le numéro UC∅, UC1, UC2 est égal au numéro codé par ARl, AR2, AR3. Le circuit de résolution de priorités comprend aussi une bascule 50 de type RS, dont les entrées de commande R et S sont reliées respectivement aux sorties de portes ET 51 et 52. La porte 51 reçoit respectivement sur ses entrées, les signaux BNA et ZZT mentionnés plus haut. La porte 52 reçoit le signal BREQ indiquant qu'il y a une demande d'accès au bus de communication, et le signal EGAL de sortie du comparateur 29. La bascule 50 n'est active que pour l'ensemble d'arbitrage désigné par les signaux ARI, AR2, AR3. Cette bascule sert à commander un ensemble de bascules à verrouillage 27. La bascule à verrouillage 27 reçoit sur ses entrées les signaux BA17 à BA24 qui indiquent, comme on l'a vu plus haut, les numéros des processeurs qui ont demandé un accès au bus de communication. La bascule 27 est transparente lorsque le signal BREQ qui lui est fourni par l'intermédiaire de la bascule 24 est à un niveau logique 1. La bascule à verrouillage mémorise les demandes BA17 à BA24, sur le front descendant du signal BREQ, fourni par la sortie Q de la bascule 50. La bascule à verrouillage 27 redevient transparente pour les signaux qu'elle reçoit sur ses entrées, lorsque la bascule 50 est activée sur le front descendant du signal BAL.
  • Enfin, le circuit de gestion de priorités comprend également un ensemble de résolution de priorités 28 qui est constitué par une mémoire PROM dans laquelle sont codées les priorités des processeurs. Cette mémoire PROM fournit un verdict de priorité en sortie, en fonction des demandes provenant à ses entrées. L'ensemble 28 reçoit sur ses entrées des signaux L∅, LI,... L7 provenant de la bascule à verrouillage 27. Cet ensemble de gestion de priorités fournit en sortie les signaux BMl, BM2, BM3, BM4 qui permettent d'indiquer le numéro codé de l'ensemble d'arbitrage qui peut accéder au bus de communication.
  • La figure 5 est un chronogramme des principaux signaux qui interviennent dans le système de l'invention. Sur cette figure, on a représenté différents signaux et leur enchaînement, lors de l'arbitrage d'une demande d'accès au bus de communication, cette demande d'accès provenant du processeur et de l'ensemble d'arbitrage de numéro n. On supposera d'autre part que l'échange précédent a été mené par le processeur m, ce qui implique que c'est l'ensemble d'arbitrage m qui va arbitrer la demande d'accès qui va être décrite en détail. Sur le chronogramme, la demande d'accès au bus de communication, formulée à l'ensemble d'arbitrage n par son processeur, est représentée par le signal DAB. Le passage au niveau logique 1 du signal BAP (arbitrage possible) provoque, d'une part, la mise à l'état actif du signal BREQ et, d'autre part, l'activation de l'une des lignes de communication BA17 à BA24 qui correspond au numéro n. Toutes ces actions sont effectuées par le circuit de requête d'accès de l'ensemble d'arbitrage n.
  • Sur le circuit de résolution de priorités de l'ensemble d'arbitrage m, il y a égalité (signal EGAL) entre les signaux AR1, AR2, AR3 et UC0, UC1, UC2 ; ces signaux représentent deux mots de trois éléments binaires correspondant à la valeur m. Le signal EGAL est celui qui est disponible à la sortie du comparateur 29 sur la figure 4. Ce signal EGAL étant égal à 1, le front descendant du signal BREQ va franchir la porte 52 et provoquer, par l'intermédiaire de la sortie Q de la bascule 50, le verrouillage des signaux BA17 à BA24. Les signaux BA17 à BA24 sont ceux qui parviennent à l'entrée de la bascule 27 à verrouillage. L'ensemble de résolution de priorités 28 rend alors un verdict représente par les signaux BM1, BM2, BM3, ce verdict étant validé par le signal BM4. Ce verdict, si aucune autre demande d'accès au bus de communication n'est présente, est égal au numéro n de l'ensemble d'arbitrage qui demande l'accès au bus de communication.
  • Le circuit de transmission de verdict d'arbitrage de l'ensemble d'arbitrage n va alors se reconnaître et délivrer à son processeur le signal DBA, à travers l'interface 9 (figure 2). Ce signal DBA fait passer le signal BAP à l'état inactif (niveau logique O) et commande le démarrage d'une base de temps (θ1, θ2, θ3, θ4) propre à l'ensemble d'arbitrage n. Cette base de temps n'a pas été représentée sur les figures, pour des commodités de représentation. Elle permet de calibrer tous les signaux émis par l'ensemble d'arbitrage et notamment les signaux BECH, BA17 à BA24, BAL. Les signaux BECH et BAL qui sont créés par la base de temps, sont utilisés pour remettre le signal 0 de la bascule 50, au niveau logique 1, (état transparent de la bascule 27 à verrouillage) et pour créer une impulsion négative LOAD (porte 26, figure 4) qui permet de charger le compteur 22 par la valeur du numéro du futur ensemble d'arbitrage n.
  • Le système d'arbitrage qui vient d'être décrit permet d'arbitrer les conflits d'accès à un bus sur lequel peuvent être interconnectés jusqu'à huit ensembles d'arbitrage. Le bus est indépendant des processeurs ou des microprocesseurs et peut être multiplexé ou non. L'arbitrage réalisé est décentralisé, parallèle, asynchrone ; il est effectué en un temps voisin de 100 nanosecondes. L'ensemble d'arbitrage peut être intégré sous un même boîtier, pour le deuxième mode de réalisation de l'invention, car tous les circuits sont standards. L'intégration, dans le cas du premier mode de réalisation de L'invention (codage de priorités avec mémoire PROM) serait également possible, mais sous un boîtier ne présentant pas un nombre de broches standard, car dans ce cas, ta programmation de La mémoire PROM nécessite des broches supplémentaires.
  • Il est bien évident que dans Le système qui vient d'être décrit, les moyens utilisés auraient pu être remplacés par des moyens équivalents, sans sortir du cadre de L'invention.

Claims (4)

1. Système d'arbitrage des demandes d'accès de plusieurs processeurs(1, 2) à des ressources communes (3), par l'intermédiaire d'un bus commun (BUS), comprenant pour chaque processeur (1) un ensemble d'arbitrage (3) des conflits de demande d'accès (DAB), cet ensemble (3) d'arbitrage comprenant des moyens de traitement (4, 5) des demandes d'accès (DAB) reliés au bus et au processeur (1), et un circuit de résolution des priorités (6) d'accès, relié au bus, aux moyens de traitement (4, 5) des demandes d'accès et au processeur (1), ce circuit de résolution étant capable d'attribuer aux demandes d'accès (DAB) des priorités fixes, rotatives, ou des priorités à La fois fixes et rotatives, des moyens de traitement des demandes d'accès comprenant un circuit (4) de requête d'accès au bus recevant un signal (DAB) indiquant une demande d'accès du processeur correspondant à L'ensemble d'arbitrage considéré, ainsi qu'un signal (BREQ) indiquant si d'autres processeurs ont effectué une demande d'accès, et un circuit (5) de transmission d'un signal (DBA) représentatif du verdict d'arbitrage de La demande d'accès du processeur (1) correspondant, en fonction des priorités des autres demandes d'accès, ces circuits de requête (4) et de transmission de verdict (5) étant reliés au bus, au processeur (1) et au circuit de résolution de priorités (6) le circuit de transmission (5) de verdict d'arbitrage comprenant des moyens pour reconnaître si l'ensemble d'arbitrage (3) désigné pour être maitre du bus correspond à un processeur (1) qui fournit un signal de demande d'accès (DAB) et pour fournir à ce processeur un signal (DBA) indiquant L'acceptation de cette demande, chaque ensemble d'arbitrage (3) comprenant en outre un interface (9) reliant le processeur (1) et le circuit de transmission de verdict d'arbitrage (5) avec le bus, caractérisé en ce que Le circuit de résolution de priorité (6) de chaque ensemble d'arbitrage (3) comprend en outre un ensemble de résolution de priorités (28) qui comporte un encodeur à priorité fixe (30) pour coder les demandes d'accès des ensembles d'arbitrage qui fonctionnent en priorité fixe et un encodeur à priorité rotative pour coder les priorités des ensembles d'arbitrage fonctionnant en priorité rotative, cet encodeur à priorité rotative comprenant au moins un encodeur à priorité fixe (32) précédé d'un réseau (33) de brassage circulaire des demandes d'accès et suivi d'un additionneur (34) de la valeur +1 et du numéro (UC∅, UC1, UC2) du processeur qui demande accès au bus, les entrées de t'encodeur à priorité fixe et de l'encodeur à priorité rotative étant reliées aux sorties d'un circuit logique (37) pour aiguiller respectivement vers les encodeurs à priorité fixe et rotative, les demandes des ensembles d'arbitrage qui fonctionnent en priorité fixe et les demandes des ensembles d'arbitrage qui fonctionnent en priorité rotative, chaque circuit de résolution de priorités (6) comprend des moyens pour appliquer aux circuits de résolution de priorités des autres ensembles d'arbitrage, des signaux (BM1, BM2, BM3, BM4) désignant l'ensemble d'arbitrage qui sera actif pour la prochaine demande d'accès au bus, Le circuit de résolution de priorités comprenant en outre un ensemble de résolution de priorités comprenant au moins une mémoire PROM (28) pour enregistrer et gérer les priorités des ensembles d'arbitrage.
2. Système d'arbitrage selon La revendication 1, caractérisé en ce qu'il comprend en outre des moyens de supervision (7) reliés aux circuits de résolution de priorités (6) par l'intermédiaire du bus, pour appliquer à ces circuits un signal (BNA) de commande de changement d'ensemble d'arbitrage si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé.
3. Système d'arbitrage selon La revendication 1, caractérisé en ce que les moyens de supervision (7) sont constitués par des moyens de temporisation (10) dont l'entrée est reliée au bus pour recevoir les signaux (BREQ) indiquant que d'autres processeurs ont effectué des demandes d'accès, une sortie de ces moyens de temporisation fournissant le signal de commande de changement d'ensemble d'arbitrage BNA aux circuits de résolution de priorités si un verdict d'arbitrage n'est pas rendu dans un délai prédéterminé.
4. Système d'arbitrage selon l'une quelconque des revendications 1 à 3, caractérisé en ce que chaque ensemble d'arbitrage est réalisé sous forme d'un circuit intégré sur substrat, enfermés dans un boîtier standard.
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