FR2466807A1 - Dispositif processeur de signaux equipe d'une unite d'interruption conditionnelle et systeme multiprocesseur equipe de ces dispositifs processeurs de signaux - Google Patents

Abstract

Le dispositif processeur de signaux est pourvu d'une unité de traitement de signaux comportant des entrées et des sorties d'adresses, de données et de commande, parmi lesquelles une entrée de signaux d'interruption destinée à recevoir un signal de requête d'interruption entrant, et est, en outre, pourvue d'au moins une unité d'interruption conditionnelle dans laquelle une adresse d'identité propre de l'unité de traitement de signaux est elle-même présente et qui est pourvue d'entrées destinées à recevoir un signal de requête d'interruption entrant provenant de l'extérieur et présentant une adresse de destination associée. L'unité d'interruption conditionnelle est pourvue, en outre, de moyens de comparaison dans lesquels l'adresse d'identité est comparée à l'adresse de destination. En cas de coïncidence, un signal d'interruption est transmis à l'entrée de signaux d'interruption de l'unité de traitement. L'unité de traitement de signaux peut aussi comporter une sortie de signaux d'interruption et peut être pourvue d'une unité d'arbitrage pour éviter des conflits entre plusieurs requêtes d'interruption. Des opérations d'adresse égales et supérieures (ou inférieures) sont possibles lors du traitement de l'adresse de destination. Application : à l'informatique. (CF DESSIN DANS BOPI)

Description

2466807.

"Dispositif processeur de signaux équipé d'une unité d'in-

terruption conditionnelle et système multiprocesseur équi-

pé de ces dispositifs processeurs de signaux" La présente invention concerne un dispositif processeur de signaux pourvu d'une unité de traitement de signaux comportant des entrées et des sorties d'adresses, de données et de commande, parmi lesquelles une entrée de signaux d'interruption destinée à recevoir un signal de requête d'interruption arrivant. De tels dispositifs équipés, en particulier, de "microprocesseurs" en tant qu'unités de traitement de signaux sont de plus en plus utilisés dans des systèmes dans lesquels plusieurs de ces unités de traitement coopèrent, à savoir dans des systèmes à microprocesseurs. Dans un tel système, il est très important que des requêtes d'interruption soient traitées d'une manière telle que le système lui-même

soit aussi peu que possible entravé par ces traitements.

Le mécanisme d'interruption des microprocesseurs connus fonctionne de la manière suivante. A l'arrivée d'un signal de requête d'interruption à l'entrée de signaux d'interruption, le microprocesseur achève l'instruction en cours et entame alors le traitement de la requête

d'interruption.

Lorsque dans un système multiprocesseur, une unité de traitement veut établir une communication avec une autre (ou plusieurs autres) unité, cette opération peut s'effectuer d'une manière évidente comme suit:

une ligne de signaux de requête d'interruption individuel-

le va de chaque unité de traitement vers chaque autre unité de traitement. En excitant la ligne correcte,

on interrompt l'unité de traitement souhaitée. L'inconvé-

nient évident de cette solution est que le nombre de lignes de signaux de requête d'interruption augmente presque de manière quadratique ((n.(n-1)) avec le nombre d'unités de traitement. Cette solution n'est dans la

pratique pas non plus admissible.

Une solution courante est décrite, entre autres, dans Electronics du 20 janvier 1977 à la page 107, Fig. 8, une seule ligne de signaux de requête d'interruption commune pour toutes les unités de traitement étant alors utilisée. Aussitôt qu'une unité de traitement déterminée lance une requête d'interruption, toutes les autres unités

de traitement sont interrompues. A l'aide d'un sous-

programme chargé dans les unités de traitement, le vecteur d'interruption placé par ladite unité de traitement sur

la ligne omnibus de système présente (c'est-à-dire notam-

ment l'adresse de destination qui correspond à cette requête d'interruption précitée) est comparé à l'identité propre des unités de traitement réceptrices. Chacune des unités de traitement détermine alors si la requête d'interruption lui est destinée. Un inconvénient majeur

de ce procédé est qu'à la réception de chaque communica-

tion, la progression de toutes les unités de traitement est temporairement entravée: le sous-programme pour ladite comparaison exige que les unités de traitement

interrompent temporairement leur travail normal.

L'invention a pour buts d'éviter les inconvé-

nients des solutions précitées. A cet effet, le dispositif processeur de signaux est caractérisé en ce qu'il comporte au moins une unité d'interruption conditionnelle qui contient une adresse d'identité propre de l'unité de traitement de signaux elle-même, qui est pourvue d'entrées pour la réception d'un signal de requête d'interruption

entrant provenant de l'extérieur du dispositif et présen-

tant une adresse de destination associée et qui est en outre pourvue de moyens de comparaison présentant des entrées pour l'adresse d'identité propre et ladite adresse de destination et une sortie pour émettre un signal de coïncidence lorsqu'on constate que les deux adresses sont égales, grâce à quoi un signal d'interruption est amené à l'entrée de signaux d'interruption de l'unité

de traitement de signaux.

Dans le dispositif processeur de signaux, à côté de l'unité de traitement de signaux, on trouve

donc une ou plusieurs unités d'interruption conditionnels.

Dans un système dans lequel plusieurs dispositifs proces-

seurs de signaux sont connectés à un bus de données, lors de l'excitation d'une ligne de signaux de requête

d'interruption dans chaque unité d'interruption condition-

nelle des dispositifs processeurs de signaux, l'adresse d'identité propre est comparée à l'adresse de destination du signal de requête d'interruption. Seule l'unité de traitement pour laquelle les deux adresses coïncident recevra un signal d'interruption à son entrée de signaux d'interruption. Toutes les autres unités de traitement du système peuvent poursuivre leur travail librement car, par suite de l'absence de la coïncidence, la requête d'interruption est ignorée. Un avantage supplémentaire de l'invention est dû au fait que la programmation est simplifiée dans chaque unité de traitement parce qu'un seul sousprogramme de service d'interruption'doit être présent pour la requête d'interruption destinée à l'unité

de traitement en question.

Dans le cas o plusieurs unités d'interruption

conditionnelles sont présentes dans un dispositif proces-

seur de signaux, une unité de traitement de signaux peut

être sollicitée par plusieurs identités. L'adresse d'iden-

tité comporte alors, par exemple, deux parties: l'adres-

se de l'unité de traitement elle-même et une autre partie qui désigne un processus déterminé à exécuter par cette

unité de traitement. Ce processus peut être un sous-

programme déterminé, un sous-programme de calcul, etc...

Cette particularité ne sera pas décrite plus en détail dans le présent mémoire parce qu'elle ne modifie en rien

l'essence de l'invention. L'invention couvre cette exten-

sion sans que d'autres mesures supplémentaires non éviden-

tes soient nécessaires.

Dans la pratique, il arrivera souvent que des unités de traitement de signaux présentent, à côté d'une entrée de signaux d'interruption, aussi une sortie

de signaux d'interruption servant à émettre vers l'exté-

rieur un signal de requête d'interruption sortant. Il faut tenir compte de ce fait pour éviter que la naissance

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de situations de conflit lors de l'apparition simultanée

de signaux de requête d'interruption entrant et sortant.

Sous ce rapport, le dispositif processeur de signaux dans lequel l'unité de traitement de signaux est pourvue, en outre, d'une sortie de signal d'interruption, est

caractérisé en ce que l'unité d'interruption condition-

nelle est pourvue en outre de moyens de passage à effet

de porte destinés à laisser passer une adresse de destina-

tion sortante qui appartient à une requête d'interruption sortante et dont une entrée de commande sert à la réception d'une adresse d'accusé de réception qui indique que la requête d'interruption sortante est accordée. Le signal d'accusé de réception que l'on vient de mentionner qui indique qu'un essai possible de l'unité de traitement de signaux correspondante elle-même pour émettre un signal de requête d'interruption sortant, est accordé, peut provenir, dans un système comportant plusieurs dispositifs processeurs de signaux, d'une unité d'arbitrage dite

centrale. Une telle unité d'arbitrage surveille le trai-

tement des priorités des diverses requêtes d'interruption qui proviennent des dispositifs processeurs de signaux séparés. A titre d'exemple d'un système multiprocesseur équipé d'une telle unité d'arbitrage centrale, on peut se référer à "Computer Design" de mars 1978, page 82, Fig. 2 et page 85, Fig. 5. Si, compte tenu de la situation des priorités dans un système multiprocesseur, c'est autour de l'unité de traitement de signaux en question de faire valoir sa requête d'interruption sortante, ledit signal d'accusé de réception indique ce fait et l'adresse de destination est envoyée par l'intermédiaire des moyens

de passage à effet de porte à la ligne omnibus d'adresse.

Il est aussi possible d'utiliser une fonction d'arbitrage décentralisée, voir l'article précité dans "Computer Design", page 84, Fig. 4. -Cette fonction est aussi utilisable dans le domaine de l'invention. En premier lieu, il faut que la décentralisation ne gêne

en aucune manière les unités de traitement elles-mêmes.

Pour cet-aspect de l'invention, le dispositif processeur de signaux est alors aussi caractérisé en ce qu'il comporte également une unité d'arbitrage présentant une première entrée pour la réception de l'extérieur du dispositif d'un premier signal d'accusé de réception et une deuxième entrée pour l'amenée d'un signal de requête d'interruption sortant de l'unité de traitement elle-même, étant entendu que, en présence des deux dits signaux à une première sortie de l'unité d'arbitrage, un "autre" signal d'accusé de réception apparaît, est amené à l'entrée de commande des moyens de passage à effet de porte et a pour effet de libérer le signal de requête d'interruption sortant et l'adresse de destination et que, à une deuxième sortie de l'unité d'arbitrage, un signal d'accord sortant apparaît si, à la réception dudit premier signal d'accord, aucun signal de requête d'interruption sortant de l'unité de

traitement elle-même n'apparaît.

L'unité d'arbitrage ne fait pas partie de l'unité de traitement de signaux elle-même, mais fonctionne de manière indépendante dans le dispositif processeur de signaux. Ledit signal d'accusé de réception sortant sert, dans un dispositif processeur de signaux suivant présent dans un système, de premier signal d'accusé de réception reçu de l'extérieur du dispositif. On établit ainsi pour ainsi dire une liaisonen chaîne entre les unités d'arbitrage des dispositifs processeurs de signaux contenus dans un système. Dans la pratique, une unité de traitement indique elle-même si elle est en état d'accepter une requête d'interruption et cette indication peut être donnée par l'excitation ou la non-excitation d'une sortie de refus (refuse). Pour rendre possible l'utilisation de cette fonction dans le dispositif processeur de signaux du présent mémoire, ce dispositif est caractérisé encore en ce que l'unité d'interruption conditionnelle est pourvue en outre de moyens à effet de porte à fonction ET comportant

une première entrée pour recevoir ledit signal de coinci-

dence et une deuxième entrée pour recevoir un deuxième

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signal qui indique que l'unité de traitement de signaux se trouve dans une situation telle qu'une interruption

soit admissible (REF).

Dans des applications déterminées d'un système multiprocesseur, il peut être utile d'interrompre des sous-ensembles d'unités de traitement, notamment des sous-ensembles qui sont définis par leurs adresses qui sont supérieures (ou égales) à l'adresse de destination du vecteur d'interruption. Mais il peut naturellement aussi s'agir de ceux dont les adresses sont inférieures (ou égales) à l'adresse de destination. Pour réaliser cette fonction dans le dispositif processeur de signaux du présent mémoire, le dispositif est caractérisé en ce que, dans les moyens de comparaison, en dehors de

l'égalité ou en lieu et place de celle-ci, on peut aussi-

constater que l'adresse d'identité proprement dite de l'unité de traitement est supérieure (ou inférieure)à l 'adresse de destination présentée et, à la suite de cela, un signal d'interruption est amené à l'entrée de

signaux d'interruption de l'unité de traitement de signaux.

Pour empêcher la naissance de situations de conflit dues

au fait qu'une unité de traitement émet et reçoit simulta-

nément une requête d'interruption parce qu'elle se trouve elle-mêrme dans le domaine d'adresse supérieur (ou inférieur), le dispositif est en outre caractérisé en ce que les moyens à effet de porte à fonction ET sont pourvus encore d'une troisième entrée pour l'application d'un troisième signal qui indique qu'il n'y a pas d'accusé de réception pour l'extraction d'un signal de requête d'interruption de l'unité de traitement elle-même, ce qui indique qu'une interruption (pour autant que soient satisfaites les autres conditions à la première et à la deuxième entrée

des moyens de porte à fonction ET) de l'unité de traite-

ment elle-même est possible.

Suivant un autre aspect de l'invention, une unité dite de colloque (handshake module) est encore présente dans le dispositif processeur de signaux, et permet d'assurer le synchronisme de la commande ainsi que

du transport des signaux de données à l'aide d'autres dispo-

sitifs extérieurs au dispositif processeur. Ceci concerne en particulier des systèmes multiprocesseurs dans lesquels plusieurs dispositifs processeurs sont connectés à un bus commun pour le transport des signaux d'information et des

signaux de commande.

Etant donné l'augmentation rapide des possibili-

tés des techniques d'intégration en état solide, il est

important ici de faire remarquer qu'il est possible de réa-

liser le dispositif processeur de signaux décrit plus haut

intégré sur un substrat en matière en état solide.

Des exemples de l'invention seront décrits plus en détail avec référence aux dessins annexés, dans lesquels: - la Fig. 1 illustre un premier exemple de deux dispositifs processeurs de signaux conformes à l'invention

(connectés dans un système de bus);.

- la Fig. 2 illustre un deuxième exemple de

deux dispositifs processeurs de signaux conformes à l'inven-

tion (connectés dans un système à unité d'arbitrage); - la Fig. 3 illustre un dispositif processeur de signaux avec une unité d'arbitrage qui y est contenue;

- la Fig. 4 illustre une réalisation plus détail-

lée du dispositif représenté sur la Fig. 3;

- la Fig. 5 illustre les moyens à effet de por-

te en détail; - la Fig. 6 illustre une unité d'arbitrage en détail; - la Fig. 7 illustre des moyens de comparaison en détail; - la Fig. 8 illustre un diagramme de temps d'une procédure de colloque; - les Fig. 9a à 9d illustrent des diagrammes d'état d'une unité de colloque;

- les Fig. 10 à 14 illustrent les divers cir-

cuits utilisés dans une unité de colloque;

- la Mig. 15 ilukste un exemple d'un tableau de marchede là pmv-

cédure qui se déroule dms unem oité de traitement praoqut me iterrpdcie

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La Fig. 16 illustre un exemple d'un tableau de marche de la procédure qui se déroule dans une unité de

traitement interrompue.

La Fig. 1 illustre deux dispositifs processeurs de signaux PAi et PAn connectés à un système de bus. Le

bus est formé dans cet exemple d'une partie de bus d'adres-

se AB, d'une partie de bus de données et de commande DB/CB

et d'une ligne de commande indiquée séparément qui repré-

sente ici une ligne de signaux de requête d'interruption

INTREQ. Plusieurs dispositifs processeurs de signaux sem-

blables PA peuvent encore être connectés au bus. Le total

forme un système dit de multiprocesseur.

Des éléments correspondants des dispositifs pro-

cesseurs de signaux sont affectés des mêmes signes de réfé-

rence. Le suffixe... 1 ou...n se rapporte au dispositif

correspondant lui-même. -

Le dispositif processeur de signaux PAi comporte une unité d'interruption conditionnelle VIMi et une unité

de traitement de signaux EPi. L'unité d'interruption condi-

tionnelle VIMi contient, dans cet exemple, un registre d'a-

dresse d'identité IR dans laquelle l'adresse d'identité

de l'unité de traitement de signaux PEi est elle-même con-

tenue. De plus, un comparateur VERG est prévu auquel une

adresse qui est présente sur le bus d'adresses AB est ame-

née par l'intermédiaire du sous-bus ABi. Des moyens à effet de porte à fonction ET sont indiqués par ET dans l'unité

d'interruption conditionnelle VIMi.

- L'unité de traitement de signaux PEi comporte une entrée de signaux d'interruption INT et une sortie de signaux d'interruption REQ. Cette dernière est connectée,

dans cet exemple, à la ligne de signaux de requête d'in-

terruption générale INTREQ. De plus, une sortie de signa-

lisation de refus, indiquée par REF, est également présen-

te. L'unité de traitement reçoit des adresses par le sous-

bus ABi à partir du bus AB et des signaux de données et

de commande par le sous-bus DBi/CBi à partir du bus DB/CB.

La ligne de signaux de requête d'interruption INTREQ est

connectée dans le dispositif processeur PAi à l'unité d'in-

terruption conditionnelle VIMi et, dans cet exemple, en

particulier au comparateur VERG. Une sortie du compara-

teur est connectée à une première entrée du circuit-porte ET et la sortie REF de l'unité de traitement de signaux PEi est connectée à une deuxième entrée du circuit-porte ET. La sortie du circuit-porte ET est connectée à l'entrée de signaux d'interruption INT de l'unité de traitement de

signaux PEi.

Ce montage permet d'expliquer d'une manière sim-

ple le principe de l'invention. Les dispositifs processeurs

de signaux...PAi...PAn incorporés au système de bus repré-

senté aux dessins fonctionnent de- la manière suivante.

On suppose qu'une requête d'interruption pro-

vient d'une unité de traitement quelconque (voir en parti-

culier ci-après): un signal est présent sur la ligne INTREQ

et une adresse de destination déterminée sur le bus AB.

Le signal présent sur la ligne INTREQ active tous les compa-

rateurs VERG. L'adresse de destination parvient dans tous

les comparateurs VERG et est comparée aux adresses d'iden-

tité provenant des registres IR. En cas de concordance,

un signal de coïncidence sort du comparateur VERG de l'uni-

té d'interruption conditionnelle VIMx qui avait la même adresse dans le registre IR que celle qui a été placée sur

le bus AB par le processeur provoquant une interruption.

Si l'unité de traitement en question PEx est en état d'ac-

cepter une interruption: signal REF (état de non refus), le circuit-porte ET laisse passer un signal et le signal

d'interruption apparaît à l'entrée INT de l'unité de trai-

tement de signaux PEx. Toutes les unités de traitement de signaux autres que l'unité PEx ne remarquent rien de

cette opération et continuent à fonctionner librement.

La Fig. 2 illustre la même solution que sur la Fig. 1, mais dans ce cas le système est cependant étendu par une unité dite d'arbitrage centrale ARB. De plus, des

moyens à effet de porte de passage G sont prévus dans cha-

que dispositif processeur de signaux...PAi... PAn. L'uni-

té d'arbitrage ARB permet d'éviter des conflits éventuels

qui pourraient se développer dans le système en cas de lan-

cement simultané de plusieurs requêtes d'interruption. Ceci.

a lieu sur base d'un traitement de priorités. Une unité de traitement déterminée PEx a une priorité plus élevée pour le

traitement d'une requête d'interruption (à partir de la sor-

tie REQ) que d'autres unités de traitement. Un exemple d'une telle unité d'arbitrage est décrit dans IEEE on Computer

de septembre 1975, pages 931-2, fig. 3-5.

Comme le montre la Fig. 2, les requêtes d'inter-

ruption sortantes...REQi...REQn passent à l'unité d'arbi-

trage ARB. Celle-ci détermine la requête qui a la priori-

té et qui reçoit donc un accusé de réception (acknowled-

gement): une des sorties...ACKi...ACKn porte un signal d'accusé de réception. Une requête d'interruption parvient

ainsi sur la ligne de signaux INTREQ et le dispositif pro-

cesseur de signaux correspondant PAx intervient pour faire connaître l'adresse de destination. Le circuit-porte de passage G est présent à cet effet. En supposant que la requête d'interruption REQ provenant de l'unité PEn ait été octroyée: la ligne ACKn porte le signal d'accusé de réception. Le circuit-porte G dans le dispositif processeur de signaux PAn est ainsi ouvert et l'unité de traitement

PEn peut transmettre l'adresse de destination de la requê-

te d'interruption par l'intermédiaire du sous-bus ABn vers le bus d'adresse AB. La procédure décrite avec référence à la Fig. 1 se déroule alors avec le signal présent sur

INTREQ et l'adresse de destination sur le bus AB. Il con-

vient de noter qu'il est aussi possible, contrairement à ce qui est représenté sur la Fig. 2, d'exciter la ligne

INTREQ directement à partir de l'unité d'arbitrage ARB lors-

qu'une requête lui est accordée. Chaque connexion séparée allant des dispositifs processeurs...PAi...PAn vers la

ligne INTREQ peut ainsi être supprimée.

La Fig. 3 illustre un dispositif processeur de signaux dans lequel est prévue une unité d'arbitrage. Dans un système comportant plusieurs de ces dispositifs, une opération d'arbitrage décentralisée est donc prévue pour

plusieurs requêtes d'interruption. Sur la Fig. 3, le dis-

positif PAx est pourvu d'une unité de traitement PEx et d'une unité d'arbitrage ARBx. De plus, dans ce cas, IR,

VERG, EN et G sont à nouveau présents. Ce dernier est éten-

du en G'. Dans cet exemple, le bus d'adresses et le bus de données sont combinées: ADB. Le bus de commande est

maintenant désigné par CB. -Dans le cas notamment d'un dis-

positif processeur de signaux PAx réalisé par une techni-

que d'intégration, le bus de données et d'adresses ADB se subdivisera sur le substrat en un sous-bus ADBx1. Les adresses sont présentées aux entrées AD du processeur par

l'intermédiaire de ce sous-bus. Lorsque l'unité de trai-

tement correspondante prend part à une opération de trans-

fert, le sous-bus ADBx1 sert alors à recevoir des adres-

ses et/ou des données. Le sous-bus ADBx2 sert à envoyer

une adresse de destination provenant de l'unité de traite-

ment de signaux PEx par l'intermédiaire du circuit-porte G lors d'une requête d'interruption sortante. Le sous-bus ADBx2 sert aussi à envoyer des adresses et/ou des données

pendant des opérations de transfert-en cours. Les conne-

xions de commande C du processeur sont établies du sous-

bus CBx au bus de système CB. Le sous-bus ADBx3 sert à présenter au comparateur VERG une adresse de destination

présente sur le bus de données d'adresses de système ADB.

L'unité d'arbitrage comporte une première entrée Bi pour

la réception de l'extérieur du dispositif d'un premier si-

gnal d'accusé de réception. Ce signal provient du disposi-

tif précédent PA(x-1) et notamment de la deuxième sortie (Bo) de l'unité d'arbitrage correspondante ARB(x-1) (voir

les indications sur la ligne correspondante de la Fig. 3).

ARBx comporte une deuxième entrée à laquelle la requête d'interruption sortante REQx est amenée. ARBx comporte une première sortie à laquelle un (autre) signal d'accusé de réception ACKx apparaît si les signaux sont présents aux deux entrées précitées. ARBx comporte une deuxième

sortie Bo qui porte un signal si, à la réception d'un si-

gnal sur Bi, aucune requête d'interruption REQx ne semble présente et donc si la transmission d'un signal d'accusé

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de réception sortant vers une unité d'arbitrage suivante

est possible ("daisy chain"). Sur la Fig. 4, ceci est indi-

qué par (ARB(x+1)) à la ligne connectée à la sortie Bo de ARBx. La chaîne est "ronde" du fait que la sortie Bo de la dernière unité d'arbitrage ARBn est connectée dans la sériees dispositifs processeurs de signaux à l'entrée Bi

de la première unité d'arbitrage ARBo dans la série de dis-

positifs processeurs de signaux.

Le dispositif représenté sur la Fig. 3 fonction-

ne de la manière suivante: Si l'unité de traitement de signaux PEx lance une requête d'interruption de sortie, REQx apparaît sur

la deuxième entrée de ARBx. Lorsque le premier signal d'ac-

cusé de réception est maintenant présent sur BI (c'est-à-

dire qu'il n'y a pas de processeur précédent qui a lancé une requête d'interruption) un (autre) signal d'accusé de

réception apparaît sur la sortie ACKx de ARBx. Le circuit-

porte de passage G est ainsi ouvert. -L'adresse de desti-

nation qui appartient à la requête d'interruption REQx peut passer et parvient par l'intermédiaire du sous-bus ADBx2 sur le bus de données d'adresse de système ADB. La partie G' du circuit-porte est aussi ouverte par l'autre signal d'accusé de réception. Le signal de requête REQx est ainsi également émis vers l'extérieur: à la ligne de signal de requête d'interruption INTREQ. Si l'unité de traitement PEx ne comporte aucune requête d'interruption de sortie

et si un premier signal d'accusé de réception est bien pré-

sent sur l'entrée Bi de ARBx, il est transféré par l'inter-

médiaire de la sortie Bovers l'unité d'arbitrage suivante (voir ci-dessus) . Au cas o une requête d'interruption est lancée, lors de l'excitation de la ligne INTREQ, les

comparateurs VERG dans les dispositifs PAo... Pan exami-

nent si l'adresse de destination présente sur ADB est éga-

le à l'adresse d'identité contenue dans IR. S'il en est ainsi, le signal de coïncidence passe à la première entrée

du circuit-porte ET. Si REF est aussi présent, c'est-à-

dire si l'unité de traitement correspondante ne refuse pas d'accepter une interruption, l'entrée d'interruption INT est excitée et le processeur ouvrira, entre autres, ses

entrées AD pour recevoir des adresses et/ou des données.

Dans cet exemple de la Fig. 3, une possibilité supplémentai-

re est encore imaginée: le comparateur VERG n'examine pas seulement si l'adresse d'identité propre est égale, mais aussi (ou éventuellement en lieu et place de la première opération), si l'adresse d'identité est supérieure (ou le

cas échéant éventuellement inférieure) à l'adresse de des-

tination. S'il en est ainsi, le signal de coïncidence appa-

rait. Un sous-groupe entier d'unités de traitement peut ainsi être interrompu, par exemple, toutes les unités de

traitement à partir d'une unité portant un numéro déterminé.

Dans la. pratique, il est nécessaire de prendre encore une

mesure pour éviter le déclenchement d'un conflit: lors-

qu'une adresse de destination désigne une unité de traite-

ment qui présente un numéro inférieur à celui de l'unité

de traitement qui lance elle-même la requête d'interrup-

tion et, si dans VERG, on recherche des adresses supérieures

(et égales) à cette adresse de destination, l'unité de trai-

tement émettrice peut être interrompue par elle-meme. Pour éviter cet inconvénient, dans cet exemple de la Fig. 3, on applique la valeur inverse (désignée par un petit cercle) du signal (autre) d'accusé de réception ACKx en tant que condition supplémentaire aux moyens ET à effet de porte à fonction ET. A cet effet, ces moyens ET comportent une troisième entrée. Cela signifie donc que si aucun signal ACKx n'est présent, une interruption peut se dérouler à

* partir de PEx lorsque le signal de coïncidence et le si- gnal REF sont présents. Si ACKx est présent, aucune inter-

ruption de PEx par lui-meme ne se produit.

Pour expliquer davantage le dispositif proces-

seur de signaux et le système comportant plusieurs de ces dispositifs processeurs de signaux, on décrira ci-après une réalisation plus détaillée du dispositif représenté sur la Fig. 3. La figure montre aussi comment on assure l'existence d'une synchronisation de transport de signaux et de commande. A cet effet, une unité dite de colloque

(handshake module) est nécessaire et sera décrite ci-après.

La Fig. 4 est une vue plus détaillée d'un dispo-

sitif conforme à l'invention. Des éléments correspondants sont désignés de la même manière que sur la Fig. 3. Il

convient de noter que, dans ce cas-ci, la plupart des nota-

tions de signaux sont affectées d'un tiret (signe d'inver-

sion). Ceci résulte de l'habitude de représenter un bas niveau de tension par un 1 logique et un haut niveau de

tension par un 0 logique. Dans ce cas-ci, l'unité de trai-

tement PEx est, par exemple, le microprocesseur du type 8048. Pour indiquer les connexions de manière générale,

les numéros de bornes du 8048 ont été placés près des bor-

nes correspondantes entre parenthèses.

La sortie OPCA est la sortie qu'un code opéra-

tion indique pour l'adresse, à savoir l'opération: adres-

se égale ou supérieure à (voir ci-dessus). AD sont les bornes prévues pour la connexion du bus d'adresses et de données. ERQ est la sortie de signal d'interruption.To est une sortie de signal d'horloge. INT est l'entrée de

signal d'interruption. REF est la sortie de signal de re-

fus. ACP est une sortie de signal d'acceptation. RST est

une entrée de repositionnement. BSY est une entrée de si-

gnal d'occupation. A est une entrée de signal d'accepta-

tion et R est une entrée de signal de refus.

Les moyens à effet de porte G comportent une entrée OPN qui est connectée à la sortie ACK de l'unité d'arbitrage ARBx. L'unité d'arbitrage ARKx comporte des

entrées REQ, CK et Bl et des sorties ACK, BR et Bo. Celles-

ci correspondent du point de vue fonction à-celles repré-

sentées sur la Fig. 3, étant entendu que CK est une entrée d'horloge et BR une sortie de signalisation permettant

d'avertir qu'il y a une requête d'interruption. Cette si-

gnalisation apparaît sur la ligne (ARBO) qui débouche dans l'unité d'arbitrage ARBO. Il s'agit de l'unité d'arbitrage

présente au début de la série d'unités d'arbitrage qui for-.

ment la "daisy chain". Dans ARBO, la ligne (ARBO) est con-

nectée à l'entrée Bl. Tout est ainsi bloqué: toutes les

unités d'arbitrage sont averties qu'une requête d'interrup-

tion a été octroyée "quelque part" (un signal ACK est émis

"quelque part"). On obtient ainsi immédiatement une deu-

xième requête qui peut accompagner la première. Pour mieux comprendre cette forme d'opération d'arbitrage, on peut, à des fins d'illustration, encore se référer à un article

de Thurber dans Fall Joint Comp. Conf. 1972, pages 723-724.

L'unité de colloque de PAx est indiquée en HMx.

Cette unité comporte des entrées REQ, ACK, CK, REF, Qu, ACP, RST et. INTREQ; des sorties BSY (occupé) et R (sortie de refus) et P (sortie d'acceptation). X et Y sont les entrées et les sorties de l'unité de colloque. Les sorties R., P, X et Y de l'unité de colloque sont connectées aux lignes omnibus; notamment à la ligne omnibus de refus REFL,

à la ligne omnibus d'acceptation ACPL et aux lignes de si-

gnaux X et Y. Les moyens de comparaison VERG comportent des entrées F (indication du code opération pour l'adresse

= ou >), A (entrée d'adresse),B (entrées d'adresse d'iden-

tité) et une sortie QU qui indique un signal de coïncidence

lorsque la condition = ou > est satisfaite.

Le fonctionnement du dispositif représenté sur la Fig. 4 est en substance semblable au fonctionnement du

dispositif décrit avec référence à la Fig. 3. La présen-

ce de l'unité de colloque assure dans ce cas la synchroni-

sation du transport des signaux de données ainsi que des signaux de commande avec d'autres dispositifs présents à

l'extérieur du dispositif processeur.

La structure et le fonctionnement des divers

éléments de la Fig. 4 seront décrits plus en détail ci-

après. La Fig. 5 illustre les moyens à effet de porte G qui fournissent pour au total dans cet exemple dix entrées EBCA, AD (8 lignes) et REQx, une interconnexion vers les sorties qui sont respectivement connectées à la ligne (OPCA),

au bus de données et d'adresses ADB et à la ligne de requê-

te d'interruption INTREQ. Ceci se produit sur commande

du signal présent à l'entrée OPN qui donne l'accusé de ré-

ception (ACKx de ARBx). Les moyens à effet de porte sont, dans cet exemple, deux dispositifs d'excitation tampon du

type 74365A indiqués en 51 et 52 sur la Fig. 5.

Une unité d'arbitrage est illustrée en détail sur la Fig. 6. Les connexions sont les mêmes que celles qui sont présentes sur la Fig. 4 pour l'unité d'arbitrage ARBx. est une bascule JK. 61, 62 et 63 sont des inverseurs, 64 et 65 sont des circuits-portes NON-ET. Le fonctionnement est indiqué d'une manière connue par les

règles de la logique. BO = Bl.BR, c'est-à-dire que le si-

gnal d'accusé de réception arrivant Bl est transmis vers la sortie car il n'y a aucune modification d'état dans la

bascule (Q=1=BR). ACK = Bl-BR: signifie qu'une modifica-

tion d'état s'est produit dans la bascule (BR=1). Etant donné que Bl-l est aussi présent, le signal d'accusé de

réception pour l'interruption est transmis: ACK. L'appa-

rition du nouveau BRC i à cause d'une phase d'horloge sui-

vante) doit, dans le montage représenté, être illustrée

sous une forme logique par BRU: = REQ (BT + BR) o BR re-

présente alors l'état existant dans la phase d'horloge pré-

cédente. A des fins d'illustration, le circuit peut être construit au moyen des composants suivants: bascule JK

7472,inverseurs 7404 et 7406 et circuits-portes NON-ET 7400.

L'unité de comparaison VERG est représentée en détail sur la Fig. 7. A indique les huit entrées d'adresse ici présentes pour l'amenée des adresses à partir du bus ADB. B indique les huit entrées d'adresse d'identité ici présentes. Les entrées A et B appartiennent à deux circuits comparateurs 70, 71 (par exemple du type 7485) qui sont interconnectés (lignes 73, 74, 75). La sortie 76 sert pour

un signal B > A et la sortie 77 sert pour un signal A=B.

Dans le circuit sélecteur 72 (par exemple du type 74157), sur l'ordre d'opération OPCA qui a une valeur logique O

ou 1, le signal B > A ou bien le signal A=B (s'il est pré-

sent) est transmis vers la sortie QU. Par conséquent, en fonction du code opération de l'adresse, on constate en

72 si le code d'adresse d'identité B satisfait à la condi-

tion imposée. Si oui, l'unité de traitement en question reçoit une requête d'interruption: QU connecté à l'entrée du circuit-porte ET dont la sortie est connectée à l'entrée

INT de l'unité de traitement (voir Fig. 4). Dans la for-

mule logique représentée, il s'avère que, pour la Fig. 7:

QU = (F.(B=A) + F. (B > A).

La Fig. 8 illustre le tableau de marche de la

procédure de colloque réalisée à l'aide de l'unité de col-

loque HMx. Le groupe de diagrammes indiqué par BL se rap-

porte aux formes de signaux qui sont présents sur les li-

gnes omnibus en question INTREQ, X, Y, ACPL, REFL. La flè-

che 81 indique le temps (voir les lignes pour REQ et ACK) qui s'écoule après que l'unité d'arbitrage donne le signal d'accusé de réception sur REQ: ACK. La flèche 20 désigne

l'intervalle de temps pendant lequel se déroule les opéra-

tions qui se produisent au cours de l'interruption. Les pointillés qui sont associés aux divers flancs d'impulsions,

matérialisent le fait que des variations de temps se produi-

sent à la suite de différences dans les vitesses de réac-

tion des dispositifs processeurs présents; en outre, des variations sont aussi dues aux différences des distances qui doivent être parcouvures sur le bus. L'agencement doit être tel qu'aucune confusion ou situation erronée ne se

produise. Dans chaque unité de colloque, les mesures adé-

quates sont prises à cet effet. Pour BSY (le fait d'être occupé à la procédure de colloque), il s'avère que: BSY = REQ.Y + ACK + REQ.X. Pour les situations présentes sur les lignes omnibus BL, il faut voir "dans le temps"

ce qui peut s'effectuer à l'aide d'une logique séquentiel-

le qui peut être décrite très facilement à l'aide de diagram-

mes dits d'état. La Fig. 9 illustre ces diagrammes à titre d'exemple. Les Fig. 9a, 9b et 9c indiquent des diagrammes d'état pour des situations ou états (States) SA, SB, SC,

SD, SE, SF, SG et SH. Les conditions qui mènent d'une situa-

tion à l'autre sont aussi indiquées. Leur signification

ressortira également de la description qui précède. (Fig.

4 à 7).

La Fig. 9d illustre le résultat: les valeurs de signaux (valeurs logiques) des sorties de l'unité de colloque X, Y, P (suivant la ligne ACPl), R (suivant la

ligne REFL) et, en outre, d'états internes des deux bas-

cules 120 et 130 (voir Fig. 12 et 13) sont inscrites com-

me indiqué dans la matrice de la Fig. 9d.

Les Fig. 10, 11, 12, 13 et 14 illustrent les circuits qui permettent de traiter ou de former tous les signaux utiles pour la procédure de colloque dans la forme

représentée sur les Fig. 8 et 9.

La Fig. 10 illustre un circuit-porte (par exemple du type 74153) au moyen duquel le signal d'occupation BSY est formé lorsque les signaux d'entrée REQ, ACK, X et Y sont présents aux entrées. Sur la Fig. 11, 110 et 111 sont deux bascules JK au moyen desquelles les signaux de sortie R (signal de refus provenant de l'unité de colloque) et

P (signal d'acceptation) sont formés. A cet effet, la bas-

cule 110 a les signaux QU, SB, SD et, après inversion dans

l'inverseur 112 de REF, le signal REF sur ses entrées.

La sortie Q de la bascule 110 donne un signal d'état SE (après inversion en 113, il s'agit dudit signal de refus R) et la sortie Q porte le signal d'état SF. 111 reçoit des signaux QU, SB et ACP et SD à ses entrées. La sortie

Q donne le signal d'état SG (après inversion en 114 il s'a-

git dudit signal d'acceptation P) et la sortie Q porte le signal d'état SH. CP sont des entrées d'horloge pour le

signal d'horloge CK et un repositionnement (reset) est as-

suré par l'intermédiaire des bornes indiquées en RST. Sur la Fig. 12, les états internes FFl et FFl sont produits au moyen de la bascule 120 et des circuits-portes NON-ET 121 et 122 tandis que les états internes FF2 et FF2 sont produits au moyen de la bascule 130 et des circuits-portes NON- ET 131 et 132 selon la Fig. 13. A cet effet, des signaux d'état SF, SH et une signalisation QU sont présentés au circuit-porte NON-ET 121 et des signaux SE, SG ainsi qu'une signalisation QU sont présentés au circuit- porte NON-ET 122. La sortie du circuit-porte NON-ET 121 et le signal FF2 parvienhent sur l'entrée J de la bascule 120. La sortie du circuit-porte NON-ET 122 et le signal FF2 parviennent

sur l'entrée K de la bascule 120. Les entrées J de la bas-

cule 130 reçoivent des signaux INTREQ (c'est-à-dire INTREQ après inversion dans 131) et FFl. Les entrées K reçoivent INTREQ et FFl. Les circuits-portes 140, 141, 142 et 143 de la Fig. 14 fournissent avec les quatre combinaisons de

FFl, FF2 et FF1, FF2, les signaux d'état X, Y et SB et SD.

Sur la Fig. 15 est illustré le tableau de marche

qui se rapporte à ce qui se passe dans un processeur produi-

sant une interruption. Le bloc de démarrage 150 (STR) indi-

que le début d'une procédure de communication. A cet effet, on vérifie si une action précédente éventuelle est terminée: bloc 151. Dans ce cas, on peut se référer au diagramme

de temps de la Fig. 8, le signal BSY se trouvant à droite.

Lorsque BSY = O, on peut débuter (bloc 152): le signal BSY parvient dans l'unité de traitement (voir l'entrée BSY (39) de PEx, Fig. 4), ce qui donne REQ: =0. Cela signifie

que la requête d'interruption sort (borne (38) Fig. 4).

De plus, l'adresse de destination de la requête AD et le

code opération de l'adresse OPCA sont maintenant émis (bor-

nes 27-34) et (35) de la Fig. 4). On vérifie alors à nou-

veau si BSY = O, bloc 153. S'il n'en n'est pas ainsi, on

attend. S'il en est ainsi, on passe au bloc 154. On véri-

fie si R = O ou si R = 1. Ce R est présent à l'entrée (23)

du processeur, voir Fig. 4 et sert à indiquer si un 1 logi-

que ou un O logique est présent sur la ligne omnibus de refus REFL. Si REFL = R = 0, on passe au bloc 155. Dans

ce bloc, on vérifie A (entrée (24) de PEx): A = O ou A = 1.

Ceci indique s'il y a acceptation: la ligne omnibus d'ac-

ceptation ACPL offre cette possibilité. Qu'atteint-on de cette façon ? En premier lieu, R t O, c'est-à-dire qu'un refus s'est produit quelque part. Dans le bloc 155, on

examine ceci d'une manière plus approfondie et, en parti-

culier, on recherche si une acceptation a quand même eu lieu en un endroit déterminé. Si A = 1, c'est qu'il n'y a nulle part d'acceptation, c'est-à-dire(bloc 1551) que

tous les processeurs appartenant aux combinaisons de l'adres-

se de destination AD et de l'opération d'adresse OPCA re-

fusent d'être interrompus. 1551 donne une signalisation correspondante. Si, par contre, A = 0, c'est qu'il y a

quelque part quand même une ou plusieurs acceptations.

C'est-à-dire (bloc 1552) que certains processeurs apparte-

nant à la combinaison de l'adresse de destination et de

l'opération OPCA, refusent, mais que certains autres accep-

tent l'interruption. 1552 donne une signalisation corres-

ponsante.

En second lieu, F = 1 dans le bloc 154, c'est-

à-dire qu'aucun refus n'a été-opposé quelque part. Dans le bloc 156, ceci est examiné plus en détail: A = O ou A = 1. Si A = 1, il y a refus: il n'y a pas de processeur qui satisfasse à la combinaison de- l'adresse de destination

et de l'opération d'adresse. Le bloc 1561 donne une signa-

lisation correspondante. Si, par contre, dans le bloc 156, A = 0, cela signifie que tous les processeurs correspondant à la combinaison utilisée de l'adresse de destination et de l'opération d'adresse sont interrompus. Le bloc 1562

donne une signalisation correspondante.

La Fig. 16 illustre le tableau de marche qui

se rapporte au déroulement des opérations dans un proces-

seur interrompu sur la base de la description qui précède.

Le bloc de démarrage 160 (SRT) indique le début de la procé-

dure. Dans le bloc 161, on vérifie si INT = O apparaît.

Si oui, il y a une requête et des mesures sont prises: bloc 162. Dans le bloc 162, l'instruction en cours est

achevée. Dans le bloc 163, la préparation de l'interrup-

tion est entreprise et, dans le bloc 164, l'information ACP = 1 (sortie (37) du processeur, voir Fig. 4) est envoyée

vers l'extérieur indiquant qu'il y a possibilité d'accepta-

tion. Les opérations qui se déroulent pendant l'interrup-

tion ont alors lieu: bloc 165. A la fin de ces opérations, le processeur indique que ACP = O (bloc 166) ce qui termine l'acceptation. Finalement, le processeur revient dans son

état précédant l'interruption: RETN (bloc 167).

Claims (9)

REVENDICATIONS

1. Dispositif processeur de signaux (PAi)

pourvu d'une unité de traitement de signaux (PEi) com-

portant des entrées et des sorties d'adresses (ABi), de données et de commande (DBi, CBi) parmi lesquelles une entrée de signaux d'interruption (INT'REQ) destinée à recevoir un signal de requête d'interruption entrant, caractérisé en ce qu'il comporte au moins une unité d'interruption conditionnelle (VIMi) qui contient une adresse d'identité (IR) propre de l'unité de traitement de signaux elle-m9me, qui est pourvue d'entrées pour la réception d'un signal de requête d'interruption entrant provenant de l'extérieur du dispositif et présentant une adresse de destination associée et qui est, en outre, pourvue de moyens de comparaison (VERG) présentant des entrées pour l'adresse d'identité propre et ladite adresse de destination et une sortie pour émettre un signal de coïncidence lorsqu'on constate que les deux

adresses sont égales, grâce à quoi un signal d'interrup-

tion est amené à l'entrée de signaux d'interruption

(INT) de l'unité de traitement de signaux (PEi).

2. Dispositif processeur de signaux suivant la revendication 1, dans lequel l'unité de traitement de signaux (PEi) est pourvue d'une sortie de signaux d'interruption servant à émettre vers l'extérieur un

signal de requête d'interruption sortant (REQ), carac-

térisé en ce que l'unité d'interruption conditionnelle (VIMi) est pourvue, en outre, de moyens de passage à

effet de porte (G) destinés à laisser passer une adres-

se de destination sortante qui appartient à une requê-

te d'interruption sortante et dont une entrée de com-

mande sert à la réception d'une adresse d'accusé de

réception (ACKi) qui indique que la requête d'interrup-

tion sortante est accordée.

3. Dispositif processeur de signaux suivant la revendication 2, caractérisé en ce qu'il comporte, en outre une unité d'arbitrage (ARB) comportant une

première entrée pour la réception de l'extérieur du dis-

positif d'un premier signal d'accusé de réception et

d'une deuxième entrée pour l'amenée d'un signal de re-

quête d'interruption sortant de l'unité de traitement

elle-même, étant entendu que, en présence des deux si-

gnaux à une première sortie de l'unité d'arbitrage (ARB), un (autre) signal d'accusé de réception apparaît, est amené à l'entrée de commande des moyens de passage

à effet de porte (G) et a pour effet de libérer le si-

gnal de requête d'interruption sortant et l'adresse de destination et que, à une deuxième sortie de l'unité d'arbitrage (ARB), un signal d'accord sortant apparaît,

si,. à la réception dudit premier signal d'accord, au-

cun signal de requgte d'interruption sortant de l'unité

de traitement elle-même n'apparaît.

4. Dispositif de traitement de signaux sui-

vant la revendication 1, 2 ou 3, caractérisé en ce que l'unité d'interruption conditionnelle (VIMi) est pourvue, en outre, de moyens à effet de porte (EN) à fonction ET comportant une première entrée pour recevoir ledit signal de coïncidence et une deuxième entrée pour recevoir un deuxième signal qui indique que l'unité de

traitement de signaux se trouve dans une situation tel-

le qu'une interruption soit admissible (REF).

5 Dispositif de traitement de signaux suivant

la revendication 1, caractérisé eii ce que, dans les mo-

yens de comparaison (VERG), en dehors de l'égalité ou en lieu et place de celle-ci, on peut aussi constater que l'adresse d'identité propre de l'unité de traitement est supérieure (ou inférieure) à l'adresse de destination

présentée et, à la suite de cela, un signal-d'interrup-

tion est amené à l'entrée de signaux d'interruption de

l'unité de traitement de signaux.

6. Dispositif processeur de signaux suivant

les revendications 4 et 5, caractérisé en ce que les

moyens à effet de porte (EN) à fonction ET sont pourvus encore d'une troisième entrée pour l'application d'un troisième signal qui indique qu'il n'y a pas d'accusé

de réception (ACKx) pour l'extraction d'un signal de re-

quête d'interruption-de l'unité de traitement (PEx) el-

le-m9me, ce qui indique qu'une interruption (pour autant

que soient satisfaites les autres conditions à la pre-

mière et à la deuxième entrée des moyens à effet de por-

te (EN) à fonction ET) de l'unité de traitement elle-

même est possible.

7. Dispositif processeur de signaux suivant

l'une quelconque des revendications 1 à 6, caractérisé

en ce qu'il comporte une unité dite de colloque (HMx)

qui permet d'assurer le synchronisme de la commande ain-

si que du transport des signaux de données à l'aide

d'autres dispositifs extérieurs au dispositif processeur.

8. Dispositif processeur de signaux suivant

l'une quelconque des revendications 1 à 7, caractérisé

en ce qu'il est intégré sur un substrat en matière en

état solide.

9. Système de multiprocesseur pourvu d'un bus de transport de signaux d'information et de commande commun (AB), DB/CB), (INTREQ), caractérisé en ce que

plusieurs dispositifs processeurs de signaux (PAi)....

(PAn) suivant l'une des revendications l à 8 sont con-

nectés audit bus.