FR2604577A1 - Circuit generateur de code a bruit pseudo-aleatoire - Google Patents
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- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Abstract
L'INVENTION CONCERNE UN CIRCUIT GENERATEUR DE CODE A BRUIT PSEUDO-ALEATOIRE. SELON L'INVENTION, IL A UN REGISTRE A DECALAGE CONSTRUIT D'UN CERTAIN NOMBRE DE CIRCUITS UNITAIRES, DONT CHACUN COMPREND UNE PORTE ET AND, UNE PORTE DE SOMME LOGIQUE EXCLUSIVE EOR, UNE PORTE DE DIRECTION G, QUI ETABLIT LES VALEURS INITIALES ET CHANGE LE FONCTIONNEMENT DU REGISTRE A DECALAGE, ET UNE BASCULE SR CONSTITUANT LE REGISTRE A DECALAGE. L'INVENTION S'APPLIQUE NOTAMMENT AUX CIRCUITS INTEGRES.
Description
Cette invention se rapporte à un circuit pour produire des codes à bruit
pseudo-aléatoire de données numériques.
Comme circuit générateur de code à bruit pseudo-
aléatoire, par lequel il est possible d'établir des codes et qui est approprié à une fabrication sous la forme d'un circuit intégré, on connaît un circuit décrit par exemple dans le JP-A-61-163088 et représenté à la figure 4. A la figure 4, G1 à Gn représentent des circuits portes de direction qui peuvent être construits en utilisant des portes NON-ET. Q indique une porte de somme logique exlusive EOR1 à EORn. SR1 à SRn sont des bascules ou flip-flops; AND1 à ANDn sont des portes ET; L1 à L6 sont des circuits de verrouillage; MPX est un multiplexeur; DE- MPX est un démultiplexeur; INV et INV sont des Ny2 inverseurs. Comme information initial.e nécessaire pour la production d'un code en utilisant un dispositif générateur de code tel qu'indiqué à la figure 4, il y a des données déterminant chacun des états (i) à (iii) comme cela est indiqué ci-dessous; (i) état initial des bascules; (ii) état de la réaction; et (iii) état de sélection du dernier étage des bascules. A la figure 4, CLK représente un signal d'horloge appliqué à chacune des bascules SR1 à SR n STB est un signal d'échantillonnage pour l'échange de codes,appliqué à la porte de direction G1 à Gn et CS est un signal de sélection de pastille; et LE est un signal de validation de verrouillage. DAT 0 à n représentent,les données (i) 'à (iii) telles qu'indiquées ci- dessus et sont appliquées aux circuits de verrouillage L1 à L3. La sortie des circuits de
verrouillage L1 est appliquée à chacune des portes G1 à Gn.
Les sorties des circuits de verrouillage L2 et L3 sont appliquées aux circuits ET AND1 à ANDn et au multiplexeur MPX
par les circuits de verrouillage L4 et L5, respectivement.
SEL O et 1 indiquent des sélectionsde données qui sélectionnent les données comme cela est indiqué au Tableau 1. Les circuits de verrouillage L1 à L3 sont commandés par la sortie du démultiplexeur DE-MPX et les. circuits de verrouillage L4 et L5 sont commandés par STB comme on l'a décrit précédemment. FB O à 2 et CAS sont les sorties utilisées pour connecter le circuit indiqué à la figure 4 en cascade. FB 2 est la sortie à trois états et PN est
le code de sortie (cdde à bruit pseudo-aléatoire).
TABLEAU 1
SEL 1I SEL O Donnée L L (i L H ( ii) H L (iii) t H H sans signification On expliquera d'abord le fonctionnement dans le
cas o le circuit indiqué à la figure 4 est utilisé seul.
La caractéristique de ce système réside dans le fait qu'un code d'une période longue souhaité peut être facilement obtenu en connectant un certain nombre de même circuits en cascade, lorsque le circuit indiqué à la figure 4 est
fabriqué sous la forme d'un circuit intégré.
Cependant, un circuit dece système fabriqué sous la forme d'un circuit intégré présente l'inconvénient que la très haute fréquence de fonctionnement est.abaissée par la connexion en cascade. Les figures 5A et B indiquent les trajets pour lesquels la transmission des signaux prend le plus long temps dans un circuit de l'art antérieur fabriqué
sous la forme d'un circuit intégré (que l'on appellera ci-
après trajets critiques). La figure 5A indique le trajet critique, dans le cas o le circuit intégré décrit ci-dessus est utilisé seul et la figure 5B dans le cas d-'un circuit IC, o deux circuits intégrés décrits ci-dessus sont connectés en cascade. Le trajet critique, dans le cas o plus de deux circuits intégrés sont connectés en cascade, est identique à B. Dans chaque cas, la construction fondamentale du trajet critique CL est SR - multiplexeur -- tampon de sortie à trois états, porte ET - porte EOR P porte de direction - SR. Cependant, lorsqu'ils sont connectés en cascade, comme le signal se propage deux fois (A) et (B) en dehors des circuits intégrés IC1 et IC2, le trajet critique devient long. Comme un tampon, une résistance de protection d'entrée, etc., sont nécessaires afin d'augmenter la capacité d'entraînement, d'élaborer une contre-mesure contre une rupture électrique statique etc., pour la propagation du signal entre différents circuits intégrés, le temps de retard est considérablement accru (correspondant
à td à la figure 5 B).
La présente invention a pour objet un circuit générateur de code à bruit pseudo-aléatoire approprié à une fabrication sous la forme d'un circuit intégré, permettant d'augmenter la vitesse de fonctionnement lorsqu'un certain nombre d'entre eux sont connectés en cascade et de rendre égale la très haute vitesse de fonctionnement dans le c'as o on
l'utilise seul à celle du cas o on les utilise en cascade.
Afin d'atteindre l'objectif ci-dessus, un circuit générateur de code à bruit pseudo-aléatoire selon la présente invention est caractérisé en ce qu'une unité d'une construction d'un registre à décalage qui y est utilisée comprend une porte de somme logique exclusive, une porte ET appliquant un signal de somme à l'entrée de la porte de somme logique exclusive décrite ci-dessus, une porte de direction, o la sortie de la porte de somme logique exclusive est introduite,et qui établit les valeurs initiales et change le fonctionnement du registre à décalage et une bascule ou flip-flop en série, suivant la porte de
direction décrite ci-dessus.
Les figures 3A et 3B indiquent la différence entre l'unité de la construction du registre à décalage utilisée dans le circuit générateur de code à bruit pseudo-aléatoire
selon les techniques de l'art antérieur et selon l'inven-
tion. Sur les figures, G1. est une porte de direction
établissant les valeurs initiales et changeant le fonction-
nement du registre à décalage; SR1 est une bascule ou flip-flop constituant le registre à décalage; et EOR1 est une porte de somme logique exclusive. Dans G1, a est'un signal de sortie de l'unité précédente de la construction du registre à décalage; b est un signal représentant la valeur initiale; c et d sont des signaux de commande
introduits pour changer les deux précédents.
Comme cela est évident, lorsque les figures 3A et B sont comparées, dans l'unité de la construction du registre à décalage selon l'invention, la position de G et de SR et celle de AND1 et EOR1 sont changées relativement à
celles selon la technique de l'art antérieur.
L'inventi.on sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparaîtront plus clairement au cours de la description
expli7z=ive qui va suivre faite en référence aux dessins schéma. annexés donnés uniquement à titre d'exemple illustrarn un mode de réalisation de l'invention et dans lesquels: - la figure 1 donne un schéma-bloc illustrant la construction d'un circuit générateur de code à bruit pseudoaléatoire selon la présente invention; - les figures 2A et 2B indiquent des trajets critiques des circuits intégrés selon l'invention; - les figures 3A et B sont des schémas indiquant la différence entre l'unité de la construction du registre à décalage selon les techniques de l'art antérieur et selon cette invention; - la figure 4 donne un schéma-bloc illustrant la construction d'un circuit générateur de code à bruit pseudoaléatoire selon l'art antérieur; et - les figures 5A et B indiquent les trajets critiques des circuits intégrés selon les techniques de
l'art antérieur.
La figure 1 donne un schéma-bloc illustrant la construction d'un circuit générateur de code à bruit pseudo-aléatoire selon cette invention-, o les symboles utilisés à la figure 4 représentent des articles identiques
ou similaires à ceux de la figure 1.
Les figures 2A et B montrent le trajet critique du circuit intégré indiqué à la figure 1, lorsqu'on l'utilise seul et lorsque deux circuits intégrés IC1 et IC2 indiqués à la figure 1 sont connectés en série. Le trajet critique, dans le cas o plus de deux circuits intégrés sont connectés en cascade,est identique à B. Selon les techniques de l'art antérieur, comme la porte de somme logique exclusive déterminant l'entrée du premier étage des bascules ou flip-flops SR dans le circuit générateur de code 2 indiqué à la figure 5 (IC2) était connectée au dernier étage du circuit générateur de code 1, le signal se propageait en dehors des circuits intégrés. Au contraire, selon la présente invention, comme la porte de somme logique exclusive décrite ci-dessus est à l'intérieur du circuit générateur de code 2 (IC2), il n'est plus nécessaire que le signal se propage en dehors des circuits intégrés. Pour cette raison, le trajet critique CL par la connexion en cascade est écourté (figure 2B) et de plus, il est égal à celui du cas o les circuits intégrés sont utilisés séparément. Le trajet constitué par un tampon d'entrée/sortie, une résistance de protection d'entrée, etc., a un temps de retard relativement important du fait de la propagation, qui est usuellement plus long que 10 ns,à cause des influences des distorsions de la forme d'onde dues à la capacité de l'ensemble, etc. En conséquence, on peut s'attendre à ce que non seulement la très haute fréquence de fonctionnement lorsqu'on l'utilise dans la connexion en cascade soit égale à celle obtenue lorsqu'on l'utilise seul mais,également,à ce que le temps de retard par la
connexion en cascade soit plus court que 10 ns.
Comme on l'a expliqué ci-dessus, selon cette invention, il est possible de tenter d'améliorer la
vitesse par la connexion en cascade des circuits généra-
teurs de code fabriqués sous la forme d'un circuit intégré et d'éliminer la différence entre la très haute fréquence de fonctionnement-lorsque le circuit est utilisé
seul et celle obtenue lorsqu'on les utilise en cascade.
Claims (1)
- R E V E N D I C A T I ONCircuit générateur de code à bruit pseudo-aléatoire, caractérisé en ce qu'un certain nombre d'unités d'une construction de registre à décalage comprenant: une porte de somme logique exclusive (EOR), une porte ET (AND) appliquant un signal de somme à l'entrée de ladite porte de somme logique exclusive, une porte de direction (G) o la sortie de ladite porte de somme logique exclusive est introduite et qui change l'établissement de la valeur initiale et le fonctionnement du registre à décalage et une bascule (SR) en série, suivant ladite porte de direction, sont disposées-de manière que la sortie d'une bascule dans une unité de la construction de registre à décalage soit appliquée à l'autre entrée de ladite porte de somme logique exclusive dans l'unité suivante de la construction de registre à décalage et le circuit générateur de code à bruit pseudo-aléatoire comprend de plus un moyen appliquant à chacune des portes de direction un signal pour établir les valeurs initiales et changerle fonctionnement du registre à décalage.
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| Date | Code | Title | Description |
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| ST | Notification of lapse |