FR2563955A1 - Circuit retardateur de signaux numeriques - Google Patents

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Abstract

UN CIRCUIT RETARDATEUR DE SIGNAUX NUMERIQUES QUI RETARDE PLUSIEURS SIGNAUX D'ENTREE NUMERIQUES AU MOYEN D'UN UNIQUE GROUPE DE DISPOSITIFS RETARDATEURS ET DE PLUSIEURS SECTIONS RETARDATRICES EST PRESENTE. LE GROUPE DE DISPOSITIFS RETARDATEURS 12 A 18 PRODUIT PLUSIEURS SIGNAUX D'HORLOGE DE PHASES DIFFERENTES. CHACUNE DES SECTIONS RETARDATRICES COMPORTE UN MOYEN DE SELECTION 20 A 26 SERVANT A SELECTIONNER L'UN DES SIGNAUX D'HORLOGE VENANT DU GROUPE DE DISPOSITIFS RETARDATEURS ET UN MOYEN DE VERROUILLAGE 28 A 34 SERVANT A VERROUILLER LE SIGNAL D'ENTREE NUMERIQUE EN REPONSE AU SIGNAL DE SORTIE DU MOYEN DE SELECTION. LE SIGNAL DE SORTIE DU MOYEN DE VERROUILLAGE EST LE SIGNAL D'ENTREE RETARDE, ET LA DUREE DE RETARD EST COMMANDEE PAR LE MOYEN DE SELECTION. LE GROUPE DE DISPOSITIFS RETARDATEURS EST UTILISE EN COMMUN POUR LES DIFFERENTES SECTIONS RETARDATRICES, DE SORTE QUE LE CIRCUIT RETARDATEUR EST SIMPLE ET PEU COUTEUX.

Description

La présente invention concerne un circuit retardateur de signaux
numériques qui comporte plusieurs sections retardatrices qui retardent chacune indépendamment un signal d'entrée numérique
pendant une durée voulue.
Par exemple, des signaux numériques émanant d'un géné- rateur de configurations numériques sont appliqués à un circuit numérique à vérifier. Dans ce cas, il est commode de faire varier
indépendamment la phase de chaque bit des signaux numériques paral-
lèles venant du générateur de configurations, c'est-à-dire de retarder chaque bit des signaux numériques indépendamment pendant une durée voulue selon les caractéristiques du circuit numérique soumis à l'essai. Même si le signal numérique est unique, il est
commode de produire plusieurs signaux de sortie numériques retar-
dant le signal numérique unique pendant des durées différentes. A
cet effet, il est besoin d'un circuit retardateur de signaux numé-
riques possédant plusieurs sections numériques.
Dans un circuit retardateur de signaux numériques classique, chacune des sections retardatrices comporte un moyen retardateur variable. Ce moyen retardateur variable comprend plusieurs dispositifs retardateurs (par exemple des lignes à retard, des lignes à retard à paramètres répartis, des dispositifs actifs comme des amplificateurs tampons, des portes logiques, etc.) qui sont connectés en série afin de retarder un signal numérique d'entrée, et un moyen de sélection servant à sélectionner l'un des signaux de sortie des dispositifs retardateurs afin d'ajuster la durée de retard. Puisque le circuitclassique nécessite les différents dispositifs retardateurs et le moyen de sélection pour chaque section retardatrice, plus le nombre des sections retardatrices augmente, et plus le nombre des dispositifs retardateurs augmente. Ainsi, le circuit devient coûteux et complexe. Il est nécessaire que les retards des dispositifs retardateurs contenus dans les sections retardatrices soient égaux entre eux de manière à accorder les caractéristiques de retard des sections retardatrices. Toutefois,
il est difficile d'accorder les caractéristiques de nombreux dis-
positifs retardateurs.
Selon L'invention, un circuit retardateur de signaux numériques comporte un-seul groupe d'un ou plusieurs dispositifs retardateurs permettant de retarder plusieurs signaux numériques d'entrée. L'unique groupe du ou des dispositifs retardateurs produit plusieurs signaux de sortie (y compris un signal non retardé) en retardant un signal d'horloge pendant des durées voulues différentes,
et il est utilisé en commun pour plusieurs sections retardatrices.
Chacune des sections retardatrices comporte un moyen de sélection
servant à sélectionner l'un des signaux de sortie du ou des dis-
positifs retardateurs communs et un moyen de verrouillage servant à verrouiller le signal numérique d'entrée en réponse au signal de sortie du moyen de sélection. Puisque le moyen de sélection est prévu dans chacune des sections retardatrices, la durée de retard peut être ajustée pour toutes les sections retardatrices. Les
dispositifs retardateurs sont communs à toutes les sections retar-
datrices, si bien que les caractéristiques de retard des sections retardatrices sont égales entre elLes et que Le circuit retardateur devient compact et peu coûteux. Il faut noter que la durée maximale de retard du signal d'horloge est comprise dans une période du
signal numérique d'entrée possédant la période minimale.
C'est donc un but de l'invention de proposer un dispo-
sitif retardateur de signaux numériques perfectionné servant à re-
tarder plusieurs signaux numériques d'entrée indépendamment pendant des durées différentes au moyen d'un unique groupe de dispositifs
retardateurs.
Un autre but de l'invention est de proposer un circuit retardateur de signaux numériques perfectionné comportant plusieurs sections retardatrices qui présentent les mêmes caractéristiques de retard. Un autre but de l'invention est de proposer un circuit retardateur de signaux numériques perfectionné qui est compact et
peu coûteux par rapport à la technique antérieure.
La description suivante, conçue à titre d'illustration
de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés,' parmi lesquels: - la figure 1 est un schéma de principe d'un premier mode de réalisation préféré selon l'invention; - la figure 2 est un diagramme temporel servant à expliquer le fonctionnement du mode de réalisation de la figure 1; et - la figure 3 est un schéma de principe d'un générateur
de configurations numériques comportant un deuxième mode de réali-
sation préféré selon l'invention.
Il est représenté sur la figure 1 un schéma de principe d'un premier mode de réalisation selon l'invention. Une borne 10 d'entrée de signal d'horloge est connectée à un circuit série constitué de dispositifs retardateurs 12 à 18. Ces dispositifs retardateurs sont par exemple des lignes à retard, des lignes à retard à paramètres répartis, une ligne à retard comportant des prises intermédiaires, ou bien des dispositifs actifs, par exemple
des amplificateurs tampons ou des portes logiques.
Dans la ligne retardatrice comportant les prises inter-
médiaires, chaque partie retardatrice fait fonction d'un dispositif retardateur. Les durées de retard des dispositifs retardateurs peuvent être égales entre elles ou peuvent être différentes les unes des autres. Chaque borne d'entrée D4 à DO de multiplexeurs à 26, faisant fonction de moyens de sélection, est respectivement connectée à la borne d'entrée 10 et aux extrémités de sortie des dispositifs retardateurs 12 à 18. Dans chacun des multiplexeurs 20 à 26, la borne de sortie Q se connecte à l'une des bornes d'entrée DO
à D4 en réponse à un signal de commande appliqué à la borne de com-
mande S. Des bascules 28 à 34 de type D, faisant fonction de moyens de verrouillage, possèdent des bornes d'entrée D respectivement destinées à recevoir des signaux numériques d'entrée de la part de! bornes 36 à 42 et elles possèdent des bornes d'horloge respectivement
destinées à recevoir les signaux de sortie Q des multiplexeurs 26.
Il faut noter qu'un unique signal d'entrée numérique peut être appliqué aux bornes d'entrée D de toutes les bascules 28 à 34. Les bornes de sortie Q des bascules 28 à 34 sont respectivement connectées
à des bornes de sortie 44 à 50. Chaque combinaison d'un des multi-
plexeurs 20 à 26 et d'une des bascules 28 à 34 constitue une sec-
tion retardatrice.
On va maintenant décrire le fonctionnement du mode de réalisation de la figure 1 en relation avec des formes d'onde présentées sur la figure 2. Lorsqu'un signal d'horloge A est appliqué
à la borne d'horloge 10 et est retardé par les dispositifs retarda-
teurs 12 à 18, les signaux de sortie retardés de ceux-ci sont
tels que présentés par les formes d'onde B à E. Dans ce mode de réa-
lisation, les durées de retard des dispositifs retardateurs sont
les mêmes.
Puisque les structures des sections retardatrices sont identiques, on ne discutera que la section retardatrice 20-28. Un signal d'entrée numérique F est appliqué à la borne d'entrée 36, o une période du signal d'entrée F (période d'horloge permettant de produire le signal F) est plus longue que la période du signal d'horloge E retardé par rapport au signal d'horloge A (durée totale
de retard des dispositifs retardateurs 12 à 18). Lorsque le multi-
plexeur 20 sélectionne le signal d'horloge A en fonction du signal de commande, la bascule 28 verrouille le signal d'entrée numérique F en réponse au flanc antérieur du signal d'horloge A, et le signal de sortie numérique présent sur la borne 44 est d'une forme d'onde G. Lorsque le multiplexeur 20 sélectionne le signal d'horloge B, un signal numérique H est obtenu sur la borne 44. Le signal de sortie H est retardé par rapport au signal de sortie G pendant la durée de retard du dispositif retardateur 12. De façon identique, lorsque le multiplexeur 20 sélectionne le signal d'horloge C, le signal de sortie numérique I est obtenu. Le signal de sortie I est retardé par rapport au signal de sortie G pendant la durée de retard totale des dispositifs retardateurs 12 et 14. Lorsque le multiplexeur 20 sélectionne le signal d'horloge D, le signal de sortie numérique J est retardé par rapport au signal de sortie G pendant la durée de retard totale des dispositifs retardateurs 12 à 16. Lorsque le signal d'horloge E est sélectionné, le signal de sortie numérique K est
retardé pendant la durée totale de retard des dispositifs retarda-
teurs 12 à 18.
Les sections retardatrices 22-30, 24-32 et 26-34
fonctionnent de la manière ci-dessus décrite. Lorsque les multi-
plexeurs 20 à 26 sélectionnent le signal d'horloge A, les durées de
retard des signaux de sortie numériques ne sont pas nulles par rap-
port aux signaux d'entrée numériques si les signaux d'entrée ne sont pas en phase avec le signal d'horloge A. Toutefois, ceci n'affecte pas les relations relatives de toutes les sections
retardatrices, parce que ceci affecte toutes les sections retar-
datrices. Comme discuté ci-dessus, on peut ajuster les déphasages des signaux de sortie numériques présents sur les bornes 44 à 50 en commandant indépendamment les durées de retard de chacune des
sections retardatrices.
La figure 3 montre un schéma de principe d'un généra-
teur de configurations numériques utilisant un deuxième mode de réalisation de l'invention. Des dispositifs identiques à ceux de la figure 1 sont désignés par les mêmes numéros de référence, et seules les différences existantes seront discutées. Un générateur 52 de signaux d'horloge de référence, par exemple un oscillateur à cristal,
produit un signal d'horloge devant être appliqué au dispositif re-
tardateur 12 et aux multiplexeurs 20 à 26. Des amplificateurs tampons 54 à 58 sont prévus entre les dispositifs retardateurs respectifs afin de compenser l'atténuation du signal d'horloge par les dispositifs retardateurs. Les amplificateurs tampons ne sont pas reliés aux côtés d'entrée des multiplexeurs 20 à 28, puisque les multiplexeurs ont une fonction tampon. Un circuit de commande 60 applique les
signaux de commande de sélection aux multiplexeurs 20 à 26.
Un diviseur de fréquence variable 62 divise la fréquence du signal d'horloge venant du générateur 52 de signaux d'horloge si
cela est nécessaire, et le signal de sortie du diviseur 62 est ap-
pliqué à un compteur d'adresse 64. Une mémoire 66 emmagasine une configuration numérique parallèle à quatre bits, et la configuration numérique est lue séquentiellement dans cette mémoire sous commande du signal d'adresse venant du compteur d'adresse 64. Chaque bit de la configuration numérique lue est appliqué à la borne d'entrée D de chacune des bascules 28 à 34. Les amplificateurs tampons 68 à 74 sont connectés entre les bornes de sortie Q des bascules 28 à 34 et
les bornes de sortie 44 à 50, respectivement.
Dans le mode de réalisation de la figure 3, les signaux de sortie venant de la mémoire 66 sont les signaux d'entrée numériques
appliqués au circuit retardateur. Il est possible de modifier la fré-
quence des signaux d'entrée-numériques en modifiant Le rapport de division du diviseur de fréquence 62. Puisque la fréquence d'horloge divisée est inférieure à la fréquence d'horloge du générateur 52 de signaux d'horloge, un fonctionnement erroné ne peut pas se produire par suite du changement de fréquence si la durée totale de retard des dispositifs!retardateurs 12 à 18 est fixée de manière à être plus courte que la période du signal d'entrée numérique produit avec le signal d'horloge non retardé. Il faut noter que les signaux d'entrée numériquessont synchronisés avec le signal d'horloge. Si les durées de retard de propagation des amplificateurs tampons 54
à 58 ne peuvent pas être négligées par rapport aux dispositifs re-
tardateurs 12 à 18, il faut alors les prendre en considération.
Alors, la configuration numérique constituée des bits qui possèdent les différences de retard voulues (déphasages) peut être obtenue
sur les bornes de sortie 44 à 50.
Comme précédemment décrit, l'invention utilise un
seul groupe de dispositifs retardateurs en commun pour les diffé-
rentes sections retardatrices, de sorte qu'il n'y a pas de disper-
sion des durées de retard dans les sections retardatrices et qu'il est possible de réduire le nombre des dispositifs retardateurs. Ainsi, les caractéristiques du circuit retardateur sont stables, et sa structure est simple et peu coûteuse. L'invention est efficace lorsqu'un degré élevé de précision est nécessaire pour la durée du retard ou
lorsque Le nombre des sections retardatrices est grand.
-Alors que la demanderesse a présenté et décrit ci-dessus
les modes de réalisation préférés de l'invention, il apparaîtra clai-
rement à l'homme de l'art que de nombreuses variantes et modifications peuvent être apportées dans les limites de L'invention. Par exemple,
il est possible de souhaiter un nombre quelconque de sections re-
tardatrices, et le moyen de sélection peut être une combinaison de
portes logiques ou un commutateur mécanique, à la place du multi-
plexeur. Le moyen de verrouillage peut être une bascule J-K. Les amplificateurs tampons insérés entre les dispositifs retardateurs
peuvent être de simples amplificateurs ou des circuits de porte.
Il est possible de prévoir des dispositifs retardateurs de compen-
sation de retard comme étages suivant les moyens de verrouillage pour compenser les retards de propagation des moyens de sélection et des moyens de verrouillage. Le signal de sortie d'un unique
moyen de sélection peut commander les différents moyens de ver-
rouillage. Les moyens retardateurs peuvent être des dispositifs retardateurs connectés en parallèle qui présentent des durées de retard différentes. Si L'on utilise une ligne à retard comme dis- positif retardateur, son impédance caractéristique doit être prise en compte. Si plusieurs circuits retardateurs selon l'invention sont connectés en série, iL est possible de retarder le signal
d'entrée numérique pendant une durée plus longue qu'une période.
Il est possible d'utiliser un seul dispositif retardateur, et le moyen de sélection peut sélectionner le signal d'horloge non retardé
ou le signal d'horloge retardé.
Bien entendu, l'homme de l'art sera en mesure d'ima-
giner, à partir du circuit retardateur dont la description vient
d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre
de l'invention.
2563-955

Claims (3)

R E V E N D I C A T I ON S
1. Circuit retardateur de signaux numériques, caractérisé en ce qu'il comprend: un dispositif retardateur (12 à 18) servant à retarder un signal d'horloge; un premier et un deuxième moyen de sélection (20 à 26) sélectionnant chacun une des bornes d'entrée et de sortie dudit dispositif retardateur; et un premier et un deuxième moyen de verrouillage (28 à 34) servant à verrouiller des signaux d'entrée numériques en réponse
à des signaux de sortie desdits premier et deuxième moyens de sélec-
tion, respectivement.
2. Circuit retardateur de signaux numériques seLon la revendication 1, caractérisé en ce que Ledit moyen de sélection est
un multiplexeur.
3. Circuit retardateur de signaux numériques selon la revendication, caractérisé en ce que ledit moyen de verrouillage
est une bascule.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60219675A (ja) * 1984-04-13 1985-11-02 Sony Corp 時間軸変換回路
JPS61195382A (ja) * 1985-02-26 1986-08-29 Toshiba Corp シンチレ−シヨンカメラ
US4714924A (en) * 1985-12-30 1987-12-22 Eta Systems, Inc. Electronic clock tuning system
JPH0681018B2 (ja) * 1986-03-31 1994-10-12 三菱電機株式会社 半導体集積回路
DE3616498A1 (de) * 1986-05-16 1987-11-19 Siemens Ag Verfahren und vorrichtung zur digitalen verzoegerung von ultraschallsignalen im empfangsfall
US4825109A (en) * 1986-06-13 1989-04-25 American Home Products Corporation Digital delay circuit
US5087842A (en) * 1988-01-06 1992-02-11 Digital Equipment Corporation Delay circuit having one of a plurality of delay lines which may be selected to provide an operation of a ring oscillator
JP2681972B2 (ja) * 1988-02-26 1997-11-26 日本電気株式会社 マスタスライス型半導体集積回路
JPH02130126U (fr) * 1988-08-06 1990-10-26
US4894626A (en) * 1988-09-30 1990-01-16 Advanced Micro Devices, Inc. Variable length shift register
SE469203B (sv) * 1988-11-18 1993-05-24 Ellemtel Utvecklings Ab Foerfarande och anordning foer att restaurera en datasignal
JPH0793558B2 (ja) * 1989-12-15 1995-10-09 安藤電気株式会社 タイミング信号遅延回路
US5073730A (en) * 1990-04-23 1991-12-17 International Business Machines Corporation Current transient reduction for vlsi chips
DE4142825A1 (de) * 1990-12-26 1992-07-02 Mitsubishi Electric Corp Synchronisierter taktgenerator
US5175452A (en) * 1991-09-30 1992-12-29 Data Delay Devices, Inc. Programmable compensated digital delay circuit
US5283631A (en) * 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
US5243227A (en) * 1991-11-01 1993-09-07 Hewlett-Packard Company Fine/coarse wired-or tapped delay line
DE69330056T2 (de) * 1992-01-31 2001-08-02 Konica Corp., Tokio/Tokyo Vorrichtung zur Signalverzögerung
US5420467A (en) * 1992-01-31 1995-05-30 International Business Machines Corporation Programmable delay clock chopper/stretcher with fast recovery
US5378950A (en) * 1992-02-03 1995-01-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit for producing activation signals at different cycle times
US5180937A (en) * 1992-02-28 1993-01-19 Lsi Logic Corporation Delay compensator and monitor circuit having timing generator and sequencer
US5389843A (en) * 1992-08-28 1995-02-14 Tektronix, Inc. Simplified structure for programmable delays
US5561692A (en) * 1993-12-09 1996-10-01 Northern Telecom Limited Clock phase shifting method and apparatus
US5554946A (en) * 1994-04-08 1996-09-10 International Business Machines Corporation Timing signal generator
US5666079A (en) * 1994-05-06 1997-09-09 Plx Technology, Inc. Binary relative delay line
SE504369C2 (sv) * 1995-05-02 1997-01-20 Ericsson Telefon Ab L M Fördröjningsanpassad klock- och datagenerator
JPH07244122A (ja) * 1995-08-31 1995-09-19 Advantest Corp 半導体試験装置用遅延補正回路
JPH0974340A (ja) * 1995-09-04 1997-03-18 Toshiba Corp コンパレータ回路
US5805003A (en) * 1995-11-02 1998-09-08 Cypress Semiconductor Corp. Clock frequency synthesis using delay-locked loop
JPH1091270A (ja) * 1996-09-13 1998-04-10 Sanyo Electric Co Ltd クロック制御方法およびその方法を用いた集積回路素子
US5945862A (en) * 1997-07-31 1999-08-31 Rambus Incorporated Circuitry for the delay adjustment of a clock signal
US6628157B1 (en) * 1997-12-12 2003-09-30 Intel Corporation Variable delay element for use in delay tuning of integrated circuits
US6175928B1 (en) * 1997-12-31 2001-01-16 Intel Corporation Reducing timing variance of signals from an electronic device
JP3338776B2 (ja) * 1998-03-12 2002-10-28 日本電気株式会社 半導体装置
US6127858A (en) * 1998-04-30 2000-10-03 Intel Corporation Method and apparatus for varying a clock frequency on a phase by phase basis
US6229336B1 (en) 1998-05-21 2001-05-08 Lattice Semiconductor Corporation Programmable integrated circuit device with slew control and skew control
US6255847B1 (en) 1998-05-21 2001-07-03 Lattice Semiconductor Corporation Programmable logic device
US6222407B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Dual mode programmable delay element
US6356132B1 (en) * 2000-01-31 2002-03-12 Agere Systems Guardian Corp. Programmable delay cell
DE10006236C2 (de) * 2000-02-11 2001-12-20 Infineon Technologies Ag Anordnung zum Generieren von Signalimpulsen mit definierten Pulslängen in einem Baustein mit BIST-Funktion
JP2001255958A (ja) * 2000-03-10 2001-09-21 Konica Corp クロック発生装置、基板および画像形成装置ならびにクロック発生方法
DE10127571A1 (de) * 2001-05-30 2002-12-05 Deutsche Telekom Ag Verfahren und Anordnung für digitale Übertragung mit AM-Sendern
US7595673B2 (en) * 2006-02-17 2009-09-29 Zoran Corporation Clock signal generator
US8963600B2 (en) * 2013-03-04 2015-02-24 Kabushiki Kaisha Toshiba Apparatus for programmable insertion delay to delay chain-based time to digital circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291241A (en) * 1978-02-20 1981-09-22 Hitachi, Ltd. Timing signal generating circuit
EP0091375A2 (fr) * 1982-04-05 1983-10-12 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Alignement programmable d'un équipement automatique de test
EP0136207A1 (fr) * 1983-08-01 1985-04-03 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Générateur de périodes de test pour arrangement de test automatique

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3443070A (en) * 1965-10-22 1969-05-06 Gen Electric Synchronized timing system for data processing
US3675049A (en) * 1970-04-24 1972-07-04 Western Electric Co Variable digital delay using multiple parallel channels and a signal-driven bit distributor
DE2608413A1 (de) * 1976-03-01 1977-09-08 Siemens Ag Schaltungsanordnung zur erhoehung der zeitgenauigkeit bei den impulsflanken von schaltimpulsfolgen in taktgesteuerten einrichtungen, insbesondere einrichtungen der fernmelde-u. datenverarbeitungstechnik
JPS5589798A (en) * 1978-12-28 1980-07-07 Kansai Electric Power Co Device for detecting intermediation position of reactor control rod
DE3023699A1 (de) * 1980-06-25 1982-01-14 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren und anordnung zur erzeugung von impulsen vorgegebener zeitrelation innerhalb vorgegebener impulsintervalle mit hoher zeitlicher aufloesung
JPS5814622A (ja) * 1981-07-20 1983-01-27 Advantest Corp 遅延回路
DE3217050A1 (de) * 1982-05-06 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Verzoegerungsschaltung fuer digitalsignale

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291241A (en) * 1978-02-20 1981-09-22 Hitachi, Ltd. Timing signal generating circuit
EP0091375A2 (fr) * 1982-04-05 1983-10-12 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Alignement programmable d'un équipement automatique de test
EP0136207A1 (fr) * 1983-08-01 1985-04-03 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Générateur de périodes de test pour arrangement de test automatique

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ELECTRICAL DESIGN NEWS, vol. 27, no. 7, mars 1982, page 166, Boston, Massachusetts, US; M. STOFKA: "Flip flops deglitch PROM output" *

Also Published As

Publication number Publication date
JPS60229521A (ja) 1985-11-14
DE3509904C2 (fr) 1989-06-01
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GB2158329B (en) 1987-07-29
GB8510502D0 (en) 1985-05-30
GB2158329A (en) 1985-11-06
FR2563955B1 (fr) 1991-12-27
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CA1251520A (fr) 1989-03-21

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