DE3217050A1

DE3217050A1 - Verzoegerungsschaltung fuer digitalsignale

Info

Publication number: DE3217050A1
Application number: DE19823217050
Authority: DE
Inventors: Kurt 8032 Gräfelfing Gasser
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1982-05-06
Filing date: 1982-05-06
Publication date: 1983-11-10

Description

Verzögerungsschaltung für Digitalsignale
Die Erfindung betrifft eine Verzögerungsschaltung für Digitalsignale.
Bei integrierten Schaltungen erhalten digitale Signale durch Laufzeiten der Gatter und Schaltzeiten der Kippstufen eine bestimmte Verzögerung. Je nach Technologie und Umfang der Schaltung liegt diese Laufzeit bei Werten von unter einer Nanosekurde bis einige 100 Nanosekunden. Ein Problem bei der Zusammenschaltung größerer Digitalschaltungskomplexe ist der große Toleranzbereich der Laufzeiten von ca. + 40 vom typischen Laufzeitwert. Oft ist deshalb die Funktion einer Schaltung nicht sichergestellt, wenn Maximalwerte des zulässigen Toleranzbereiches auftreten.
Diese Laufzeittoleranzen werden durch Laufzeitglieder mit verschiedenen Laufzeiten im Prüffeld abgeglichen.
Da es sich bei den Laufzeitgliedern um integrierte Schaltkreise handelt, ist der Arbeitsaufwand jedoch beträchtlich.
Aufgabe der Erfindung ist es, den Aufwand beim Laufzeitabgleich wesentlich zu verringern.
Diese Aufgabe wird bei einer Verzögerungsschaltung für Digitalsignale dadurch gelöst, daß ein Logikteil mit mindestens zwei Auswahleingängen vorgesehen ist, daß das Digitalsignal mit unterschiedlicher Verzögerung den Auswahleingängen über Laufzeitglieder zugeführt ist und daß eine AnsteuerlogSkschaltung zur Durchschaltung jeweils eines Auswahleinganges an den Ausgang der Verzögerungsschaltung vorgesehen ist.
Vorteilhaft ist, daß die Verzögerungsschaltung stets vorgesehen ist, es braucht somit nur noch die notwendige Laufzeit über die Ansteuerlogikschaltung eingestellt werden.
Es ist bei kleinen Laufzeiten zweckmäßig, daß dem ersten Auswahleingang kein Laufzeitglied vorgeschaltet ist.
Hierdurch ist bei der Verzögerungsschaltung auch eine sehr geringe Laufzeit einstellbar. Das erste Laufzeitglied sorgt dafür eine minimale Grundlaufzeit. Es ist natürlich ebensogut möglich,diese Grundlaufzeit, falls gewünscht, durch Schaltungsmaßnahmen in der Ausgangsleitung der Verzögerungsschaltung zu erzielen.
Es ist zweckmäßig, daß alle Laufzeitglieder in Reihe geschaltet sind.
Hierzu werden Laufzeitglieder mit derselben Laufzeit verwendet. Die Laufzeit der Verzögerungsschaltung kann in gleichbleibenden Stufen variiert werden.
Es ist für einige Anwendungsfälle vorteilhaft, daß Laufzeitglieder mit unterschiedlichen Laufzeiten an den ersten Auswahl eingang angeschaltet sind und daß ihre Ausgänge jeweils an einen der übrigen Auswahleingänge angeschaltet sind.
Bei dieser AusfUhrungsform addieren sich nicht die Laufzeittoleranzen der einzelnen Laufzeitglieder.
Hierdurch kann - bei höherem Aufwand - eine Verzögerungsschaltung mit kleineren Toleranzen hergestellt werden.
Es ist vorteilhaft, daß eine Reihenschaltung von mindestens zwei Verzögerungsschaltungen mit unterschiedlichen LaufzeitLereichen vorgesehen ist.
Es wird eine "Laufzeitdekade't mit einem großen Variationsbereich geschaffen, wenn zwei einstellbare Verzögerungsschaltungen in Reihe geschaltet werden.
Es ist natürlich ebenso möglich, eine einstellbare Verzögerungsschaltung mit einer anderen Verzögerungsschaltung, die eine konstante Laufzeit aufweist, in Reihe zu schalten. Hierdurch können Grundlaufzeiten von digitalen Schaltungen kompensiert werden.
Es ist günstig, daß das die Reihenschaltung in einem einzigen integrierten Baustein realisiert ist und daß eine gemeinsame Ansteuerlogik vorgesehen ist.
Auch die Reihenschaltung zweier Verzögerungsschaltungen kann in einem integrierten Baustein realisiert werden.
Hierdurch entsteht eine Verzögerungsschaltung mit großen Variationsbereichen der Laufzeit.
Es ist vorteilhaft, daß als Laufzeitglieder Logikelemente vorgesehen sind.
Als Laufzeitglieder bieten sich Logikelemente an, die in derselben Technologie wie die übrige digitale Schaltung ausgeführt sind.
Es ist zweckmäßig, daß eine Ansteuerlogik vorgesehen ist, deren Steuereingänge dual codiert sind.
Durch die Verwendung eines dualen Code können durch beispielsweise m Eingänge der Ansteuerlogikschaltung bereits 2m verschieaene Laufzeiten eingestellt werden.
Hierdurch werden nur wenige der häufig sehr knappen n3r-:nlul9l,unkte des integrierten Bausteines benötigt.
Bei einer Verwendung der Verzögerungsschaltung ist es vorteilhaft, daß sie in einem integrierten Baustein mit integriert ist.
Die Verzögerungsschaltung wird gleich in die übrige Logikschaltung mit hineinintegriert. Hierbei erfolgt auch sogleich eine Kompensation der minimalen Laufzeit der Logikschaltung, so daß nur noch wenige Anschlußpunkte des Logikbausteines zum Einstellen des in Frage kommenden Laufzeitbereiches der Verzögerungsschaltung benötigt werden.
Ein Ausführungsbeispiel der Erfindung wird anhand von Prinzipschaltbildern näher erläutert.
Es zeigen.
Fig. 1 ein Prinzipschaltbild der Verzögerungsschaltung, Fig. 2 ein Ausführungsbeispiel der Verzögerungsschaltung, Fig. 3 ein erstes Anwendungsbeispiel und Fig. 4 ein zweites Anwendungsbeispiel.
Das Prinzipschaltbild in Fig. 1 zeigt eine Verzögerungsschaltung mit einem Digitalsignal-Eingang Io und einem mit einem Digitalsignal-Ausgang OD. Der Digitalsignal-Eingang IO ist über ein erstes Laufzeitglied T0 mit einem ersten Auswahleingang E0 eines Logikteils LT verbunden. Der erste Auswahleingang E0 ist über ein zweites Laufzeitglied T1 mit einem zweiten Auswahleingang E1 verbunden; ebenso sind die weiteren Auswahleingänge Eo bis En über weitere Laufzeitglieder mit jeweils dem vorangegangenen Auswahleingang verbunden. Der Logikteil LT stellt einen tIultlplexer dar, der jeweils einen A.us*aahleingang Eo bis Fn an den Digitalsignal-Ausgang OD durch schaltet. Gesteuert wird diese Durchschaltung von einer Ansteuerlogikschaltung AL über deren Steuereingänge Ao bis Am Die Ansteuerung erfolgt zweckmäßigerweise entsprechend dem dualen Code.
Das erste Laufzeitglied TO kann dann entfallen, wenn die Verzögerungsschaltung nur eine kleine Grundlaufzeit aufweisen soll.
In Fig. 2 ist ein Ausführungsbeispiel dargestellt.
Als Laufzeitglieder T1 bis Tn der Verzögerungsschaltung sind Verstärker eingezeichnet, die beispielsweise aus jeweils zwei Invertern bestehen. Der Digitalsignal-Eingang ID und die Ausgänge der Laufzeitglieder T1 bis Tn sind über jeweils ein UNP-Gatter U6 bis Un mit jeweils einem Eingang eines ODER-Gatters OD1 verbunden, dessen Ausgang dem Digitalsignal-Ausgang OD -entspricht.
Jeder zweite Eingang jedes UND-Gatters ist mit der Ansteuerlogikschaltung AL verbunden.
Entsprechend der an den Steuereingängen AO bis An der Ansteuerlogikschaltung AL anliegenden Binärkombination wird jeweils nur ein einziges UND-Gatter UO bis Un leitend und schaltet das Digitalsignal mit der entsprechenden Laufzeitverzögerung an den Digitalsignal-Ausgang OD durch. Die Ansteuerlogikschaltung AL ist entsprechend einer "1 aus n" Schaltung aufgebaut.
In Fig. 3 ist ein Anwendungsbeispiel für die Verzögerungsschaltung V dargestellt. Auf einer Baugruppe BG1 befindet sich ein integrierter Baustein LSI1, Dieser enthalt einen Taktgenerator TG zur Erzeugung von Arbeitstakten. Die Verzögerungsschaltung V ist ebenfalls in dem integrierten Baustein LSI1 integriert.
Die Ausgänge des Taktgenerators werden nochmals über D-Kippstufen K1 bis K3 geführt, deren Takteingängen der am Tahteingang ITo der Baugruppe 3G1 anliegende Arbeitstakt zugeführt wird. Hierdurch wird vermieden, daß die an den Taktausgängen 0T1 bis OT3 abgegebene Takte Störimpulse aufweisen. Der Arbeitstakt gelangt über die Verzögerungsschaltung V ebenfalls zum Taktgenerator TG. Die Laufzeit der Verzögerungsschaltung V wird so eingestellt, daß die wirksame Flanke des Arbeitstaktes die vom Taktgenerator abgegebenen Impulse ca. in der Mitte abtastet.
In Fig. 4 ist auf einer zweiten Baugruppe BG2 in einer zweiten integrierten Schaltung LSI2 ein Speicher ST realisiert. Die Daten werden diesem Speicher über einen Dateneingang IDA zugeführt, über einen Eingang ITE wird dem Speicher der Einlesetakt zugeführt und über einen weiteren Eingang ITA wird dem Speicher ST der Auslesetakt zugeführt. Der Auslesetakt gelangt ueber eine Logikschaltung LS2 zum Speicher ST und zu einer weiteren Verzögerungsschaltung VI. Der Ausgang des Speichers ist wiederum über eine vierte. Kippstufe-K4 geführt, der über die Verzögerungsschaltung Vi der Auslesetakt zugeführt wird. Die Verzögerungsschaltung V1 wird wiederum so eingestellt, daß die vom Speicher ST abgegebenen Daten in ihrer Impulsmitte abgetastet werden und an dem Ausgang ODA der vierten Kippstufe K4 frei von Störimpulsen abgegeben werden.
Die einstellbare Verzögerungsschaltung wird zweckmäßigerweise auch dann verwendet, wenn die Verarbeitung yon Daten auf unterschiedlichen Baugruppen erfolgt, diese Daten aber zum gleichen ZeitpunXt benötigt werden.
9 Patentansprüche 4 Figuren Leerseite

Claims

Patentansprüche 1. Verzögerungsschaltung für Digitalsignale, d ad u r c h g e k e n n z e i c h n e t, daß ein Logikteil (LT) mit mindestens zwei Auswahleingängen (0-En) vorgesehen ist, daß das Digitalsignal mit unterschiedlicher Verzögerung den Auswahleingängen (EO-En) über Laufzeitglieder (T0-Tn) zugeführt ist und daß eine Ansteuerlogikschaltung (AL) zur Durchschaltung jeweils eines Auswahleinganges (20 bis E=) an den Ausgang (OD) der Verzögerungsschaltung vorgesehen ist.
2. Verzögerungsschaltung nach Anspruch 1, d ad u r c h g e k e n n z e i c h n e t, daß dem ersten Auswahleingang (Eg) kein Laufzeitglied vorgeschaltet ist.
3-. Verzögerungsschaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß alle Laufzeitglieder (TO bis Tn; T1 bis Tn) in Reihe geschaltet sind.
4. Verzögerungsschaltung nach Anspruch 1 oder 2, d a d u r c h g e k ein n z e i c h n e t, daß Laufzeitglieder (T1 bis Tn) mit unterschiedlichen Laufzeiten an den ersten Auswahleingang (Eo) angeschaltet sind und daß ihre Ausgänge jeweils an einen der übrigen Auswahleingänge (E1 bi.s "n) angeschaltet sind.
5. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß eine Reihenschaltung von mindestens zwei Verzögerungsschaltungen mit unterschiedlichen Laufzeit bereichen vorgesehen ist.
6. Veraögerungsschaltung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß das die Reihenschaltung in einem einzigen integrierten Baustein realisiert ist und daß eine gemeinsame Ansteuerlogik vorgesehen ist.
7. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß als Laufzeitglieder (T0 bis Tn) Logikelemente vorgesehen sind.
8. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß eine Ansteuerlogik (AL) vorgesehen ist, deren Steuereingänge (Ao bis Am) dual codiert sind.

9, Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß sie in einem integrierten Baustein (LSI1) mit integriert ist.