Allgemein betrifft die vorliegende Erfindung elektronische
Systeme, bei denen eine genaue und stabile Signalflanken
einstellung erforderlich ist. Genauer gesagt bezieht sich
die Erfindung bei Computertestsystemen für die Überprüfung
integrierter Schaltungen auf ein System zum Addieren einer
zeitlichen Verzögerung auf ein Eingangssignal. Das sich er
gebende Signal ist stabil, (d. h. es hat lediglich eine ge
ringe Drift oder Schrägheit) bezüglich Änderungen der Ver
sorgungsleistung und der Temperatur.
Allgemein bezieht sich daher die Erfindung auf eine Zeit
feineinstellvorrichtung nach dem Oberbegriff des Patentan
spruchs 1, auf ein Kalibrierungsverfahren nach dem Oberbe
griff des Patentanspruchs 6 sowie auf ein Verfahren zur Ka
librierung einer Zeitfeineinstellvorrichtung nach dem Ober
begriff des Patentanspruchs 8.
Üblicherweise verwenden die Hersteller von Testsystemen für
integrierte Schaltungen die Bipolartechnologie zur Reali
sierung der Zeitsteuerung. Jedoch haben Hochleistungslösun
gen, wie beispielsweise diejenigen, die mit Bipolartechno
logie implementiert sind, eine beschränkte Funktionalität
verglichen mit Lösungen in Niederleistungstechnologie, wie
beispielsweise der CMOS-Technologie. Ferner benötigen derar
tige Hochleistungslösungen häufig eine zusätzliche Wasser
kühlung, um eine arbeitsfähige Systemumgebung aufrecht zu
erhalten.
Für Fachleute ist es verständlich, daß Lösungen bzw. Ausfüh
rungen unter Verwendung der CMOS-Technologie im Gegensatz zu
der Bipolartechnologie in einem erheblichem Umfang die Sy
stemleistungsanforderungen reduzieren und daher eine Was
serkühlung überflüssig machen können. Die CMOS-Technologie
bietet einen höheren Grad der Funktionalität bei erheblich
verminderter Leistung.
Ein Aspekt der Testsystementwicklung betrifft die Konstruk
tion von Vektor-Formatierern. Ein Vektor-Formatierer erzeugt
grobe zeitliche Flanken, die für die Überprüfung integrier
ter Schaltungen verwendet werden. Die Erfinder des vorlie
genden Anmeldungsgegenstandes haben früher einen Vektor-For
matierer entworfen, der Spezifikationen von hohen Anfor
derungen erfüllt, wie beispielsweise die Spezifikationen
einer niedrigen Schrägheit oder Drift oder eines niedrigen
Zitterns bzw. einer niedrigen Instabilität innerhalb der
kritischen Signalwege der integrierten Schaltungsvorrich
tung. Die groben zeitlichen Flanken, die durch Vektor-Forma
tierer erzeugt werden, erfordern jedoch allgemein eine ge
wisse Feinabstimmung.
Die Probleme, die mit bisherigen Entwürfen einhergehen, wer
den unter Bezugnahme auf eine Implementierung verdeutlicht,
bei der die Feinabstimmung durch Treiben des Ausgangssigna
les des Vektor-Formatierers in einer Zeitfeineinstellvor
richtung des Types BT605 von der Firma Brooktree Corpora
tion, San Diego, CA erhalten wird. Diese Zeitfeineinstell
vorrichtung des Types BT605 bewirkt eine Feinzeiteinstellung
bezüglich der Flankenzeitdrift bzw. der relativen Zeiten
zwischen den einzelnen Flanken des Eingangssignalverlaufes.
Da diese BT605-Zeitfeineinstellvorrichtung in Bipolartech
nologie implementiert ist, erfordert diese Konstruktion hohe
Leistungsanforderungen verglichen mit einer CMOS-Implemen
tierung.
Ferner ist die Bipolarlösung unter Verwendung der BT605-Zeit
feineinstellvorrichtung in ihrer Bandbreite aufgrund der
Rampen-Komparator-Technik begrenzt. Diese Rampen-Kompara
tor-Technik umfaßt das Laden eines Kondensators mit einem
Konstantstrom zum Erzeugen einer Spannungsrampe, die an
schließend unter Verwendung eines Komparators mit einer Be
zugsspannung verglichen wird. Das Erfordernis der Entladung
des Kondensators zwischen den Flanken führt zu einer be
grenzten Bandbreite.
Ferner erfordert diese BT605-Zeitfeineinstellvorrichtungs-Im
plementierung N Schaltungen des Types BT605, wobei N die
Anzahl der funktionalen Testpins multipliziert mit der An
zahl der Datenformattypen pro Flanke ist. Die Erfordernisse
hinsichtlich der Leistung und des Raumes dieser Bipolarim
plementierung sind daher mit dem Faktor N zu multiplizieren.
Diese Leistungs- und Raum-Anforderungen könnten erheblich
vermindert werden, wenn die Bipolar-Zeitfeineinstellvorrich
tung vermieden wird und wenn die Funktionen des Vektor-For
matierers und der Zeitfeineinstellvorrichtung auf einer
Siliziumscheibe integriert werden, welche unter Verwendung
der CMOS-Technologie hergestellt wird. Die Herausforderung
bei der Konstruktion eines derartigen Systemes liegt in der
Konstruktion einer Zeitfeineinstellvorrichtung unter Verwen
dung von CMOS-Technologie, das zumindest den Eigenschaften
eines Systemes in konventioneller Bipolartechnologie gleich
kommt. Diese Zielsetzung ist eine Herausforderung, da man
üblicherweise die Bipolartechnologie hinsichtlich der höhe
ren Bandbreite als der CMOS-Technologie überlegen ansieht.
Obwohl gewisse CMOS-Zeitfeineinstellkonstruktionen existie
ren, die eine zeitliche Feineinstellung bei groben zeitli
chen Flanken vornehmen, sind deren Leistungsfähigkeit in
Hinblick auf Drift und Instabilität unzureichend. (In diesem
Zusammenhang wird verwiesen auf die Fachveröffentlichung von
Branson et al. "Integrated PIN Electronics for a VLSI Test
System", IEEE International Test Conference 1988, Seiten 23
bis 27.) Diese bestehenden CMOS-Konstruktionen verwenden
Vielfachverzögerungselemente, die mit einem Abgriff versehen
sind oder in einer Multiplex-Art ausgeführt sind, um die ge
wünschte Verzögerung zu erzielen. Redundante Hardware Ele
mente und große RAM-Speicher mit Festwertzugriffstabellen
werden für die Kalibrierung benötigt. Da die Leistungsdaten
hinsichtlich der Drift und der Linearität derartiger CMOS-Inte
grationen von Verzögerungsleitungen nicht den Marktan
forderungen entsprechen, werden solche CMOS-Konstruktionen
nur bei Systemen mit niederen Leistungsdaten eingesetzt.
Bislang wurden für die Erzeugung einer feinen Zeiteinstel
lung mit hohen Leistungsdaten Bipolaruntersysteme verwendet,
die eine hohe Leistungsaufnahme haben.
Wie die Erläuterung der momentanen Technologie verdeutlicht,
besteht ein erheblicher Bedarf innerhalb der Testsystem-Her
stellerindustrie an einer integrierten Lösung für preisgün
stige Zeitfeineinstellvorrichtungen mit niedriger Leistungs
aufnahme und hohen Betriebsanforderungen, die auf dem glei
chen Chip mit einem Vektor-Formatierer integriert sind.
Daher liegt der vorliegenden Erfindung die Aufgabe zugrunde,
eine Vorrichtung sowie Verfahren der eingangs genannten Art
so weiterzubilden, daß das Erfordernis von Bipolarteilen mit
hoher Leistungsaufnahme, die gegebenenfalls eine Wasserküh
lung erfordern, entfällt, ohne daß irgendein nennenswerter
Verlust hinsichtlich der Betriebseigenschaften oder Funktio
nalität eintritt.
Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1
sowie durch Verfahren gemäß den Ansprüchen 6 und 8 gelöst.
Die Integration des Vektor-Formatierers und der Zeitfein
einstellvorrichtung unter Verwendung einer Niederleistungs
technologie, wie beispielsweise der CMOS-Technologie, ermög
licht eine erhöhte Funktionalität bei der Implementierung
auf dem Chip mit erheblich verminderter Leistungsanforderung
und Raumanforderung.
Die vorliegende Erfindung schafft eine Konstruktion unter
Verwendung der CMOS-Technologie oder einer äquivalenten
Technologie zur Integrierung der benötigten Zeitfeinein
stellvorrichtungen auf dem gleichen Chip wie der Vektor-For
matierer. Die vorliegende Erfindung vermindert in einem
erheblichem Maße die Anforderungen an die Systemleistung,
macht die Wasserkühlung überflüssig und erhält sowie über
trifft die Betriebsleistungsdaten von in Bipolartechnik
realisierten Zeitfeineinstellvorrichtungen. Da eine Imple
mentierung unter Verwendung der CMOS-Technologie sich in
einem erheblichen Umfang von einer Implementierung in Bi
polar-Technologie unterscheidet, konnten für die Zwecke der
Erfindung nicht die gleichen Schaltungstypen verwendet wer
den, die bei der Bipolar-Technologie eingesetzt werden. Als
Ergebnis hiervon liefert die Erfindung eine neue Schaltungs
konstruktion unter Verwendung von CMOS-Technologie.
Allgemein liefern das System und das Verfahren der vorlie
genden Erfindung strukturell einen Weg zur Integration von
Zeitfeineinstellvorrichtungen auf dem gleichen Chip unter
Verwendung einer Technologie, wie beispielsweise der CMOS-Tech
nologie, im Gegensatz zu der Bipolar-Technologie, um
eine erhöhte Funktionalität bei erheblich verminderter Lei
stungsaufnahme zu ermöglichen.
Das System und Verfahren nach der Erfindung liefern einen
Weg, bei dem eine erheblich engere Kontrolle bezüglich der
Verminderung der zeitlichen Veränderlichkeit der logischen
Elemente in einer integrierten Schaltung aufgrund von Pro
zeßveränderungen, Temperaturveränderungen und Leistungs
versorgungsveränderungen erreicht wird, welche während der
Herstellung und des Betriebes des Chips auftreten. Insbeson
dere wird eine verminderte Drift für die logischen Elemente,
die in CMOS-Technologie realisiert sind, erreicht, indem
Pseudo-NMOS-Schaltungen (n-Kanal-MOS-Schaltungen) verwendet
werden. Diese Pseudo-NMOS-Schaltungen werden so genannt, da
diese Schaltungen eine Verhältnislogik implementieren, wie
dies bei Schaltungen der Fall ist, die unter Verwendung der
NMOS-Technologie realisiert sind. Ferner wird die
Pseudo-NMOS-Schaltung unter Verwendung eines PMOS-FET (p-Kanal
MOS-Feldeffekttransistor) implementiert, wobei eine Steuer
spannung vorgesehen ist, die analog zur Verarmungslast bei
NMOS-Schaltungen ist. Von der Funktion her stellen daher
Pseudo-NMOS-Schaltungen eine Emulation von NMOS-Schaltungen
selbst dann dar, wenn die Pseudo-NMOS-Schaltungen nicht in
technischer Weise in NMOS-Technologie implementiert sind.
Die vorliegende Erfindung ist bei elektronischen Geräten an
wendbar, bei denen der Flankeneinstellzeitpunkt kritisch
ist. Ein Ausführungsbeispiel betrifft Computertestsysteme,
die für das Testen integrierter Schaltungen verwendet wer
den. Pseudo-NMOS-Implementierungen werden verwendet, um ne
gative zeitliche Flanken bzw. negative Taktflanken zu ver
zögern. Weitere Ausführungsbeispiele der vorliegenden Erfin
dung umfassen Pseudo-PMOS-Schaltungen für die gesteuerte
Verzögerung von positiven zeitlichen Flanken bzw. positiven
Taktflanken. Wiederum andere Ausführungsbeispiele der vor
liegenden Erfindung umfassen Pseudo-NMOS/PMOS-Schaltungen
für die gesteuerte Verzögerung sowohl der positiven wie auch
der negativen Flanken.
Gemäß der Erfindung umfaßt die Schaltungsarchitektur einen
Stromspiegel-Digital-Anaolog-Wandler (DAW), der eine Steuer
spannung zu wenigstens einem Zeitfeineinstelluntersystem auf
einem integrierten Schaltungschip liefert. Da der DAW als
Stromspiegel ausgeführt ist, kompensiert die Steuerspannung
von dem DAW automatisch die Temperaturveränderungen und Lei
stungsversorgungsänderungen, die auf dem Chip auftreten. Das
Zeitfeineinstelluntersystem umfaßt eine Unterstützungsspei
cher- und Decodier-Schaltung für ein Verzögerungsleitungsun
tersystem. Das Verzögerungsleitungsuntersystem umfaßt Ver
zögerungselemente, die miteinander mit einem verdrahteten
ODER-Multiplexer verknüpft sind. Sämtliche kritischen Zeit
gabeelemente sind unter Verwendung der oben beschriebenen
Pseudo-NMOS-Technologie implementiert. Als Ergebnis hiervon
liefert die vorliegende Erfindung ein System und ein Verfah
ren für die Leistungsversorgungs- und Temperatur-Kompensa
tion und für die Steuerung der Verzögerung von groben zeit
lichen Flanken zum feinen Abstimmen der groben Flanken be
züglich der Zeit unter Verwendung einer Implementierung, die
eine erhöhte Funktionalität bei erheblich verminderten Lei
stungsanforderungen verglichen mit bisherigen Entwürfen er
möglicht.
Die Erfindung überwindet die Nachteile des Standes der Tech
nik, die oben wiedergegeben wurden, und liefert die folgen
den Vorteile.
Ein Vorteil der Verwendung von Pseudo-NMOS-Vorrichtungen
liegt in der Tatsache, daß die Steuerspannung verwendet wer
den kann, um die Geschwindigkeit der Vorrichtung einzustel
len. Als Ergebnis kann der Anwender durch Veränderung eines
Bezugsstromes Prozeßvariationen oder dergleichen kompensie
ren. Ferner hat eine Pseudo-NROS-Schaltung eine niedrige
Drift aufgrund der Leistungsversorgungs- und Temperatur-Kom
pensation verglichen mit standardmäßigen CMOS-Schaltungen,
so daß sich eine Implementierung einer hochverdichteten in
tegrierten Schaltung (VLSI) mit hohen Betriebsleistungsdaten
ergibt.
Weitere Vorteile der vorliegenden Erfindung basieren auf der
Verwendung der CMOS-Technologie. Da die CMOS-Technologie
eine erhöhte Funktionalität bei erheblich verminderten Lei
stungsaufnahmeanforderungen verglichen mit ähnlichen Imple
mentierungen in anderen Technologien, die höhere Leistung
erfordern, liefert, kann das System auf einfachere Weise mit
anderen Systemen integriert werden, die unter Verwendung der
CMOS-Technologie implementiert sind, als dies im Falle der
Bipolar-Technologie der Fall wäre. Ferner beseitigt die Ver
wendung der CMOS-Technologie das Erfordernis einer Wasser
kühlung, die bei einigen Anwendungen mit Bipolar-Teilen be
nötigt wird.
Die vorliegende Erfindung schafft gleichfalls eine automa
tische Kalibrierung von Herstellungsprozeßvariationen und
Photolithographie-Variationen, die über den integrierten
Schaltungschip auftreten. Der Kalibrierungsprozeß wird durch
ein Kalibrierungsaufzeichnungsgerät gesteuert, welches eine
Mittelung von Daten ermöglicht, um in statistischer Weise
die Kalibrierungsgenauigkeit zu verbessern. Ferner sind das
Kalibrierungsaufzeichnungsgerät und die Verzögerungsleitung
derart angeordnet, daß die Schaltung in indirekter Weise
ihre eigene Verzögerung bezüglich einer genauen Zeitflanke
messen kann, so daß sie ihren eigenen Betrieb während des
Herstellungstestens überwacht.
Der Erfindungsgegenstand kann eine Mehrzahl von Zeitfeinein
stelluntersystemen umfassen, die zusammen mit einem einzigen
Digital-Analog-Wandler integriert sind, um die Fähigkeit zur
Bezugnahme auf verschiedene Verzögerungsleitungen pro inte
griertem Schaltungschip zu liefern, um feingestaffelte Ver
zögerungen für ein Eingangssignal oder mehrere Eingangssig
nale zu liefern. Die Erfindung schafft diese feinen Verzö
gerungseinstellungen durch digitale Programmierung der Kapa
zität eines Puffers.
Ferner ermöglicht die Schaltungsarchitektur gemäß der Erfin
dung eine größere Bandbreite (Durchlaß) bezogen auf bekannte
Systeme. Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend unter Bezugnahme auf die bei
liegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm auf hohem Niveau eines Zeitfein
einstellsystemes gemäß der Erfindung;
Fig. 2 ein Blockdiagramm auf hohem Niveau von einem der in
Fig. 1 gezeigten Zeitfeineinstelluntersystemen ge
mäß der Erfindung;
Fig. 3 ein Blockdiagramm eines der Verzögerungselemente
gemäß Fig. 2 gemäß der vorliegenden Erfindung;
Fig. 4 ein Blockdiagramm eines Digital-Analog-Wandlersy
stemes (DAW-Systemes) gemäß der vorliegenden Er
findung;
Fig. 5 ein repräsentatives logisches Diagramm eines Pseu
do-NMOS-Verzögerungselementes nach der Erfindung;
Fig. 6 ein repräsentatives logisches Diagramm eines Pseu
do-PMOS-Verzögerungselementes nach der vorliegenden
Erfindung;
Fig. 7 ein repräsentatives logisches Diagramm einer Verzö
gerungsleitung nach der Erfindung;
Fig. 8 ein repräsentatives logisches Diagramm eines ver
drahteten ODER-Multiplexers nach der Erfindung;
Fig. 9 ein Blockdiagramm einer Zeitfeineinstellvorrichtung
nach der Erfindung;
Fig. 10 ein Flußdiagramm eines bevorzugten Verfahrens einer
PCNTRL-Signalkalibrierung, die bei einem bevorzug
ten Ausführungsbeispiel der Erfindung verwendet
wird;
Fig. 11 ein Flußdiagramm eines bevorzugten Verfahrens einer
Feinverzögerungskalibrierung, die bei einem bevor
zugten Ausführungsbeispiel der Erfindung verwendet
wird; und
Fig. 12 ein Flußdiagramm eines bevorzugten Verfahrens einer
Grobverzögerungskalibrierung, die bei einem bevor
zugten Ausführungsbeispiel der Erfindung verwendet
wird.
Allgemein liefern das System und das Verfahren gemäß der
vorliegenden Erfindung einen Weg zur Integration von Zeit
feineinstellvorrichtungen auf dem gleichen Chip unter Ver
wendung einer Technologie, wie beispielsweise der CMOS-Tech
nologie, im Gegensatz zu der Bipolar-Technologie, um eine
erhöhte Funktionalität bei verminderter Leistungsaufnahme zu
schaffen.
Das System und Verfahren gemäß der Erfindung arbeiten zur
Schaffung einer programmierbaren Verzögerungsleitung für ein
oder mehrere Eingangssignale mit groben zeitlichen Flanken.
Die programmierbare Verzögerung ist in der ersten Ordnung
stabil bezüglich Schwankungen der Leistungsversorgung und
der Temperaturen. Diese Stabilität ist erforderlich, um das
Verhalten der zu testenden Schaltung von dem Verhalten des
Testgerätes selbst zu isolieren. Insbesondere wird eine ver
minderte Drift für die logischen Elemente erhalten, die in
CMOS-Technologie unter Verwendung von Pseudo-NMOS-(n-Kanal-
MOS)-Feldeffekttransistor-(FET)-Schaltungen implementiert
sind.
Der Erfindungsgegenstand findet Anwendungen in elektroni
schen Geräten, bei denen die zeitliche Lage der ansteigenden
oder fallenden Flanke eines Signales kritisch ist. Ein Aus
führungsbeispiel eines derartigen Anwendungsfalles betrifft
ein Computertestsystem, welches für die Überprüfung bzw. das
Testen integrierter Schaltungen eingesetzt wird. Pseudo-
NMOS-Implementierungen werden verwendet, um negative Zeit
flanken oder Taktflanken zu verzögern. Weitere Ausführungs
beispiele des Erfindungsgegenstandes umfassen Pseudo-PMOS-Schal
tungen für die gesteuerte Verzögerung positiver zeit
licher Flanken. Wiederum andere Ausführungsbeispiele der
vorliegenden Erfindung umfassen Pseudo-NMOS/PMOS-Schaltungen
für die gesteuerte Verzögerung sowohl negativer als auch po
sitiver Flanken. Die spezielle Verzögerung kann entweder
durch abwechselnde Anordnung von Pseudo-PMOS-Elementen und
Pseudo-NMOS-Elementen oder durch Aufbau eines Elementes so
wohl mit PMOS-Steuerspannungen als auch mit NMOS-Steuerspan
nungen realisiert werden.
Diese Pseudo-NMOS-Schaltungen, (welche nachfolgend auch als
PNMOS-Schaltungen bezeichnet werden), sind derart genannt,
da sie eine Verhältnis-Logik implementieren, wie dies bei
Schaltungen der Fall ist, die unter Verwendung der NMOS-Tech
nologie implementiert sind. Die PNMOS-Technik wird unter
Verwendung eines p-Kanal-MOSFET mit einer Steuerspannung
implementiert, die analog zur Verarmungsbetriebsart-NMOS-FETs
ist. Pseudo-PMOS-Ausführungsbeispiele, die unter Ver
wendung von n-Kanal-MOSFETs implementiert sind, kommen
gleichfalls in Betracht.
Übliche Verarmungsmode-NMOS-FETs haben eine negative Schwel
lenspannung, was bedeutet, daß der Kanal des FET leitfähig
ist, wenn eine Spannung von Null Volt an seine Gateelektrode
angelegt wird. Bei Pseudo-NMOS-Schaltungen wird eine Steuer
spannung an die Gateelektrode eines PMOS-FET eines standard
mäßigen CMOS-Gerätes derart angelegt, daß der PMOS-FET die
ganze Zeit leitfähig bleibt. Beispielsweise wird ein Pseu
do-NMOS-Inverter durch Treiben des Gate des PMOS-FET eines
CMOS-Inverters mit einer Steuerspannung gebildet. Daher
bleibt der PMOS-FET eingeschaltet. Als Ergebnis arbeitet der
CMOS-Inverter ähnlich wie ein NMOS-Inverter, bei dem der
Last-FET, der an die Versorgungsspannung gekoppelt ist,
ständig eingeschaltet ist und das Eingangssignal verwendet
wird, um das Gate des NMOS-FET des CMOS-Inverters zu steu
ern. Daher wird die Pseudo-NMOS-Schaltung aus einer Stan
dard-CMOS-Schaltung mit einem PMOS-FET und einem NMOS-FET
gebildet, die einen reinen NMOS-Inverter technisch nachah
men, obwohl diese Schaltung in technischem Sinne keine
NMOS-Schaltung darstellt.
Der Erfindungsgegenstand wird nunmehr unter Bezugnahme auf
die Blockdiagramme der Fig. 1 bis 12 erläutert.
Fig. 1 zeigt ein Blockdiagramm mit einer Struktur auf hohem
Niveau bezüglich eines Zeitfeineinstellsystemes 101, welches
verwendet wird, um eine veränderliche Anzahl (n) von genau
gesteuerten Ausgangssignalen 102 mit fein abgestimmten zeit
lichen Flanken aufgrund einer veränderlichen Anzahl (n) von
Eingangssignalen 103 mit groben zeitlichen Flanken zu schaf
fen.
Das System besteht aus zwei grundlegenden Schaltungsblöcken:
einem Stromspiegel-Digital-Analog-Wandler (DAW) 104 und
einem oder mehreren Zeitfeineinstellblöcken 106, 108, 110,
die mit den Bezugszeichen TV1, TV2 und TVn bezeichnet sind.
Jede Zeitfeineinstellschaltung 106 bis 110 kann verwendet
werden, um ein Eingangssignal 103 zu verzögern, um ein zeit
lich verzögertes Ausgangssignal 102 zu schaffen. Die n-Ein
gangssignale 103 werden einer der Zeitfeineinstellvorrich
tungen 106, 108, 110 zugeführt, um die groben zeitlichen
Flanken einzustellen, um n-Ausgangssignale 102 mit feinen
zeitlich abgestimmten Flanken zu schaffen.
Der Stromspiegel-DAW 104 erzeugt ein Steuerspannungssignal
(PCNTRL) 112, welches automatisch Temperaturschwankungen und
Leistungsversorgungsschwankungen kompensiert, wie nachfol
gend detailliert unter Bezugnahme auf Fig. 4 erläutert wer
den wird. Der Stromspiegel-DAW 104 ist derart programmier
bar, daß das PCNTRL-Signal 112 so eingestellt werden kann,
daß eine Verzögerungssteuerung geschaffen wird. Diese
Steuerung kann auch verwendet werden, um Prozeßvariationen
einzustellen. Das PCNTRL-Signal wird jeder Zeitfeineinstell
vorrichtung 106, 108, 110 zugeführt, die auf dem Chip des
Zeitfeineinstellsystemes 101 angeordnet sind.
Fig. 2 zeigt ein Blockdiagramm eines Zeitfeineinstellunter
systemes 106 und seiner Unterstützungsschaltung. Wie in Fig.
2 dargestellt ist, empfängt das Zeitfeineinstelluntersystem
106 das PCNTRL-Signal 112 und das Dateneingangssignal 203
und liefert ein Datenausgangssignal 204 als Ergebnis der
Funktionalität der Zeitfeineinstellvorrichtung und der Un
terstützungsschaltung. Insbesondere umfaßt die Unterstüt
zungsschaltung für die Zeitfeineinstellvorrichtung 106 eine
Verzögerungsleitung 206. Die Verzögerungsleitung 206 umfaßt
einen Block 208, der einen oder mehrere Verzögerungselement
blöcke 210, 212, 214 und einen verdrahteten ODER-Multiplexer
215 umfaßt. Der verdrahtete ODER-Multiplexer 215 ist elek
trisch mit den Verzögerungselement 210 bis 214 über Verbin
dungen 216 gekoppelt. Die speziellen Eigenschaften der Ver
zögerungselemente 210, 212 und 214 sowie der Verzögerungs
leiter 206 werden nachfolgend unter Bezugnahme auf die Fig.
5 und 6 sowie unter Bezugnahme auf die Fig. 7 und 8 de
tailliert erläutert.
Fig. 3 zeigt ein Blockdiagramm eines der Verzögerungsele
mente 210, die in dem Block 208 enthalten sind. Das Verzö
gerungselement 210 bewirkt mittels einer digitalen Steuerung
die Hinzufügung von Kapazitäten von äußerst geringen Beträ
gen, um feinabgestuft eine Verzögerung des Eingangssignales
203 zu bewirken. Das Verzögerungselement 210 empfängt das
PCNTRL-Signal 112 und das Eingangssignal 203 sowie das
Steuerbuseingangssignal 306. Das PCNTRL-Signal 112 wird als
Spannung einem Pseudo-NMOS-Inverter 307 zugeführt, der die
ses invertiert und das Eingangssignal 203 puffert.
Ein Satz von Kondensatorbankschaltungen 308 ist mit einem
inneren Knoten 310 verbunden. Die Kondensatorbankschaltungen
308 liefern programmierbare Kapazitäten an den inneren Kno
ten 310. Daher können kleine Beträge der Kapazitäten an den
inneren Knoten 310 über eine digitale Steuerung addiert wer
den. Insbesondere werden die Kondensatorbankschaltungen 308
über eine binäre Schaltung und Thermometerdecoder-Logik
schaltung 312, welche über den Steuerbuseingang 306 ange
schlossen ist, abgestimmt. Die Decoderlogikschaltung 312
legt ein binäres Steuersignal an die Kondensatorbankschal
tung 308 entsprechend eines speziellen digitalen Eingangs
signales an, welches durch den speziellen Anwendungsfall be
stimmt wird. Die Decoderlogikschaltung 312 liefert eine zu
sätzliche Thermometerdecodierung zur Steuerung weiterer Kon
densatorschaltungsbanken, um Nichtlinearitäten in der Schal
tung zu vermindern. Der Knoten 310, an den eine bestimmbare
Menge von Kapazitäten von der Kondensatorschaltungsbank 308
angelegt wird, wird verwendet, um einen zweiten Pseudo-NMOS-In
verter 314 zu steuern, der gleichfalls das PCNTRL-Signal
112 als Steuerspannung empfängt. Das vorliegende Signal an
dem Knoten 310 wird wiederum durch den Inverter 314 inver
tiert, um ein verzögertes, fein abgestimmtes Ausgangssignal 318
zu schaffen, das den gleichen logischen Zustand wie das
Eingangsignal 203 hat.
Da der DAW 104 zu einer stabilen Feststromquelle in Bezug
gesetzt ist, wie nachfolgend detailliert erläutert wird,
bewirkt das PCNTRL-Signal 112 eine automatische Anpassung
hinsichtlich Temperaturvariationen und Leistungsversorgungs
variationen. Mit anderen Worten wird unter einer theoreti
schen Betrachtung eine "feste" Verzögerung unabhängig von
Leistungsversorgungsvariationen und Temperaturvariationen
geschaffen, wodurch dem System eine einzigartige Methode der
Temperaturkompensation und Leistungsversorgungskompensation
verliehen wird.
Ein repräsentatives Logikdiagramm des DAW 104 gemäß der vor
liegenden Erfindung wird nachfolgend unter Bezugnahme auf
Fig. 4 erläutert. Der DAW 104 ist gemäß dieser Darstellung
mit einem programmierbaren Pseudo-NMOS-(PNMOS)-Kapazitäts
verzögerungselement 210 über eine Spannungssteuerung oder
ein PCNTRL-Signal 112 verbunden, das von einem Knoten 108
als Abgriff abgeleitet wird. Der DAW 104 umfaßt einen
PMOS-FET 410, dessen Gate und Drain mit Analogstromquelle 412
verbunden sind. Diese Verbindungen schaffen den Knoten 408,
der eine automatische Einstellung bewirkt, um eine Spiege
lung der gleichen Stromgröße (Iref) vorzunehmen, welche
durch die Stromquelle 412 zugeführt wird.
Eine Mehrzahl von PMOS-FET-Bankschaltungen 414, 416, 418,
420, 422 und 430 sind schaltbar mit dem Knoten 408 des DAW
104 verbunden, um kleine Spannungseinstellungen des Knotens
408 zu ermöglichen. Bei einem bevorzugten Ausführungsbei
spiel umfaßt die Schaltungsbank 414 einen FET, die Schal
tungsbank 416 zwei FETs, die Schaltungsbank 418 vier FETs,
die Schaltungsbank 420 acht FETs und die Schaltungsbanken
422 bis 430 jeweils 16 FETs.
Die Spannungseinstellungen werden durch einen digitalen
Eingang 432 gesteuert, der in einem digitalen Format die
erforderliche Einstellung festlegt. Wie durch einen Decoder
434 verdeutlicht wird, wird das digitale Eingangssignal 432
decodiert, um in schaltbarer Weise ausgewählte FET-Banken
mit dem Knoten 408 zu verbinden. Dies gestattet es, daß be
stimmte Größen der FET-Breiten von den Banken 414 bis 430 zu
der Breite des PMOS-FET 410 addiert werden. Die Ausgangslei
tung des Decoders 434, der der Schaltungsbank 414 ent
spricht, stellt das Bit mit der geringsten Bedeutung (LSB)
dar, während die Leitung entsprechend der Schaltungsbank 430
das Bit mit der höchsten Bedeutung (MSB) darstellt. Der
Strom, der gespiegelt für das PNMOS-Verzögerungselement 210
erzeugt wird, wird durch das Breiten-Längen-Verhältnis der
Gesamtzahl der PMOS-FETs in dem DAW 104 und durch das Brei
ten-Längen-Verhältnis des PNMOS-Verzögerungselementes 210
festgelegt. Diese Beziehung folgt folgender Gleichung:
(es sei angenommen, daß Sättigung vorliegt).
Die FET-Breite des Stromspiegel-DAW 104 ist veränderlich,
wie durch folgende Gleichung wiedergegeben wird:
WDAW = W₀ + NWi
In dieser Gleichung bezeichnen:
W₀ = die anfängliche äquivalente Kanalbreite des Systemes,
N = der Wert des digitalen Eingangs 432 und
Wi = die Kanalbreite des FET mit dem Bit der geringsten
Bedeutung (LSB).
Daher gilt für den gespiegelten Strom folgende Gleichung:
In dieser Gleichung wird von der Annahme ausgegangen, daß
sich sämtliche FETs in ihrer Sättigung befinden, wobei diese
Annahme jedoch nicht immer erfüllt ist. Nichtsdestoweniger
ist diese Gleichung hilfreich, um die Betriebsweise des
DAW-Systemes zu verdeutlichen.
Da die Ausgangsspannung (PCNTRL112) durch einen Stromspiegel
gesteuert wird, kompensiert der DAW 104 Änderungen der Tem
peratur und der Leistungsversorgung, so daß der Strom IREF
reflektiert wird, wie dies durch die obigen Gleichungen be
schrieben wird.
Zwei verschiedene Arten der Decodierung werden durch den De
coder 434 eingesetzt. Bei dem bevorzugten Ausführungsbei
spiel ist eine Vielzahl von PMOS-FET-Schaltungsbanken mit
dem DAW 104 an einem Knoten 408 verbunden. Die PMOS-FET-Schal
tungsbanken 420 bis 430 liefern das MSB (höchstwertige
Bit) für den Stromspiegel. Diese Bits werden unter Verwen
dung einer Thermometerdecodierungsmethode decodiert, bei der
inkrementale Einheiten ohne binäre Gewichtung decodiert wer
den. Ein Beispiel dieser sogenannten Thermometerdecodierung
für die Werte Null bis Drei ist in der Tabelle 1 darge
stellt.
Im Gegensatz hierzu liefern die PMOS-FET-Schaltungsbanken
414 bis 418 die niedrigstwertigen Bits (LSB) des Stromspie
gels. Diese Schaltungsbanken werden ausgewählt, indem ein
binäres Decodierungsverfahren ausgewählt wird. Hierbei wird
gemäß einer standardmäßigen binären Gewichtung decodiert.
Der Teilerpunkt, zwischen dem binären Decodieren und dem
Thermometer-Decodieren wird durch die spezielle Anwendung
festgelegt. Bei einem bevorzugten Ausführungsbeispiel be
wirkt der Teilerpunkt in einer FET-Schaltungsbank mit 16
PMOS-FETs ein 16-zu-1 MSB-zu-LSB-Verhältnis. Dieses Verhält
nis steht im Gegensatz zu einem 64-zu-1 MSB-zu-LSB-Verhält
nis, falls eine strikte binäre Decodierung durch die gesamte
Gruppe der FET-Schaltungsbanken eingesetzt wird. Der sich
ergebende Effekt besteht darin, daß eine Gerätefehlanpassung
aufgrund der Verarbeitung auf das 16-zu-1 MSB-zu-LSB-Ver
hältnis reduziert wird.
Die Übertragungsfunktion der Spannung an dem Knoten 408 ist
nichtlinear und umgekehrt proportional zu N, wobei N der
Wert des digitalen Eingangssignales 432 ist. Das
PCNTRL-Signal 112, das an dem Knoten 408 erzeugt wird, wird dem
variablen Kapazitätsverzögerungselement 210 zugeführt, um
das Verzögerungselement 210 in die Lage zu versetzen, auf
das Eingangssignal 203 mit den groben zeitlichen Flanken
eine spezielle Verzögerung auszuüben. Wie nachfolgend de
taillierter erläutert werden wird, schafft das Verzögerungs
element 210 ein zeitlich fein abgestimmtes Ausgangssignal
316 (vergleiche Fig. 3).
Die Funktion des digitalen Eingangssignales 432 und des
PCNTRL-Signales 112 (der gespiegelte Strom an dem Knoten
408) sind umgekehrt proportional zu N gemäß folgender Glei
chung:
(es sei angenommen, daß Sättigung vorliegt).
Hieraus folgt:
(es sei angenommen, daß Sättigung vorliegt).
In dieser Gleichung ist VGS äquivalent zu dem PCNTRL-Signal
112, wobei hierauf als positive Versorgungsspannung 411 Be
zug genommen wird. VT bezeichnet die Schwellenspannung des
PMOS-FET 410 und der PMOS-FET-Schaltungsbanken 414 bis 430.
Obwohl sowohl die Spannung als auch der Strom von dem DAW
104 in einer umgekehrten Beziehung zu N stehen, ist die Ver
zögerung, die durch das Verzögerungselement 210 geschaffen
wird, proportional zu dem digitalen Eingangssignal 432.
Dieses Merkmal der vorliegenden Erfindung wird am besten da
durch verdeutlicht, daß die zeitliche Größe betrachtet wird,
die erforderlich ist, um den Kondensator C mit einem kon
stanten Strom zu laden.
annäherungsweise gilt:
Indem der gespiegelte Strom von dem DAW 104 für den Wert I
in die obige Gleichung eingesetzt wird, ergibt sich:
Anders ausgedrückt läßt sich diese Gleichung folgendermaßen
formulieren:
Daher wird die lineare Verzögerung für die oben angegebene
Situation durch folgende intrinsische Verzögerung gegeben:
Hierzu addiert sich folgende diskrete Verzögerungszeit:
Diese Größe wird durch die digitale Programmierung von dem
digitalen Eingangssignal 432 addiert.
Das Verzögerungselement 210 der vorliegenden Erfindung, das
in Fig. 5 gezeigt ist, wird nachfolgend erläutert. Die
grundlegende Schaltungsarchitektur des Verzögerungselementes
210 umfaßt einen Pseudo-NMOS-Puffer oder einen Pseudo-PMOS-Puf
fer, der aus zwei Pseudo-NMOS-Invertern oder zwei Pseudo-
PMOS-Invertern 307 und 314 mit einer programmierbaren Kapa
zität 308 aufgebaut ist, die zu dem inneren Knoten 310 zwi
schen Invertern 307 und 314 zugefügt ist.
Die Pseudo-NMOS-Schaltung, die in Fig. 5 gezeigt ist, be
wirkt eine feine zeitliche Abstimmung der negativen zeitli
chen Flanke des Eingangssignales 203. Eine Pseudo-PMOS-Schal
tung, wie sie in Fig. 6 gezeigt ist, liefert eine feine
zeitliche Abstimmung einer positiven Zeitflanke des Ein
gangssignales 203. Gleiche Bezugszeichen in diesen Figuren
bezeichnen identische oder funktional ähnliche Elemente.
Die Gates der PMOS-FETs 502 und 504 der Pseudo-NMOS-Inver
terausführungsform, die in Fig. 5 gezeigt ist, sowie die
Gates der NMOS-FETs 602 und 604 der Pseudo-NMOS-Inverteraus
führungsform, die in Fig. 6 gezeigt ist, werden durch das
PCNTRL-Signal 112 angesteuert, das durch den DAW 104 erzeugt
wird. Wie erläutert wurde, stellt eine unabhängige Variable
N die digitalen Eingangssignale 432 für den DAW dar. Die
Übertragungsfunktion zwischen dem Ausgangssignal des Strom
spiegels und dem digitalen Eingangssignal steht in einer um
gekehrt proportionalen Beziehung zu N. Da der DAW zu einer
stabilen Feststromquelle in Beziehung steht, stellt das
PCNTRL-Signal 112 automatisch Temperaturveränderungen und
Leistungsversorgungsveränderungen ein. Daher wird eine Tem
peraturkompensation und eine Leistungsversorgungskompensa
tion für die Pseudo-NMOS-Inverter und die Pseudo-PMOS-Inver
ter geschaffen.
Das PCNTRL-Signal 112 reguliert den Ladestrom (der von dem
DAW gespiegelte Strom), mit dem die veränderliche Kapazität
308 geladen wird, und wird verwendet, um die Verzögerung des
Puffers 210 einzustellen. Für die Zwecke der vorliegenden
Erfindung wird das PCNTRL-Signal 112 gleichfalls zur Elimi
nierung von Prozeßvariationen eingesetzt, um auf diese Weise
eine nominale Zeitverzögerung zu erhalten. Durch Änderung
des Spiegelverhältnisses des DAW ändert sich der Ladestrom.
Die Ladezeit zum Laden des inneren Knoten ist umgekehrt pro
portional zu dem Ladestrom. Jedoch ist der Ladestrom umge
kehrt proportional zu der DAW-FET-Breite. Daraus folgt, wie
bereits erwähnt wurde, daß die Verzögerung proportional zu
der DAW-FET-Breite ansteigt.
Die veränderliche Kapazität 308 gemäß der vorliegenden Er
findung wird erhalten, indem die Gate-Source-Spannung (VGSS)
von einem oder von mehreren NMOS-FETs moduliert wird. Das
Gate eines jeden NMOS-FET ist mit dem inneren Knoten 310 des
Puffers 210 verbunden. Die Sourceelektrode und die Drain
elektrode sind miteinander kurzgeschlossen. Die Gate-Kapazi
tät wird wirksam in die Schaltung eingeschaltet oder aus der
Schaltung herausgeschaltet, indem der Source-Drain-Knoten
mit der negativen bzw. positiven Versorgungsspannung beauf
schlagt wird. Daher können kleine, fein gesteuerte Größen
der Kapazität zu dem inneren Knoten 310 über eine digitale
Steuerung zugefügt werden. Für Fachleute ist es offenkundig,
daß die Größe des Kondensator-FET derart gewählt ist, daß
eine feine Zeitabstimmungsauflösung, die von dem Anwendungs
fall der Erfindung gefordert ist, erzielt wird. Die Anzahl
der an den inneren Knoten angebrachten Kondensatoren ist
durch die Erfordernisse des Dynamikbereiches vorgegeben. Da
die Verzögerung des Elementes linear proportional zu der Ka
pazität des inneren Knotens ist, bietet diese Technik eine
lineare Beziehung zwischen der programmierten Kondensator
einstellung und der Verzögerung der Schaltung. Für die Zweck
der vorliegenden Erfindung werden Kondensatoren höherer
Ordnung als Kondensatorschaltungsbanken implementiert, um
Nichtlinearitäten zu reduzieren.
Eine Pseudo-NMOS-Implementierung gemäß Fig. 5 wird verwen
det, um negative zeitliche Flanken zu verzögern. Weitere
Ausführungsbeispiele der Erfindung umfassen Pseudo-PMOS-Schal
tungen für eine gesteuerte Verzögerung positiver zeit
licher Flanken (vergleiche Fig. 6).
Wiederum weitere Ausführungsbeispiele der vorliegenden Er
findung umfassen Pseudo-NMOS/PMOS-Schaltungen für die ge
steuerte Verzögerung sowohl der positiven als auch der ne
gativen Flanken. Diese spezielle Verzögerung kann erzielt
werden, indem entweder Pseudo-PMOS (PPMOS)-Elemente und
Pseudo-NMOS (PNMOS)-Elemente abwechselnd angeordnet werden
oder indem ein Element sowohl mit PMOS- wie auch mit NMOS-Steuer
spannungen realisiert wird.
Wie in Fig. 5 gezeigt ist, umfaßt des PNMOS-Verzögerungs
element 210 Inverter 307 und 314 und verschiedene Kondensa
torschaltungsbanken 518, 524, 528, 534, 538 und 544, die
allgemein mit dem Bezugszeichen 308 bezeichnet sind und von
der Decoderschaltung 312 angesteuert werden und in Parallel
schaltung mit dem inneren Knoten 310 verbunden sind.
Der Inverter 307 umfaßt einen PMOS-FET 502, dessen Gate-Elek
trode mit dem PCNTRL-Signal 112 verbunden ist. Der PMOS-FET
512 bleibt ständig eingeschaltet, jedoch ist dessen
Leitfähigkeit durch Änderung der Spannung des PCNTRL-Signa
les 112 veränderlich. Das Einstellen dieser Spannung model
liert das Laden der Kapazität an dem inneren Knoten 310.
Der Inverter 307 umfaßt gleichfalls einen NMOS-FET 506, der
ein Eingangssignal 203 empfängt, das an dessen Gate-Elektro
de anliegt. Der PMOS-FET 502 und der NMOS-FET 506 arbeiten
zusammen, um das Eingangssignal 203 zu invertieren. Ein in
vertiertes Ausgangssignal von dem Inverter 307 wird an dem
Knoten 310 durch die genannte Kondensatorschaltungsbank 308
verzögert, welche schaltbar mit dem Knoten verbunden ist.
Die Kondensatorschaltungsbanken der niedrigen Ordnung (FET-Schal
tungsbanken mit weniger als acht FETs) werden durch
Steuersignale G1 bis G3 aktiv geschaltet (vergleiche Leitun
gen 520, 522 und 526). Wenn sie aktiv sind, d. h. einge
schaltet sind, arbeiten die FETs wie Kondensatoren und bil
den eine Ladungssenke für den Knoten 310, um dadurch ein
Signal zu verzögern, das sich von dem Inverter 307 zu dem
Inverter 314 ausbreitet. Steuersignale G1 bis G3 sind
boole′sch codiert, um eine zusätzliche Kapazität an den
Knoten 310 in einer linearen Art anzulegen. Die Bits höherer
Ordnung (FET-Schaltungsbanken mit acht oder mehr FETs) wer
den durch die Steuersignale G4 und G5 aktiv geschaltet (ver
gleiche Leitungen 530, 532). Die Steuersignale G4 und G5
sind Thermometer-codiert, um ein Vorrichtungsfehlanpassung
aufgrund von Prozeßtoleranzen zu minimieren. Die Leitungen
520, 522, 526, 530, 532 umfassen den Steuerbus 306, der oben
unter Bezugnahme auf Fig. 3 diskutiert wurde. Eine erste
Kondensatorschaltungsbank 518 umfaßt einen NMOS-FET, der in
Parallelschaltung mit seinem Gate an den Knoten 310 ange
schlossen ist und einen kurzgeschlossenen Source-Drain-Kno
ten hat, der durch das Gate-Steuereingangssignal G1 auf der
Leitung 520 gesteuert wird. Das Signal G1 wird durch einen
Inverter 521 logisch invertiert und gepuffert. Das Eingangs
signal G1 ist das niedrigstwertige Bit (LSB) des Steuerwor
tes, welches die Eingangssignale G1 bis G5 umfaßt. Das Gate
steuereingangssignal G2 auf der Leitung 522 wird durch einen
Inverter 523 invertiert und gepuffert und steuert den kurz
geschlossenen Source-Drain-Knoten eines Paares von parallel
geschalteten FETs, welche die Kondensatorbank 524 bilden.
Die Kondensatorbank 524 ist mit dem Knoten 310 verbunden, um
das nächsthöherwertige Bit des Knotens zu steuern. Ein Gate-Steu
ereingangssignal G3 auf der Leitung 526, welches durch
einen Inverter 527 invertiert wird, steuert eine Gruppe von
vier FETs, die zusammen eine Kondensatorschaltungsbank 528
bilden. Die Kondensatorschaltungsbank 528 liegt parallel zu
dem Knoten 310 über die Gates der Kondensatorschaltungsbank
528, um das nächsthöherwertige Bit des Knotens zu steuern.
Ein logisches NOR-Gate 529 für ein Gate-Steuereingangssignal
G4 auf der Leitung 530 und ein Gate-Steuereingangssignal G5
auf der Leitung 532 steuert den Source-Drain-Knoten einer
Kondensatorschaltungsbank 534. Die Schaltungsbank 534 umfaßt
acht NMOS-FETs, die das nächsthöherwertige Bit der Verzö
gerung für den Knoten 310 bilden. Ein Inverter 535 erzeugt
ein invertiertes Ausgangssignal 536 des Gate-Steuereingangs
signales G4. Ein Ausgangssignal 536 steuert den Source-
Drain-Knoten einer Kondensatorschaltungsbank 538 mit acht
NMOS-FETs, die eine kapazitive Verzögerung für das nächst
höherwertige Bit an dem Knoten 310 bilden. Die Gate-Steuer
eingangssignale G4 und G5 werden an jeweilige Eingangsan
schlüsse eines logischen NAND-Gatters 540 angelegt. Ein
Ausgangssignal 542 des logischen NAND-Gatters 540 steuert
den Source-Drain-Knoten einer Kondensatorschaltungsbank 544.
Die Kondensatorschaltungsbank 544 umfaßt acht NMOS-FETs, die
eine kapazitive Verzögerung des höchstwertigen Bits (MSB)
für den Knoten 310 bilden.
Es sei angemerkt, daß die FETs der ersten vier Kondensator
schaltungsbanken in einer binären Art angeordnet sind (1, 2,
4, 8), um programmierte Kapazitätsfähigkeiten zu liefern,
die durch eine binäre Decodierung der Eingänge G1 bis G3
geliefert werden. Die beiden höchstwertigen Bits G4 und G5
werden in einer Thermometer-Art in der Weise decodiert, daß
die Kondensatorschaltungsbank 308 aus acht NMOS-FETs anstel
le des darauffolgenden binären Äquivalentes von sechzehn ge
bildet ist. Die Thermometer-Decodierung ist derart, daß die
drei Acht-FET-Kondensatorbanken 534, 538 und 544 in einer
monotonen Weise eingeschaltet werden, wenn die Eingangssig
nale G4 und G5 von einer binären Null (00 2) bis zu einer
binären Drei (11 2) ansteigen.
Das verzögerte Signal an dem Knoten 310, das durch die Kon
densatorschaltungsbanken 308 gebildet wird, ist ein Ein
gangssignal des Gates des NMOS-FET 508 des Inverters 314.
Der Inverter 314 umfaßt den NMOS-FET 508 und den PMOS-FET
504, wobei das PCNTRL-Signal 112 mit dem Gate des PMOS-FET
504 verbindbar ist, so daß dessen Leitfähigkeit einstellbar
ist. Das verzögerte Datensignal an dem Knoten 310 wird dann
erneut invertiert, um ein Datenausgangssignal 316 zu erzeu
gen, das logisch mit dem Dateneingangssignal 203 konsistent
ist.
Wie in Fig. 6 gezeigt ist, hat das Pseudo-PMOS-Verzögerungs
element einen Eingang 203, der mit dem Gate des p-Kanal-FET
602 des ersten Inverters 307 verbunden ist. Der Ausgang des
ersten Inverters 307 ist mit dem Gate des p-Kanal-FET 604
des zweiten Inverters 314 verbunden. Das PCNTRL-Signal 112
ist mit dem Gate der n-Kanal-FETs 606 und 608 verbunden.
Diese Umkehrung des Steuersignales und der Eingangssignale
gestattet eine gesteuerte Verzögerung der positiven Signal
flanken.
Die Verzögerungsleitung 206 gemäß der vorliegenden Erfindung
wird nunmehr erläutert. Die Verzögerungsleitung ist eine
Strukturkombination von Verzögerungselementen 210, die elek
trisch mit einem in PNMOS-Schaltungstechnik aufgebauten
ODER-Multiplexer 215 verbunden sind (vergleiche Fig. 2).
Insbesondere ist eine Gruppe von Verzögerungselementen se
riell derart angeordnet, daß der Datenausgang von einem Ver
zögerungselement mit dem Dateneingang des nächsten Verzö
gerungselementes verbunden ist. Ein Teil dieser Gruppe von
gestapelten Verzögerungselementen wird verwendet, um die
Eingangssignalflanke in kleinen zeitlichen Inkrementen zu
verzögern, während ein anderer Teil dieser Gruppe der gesta
pelten Verzögerungselemente verwendet wird, um große zeit
liche Verzögerungen zu bewirken. Ein weiterer Teil dieser
Gruppe kann zu Kalibrierungszwecken eingesetzt werden.
Fig. 7 zeigt ein logisches Diagramm einer Struktur auf hohem
Niveau bezüglich eines bevorzugten Ausführungsbeispieles der
Verzögerungsleitung 210 der vorliegenden Erfindung. Die Ver
zögerungsleitung 206 umfaßt in Reihe geschaltete Verzöge
rungselemente 706 bis 726 und einen PNMOS-geschalteten ODER-Mul
tiplexer 215. Die Verzögerungselemente 706, 708 und 714
umfassen feine Verzögerungselemente F1, F2, . . ., Fn, wäh
rend die Verzögerungselemente 716, 718, und 726 grobe Ver
zögerungselemente C1, C2, . . ., Cn haben. Das Eingangssignal
203 mit groben zeitlichen Flanken wird an den Eingang des
Elementes 706 angelegt.
Die Anzahl der Verzögerungselemente wird durch die gewünsch
te Anwendung der Verzögerungsleitung 206 bestimmt. Die An
zahl der feinen Verzögerungselemente (F1, F2, . . ., Fn) ist
derart gewählt, daß der kombinierte Bereich der feinen Ver
zögerungselemente den Bereich eines groben Verzögerungsele
mentes umfaßt, jedoch nicht eine maximale intrinsische Ver
zögerungsfestlegung überschreitet, die folgendermaßen lau
tet:
Intrinsische_Verzögerung = feine_intrinsische_Verzögerung
+ Multiplexer_Verzögerung
Gesamtverzögerung = intrinsische_Verzögerung +
feine_programmierte_Verzögerung +
grobe_programmierte_Verzögerung
Jedes feine Verzögerungselement hat einen Steuereingang
GF1-n (1:5), der dem Steuerbus 306 gemäß Fig. 3 entspricht,
und hat ferner Leitungen G1 bis G5, wie dies in den Fig. 5
und 6 gezeigt ist. Die Steuereingänge GF1-n (1:5) legen die
Größe der Verzögerung fest, die durch das entsprechende fei
ne Verzögerungselement vorzunehmen ist. In ähnlicher Weise
hat jedes grobe Verzögerungselement einen Steuereingang
GC1-n (1:5), der die Größe der Verzögerung festlegt, welche
durch das entsprechende grobe Verzögerungselement vorzuneh
men ist.
Das letzte feine Verzögerungselement Fi und alle groben Ver
zögerungselemente 716 bis 726 haben jeweils Abgriffe an
ihren jeweiligen Ausgängen D(1), D(2), . . ., D(N) für den
PNMOS-geschalteten ODER-Multiplexer 215. Eine nominale grobe
Verzögerung wird durch jedes grobe Verzögerungselement durch
Steuern der jeweiligen Kondensatorschaltungsbank einge
stellt. Daher arbeitet der PNMOS-geschaltete ODER-Multiple
xer 215, indem die hereinkommende Flanke abgegriffen wird,
nachdem eine ganze Zahl S (1:N) von nominalen groben Verzö
gerungen auf die hereinkommende Flanke ausgeübt wurden, wie
dies durch den Auswahlbus 748 festgelegt ist.
Der Auswahlbus 748 bewirkt eine individuelle digitale
Steuerung für jedes abgegriffene Ausgangssignal D(1) bis
D(N), welche durch den PNMOS-geschalteten ODER-Multiplexer
215 empfangen werden. Die Bitgröße des Auswahlbusses 748
wird durch den speziellen Anwendungsfall festgelegt. Ferner
empfängt der PNMOS-geschaltete ODER-Multiplexer 215 das
PCNTRL-Signal 112, welches eine Steuerung der PMOS-Gates der
Pseudo-NMOS-Implementierungen des PNMOS-geschalteten ODER-Mul
tiplexers 215 bewirkt.
Die Verzögerungsleitung 206 ermöglicht eine Kombination der
feinen Verzögerung, die durch die Verzögerungselemente F1,
. . ., Fn erzeugt wird, mit der groben Verzögerung, welche
durch die groben Verzögerungselemente C1, . . ., Cn erzeugt
wird. Daher wird das Ausgangssignal 204 mit einer fein ein
gestellten Flanke von dem Eingangssignal 203 mit einer zeit
lich groben Flanke erhalten, indem eine geeignete Anzahl von
feinen und groben Verzögerungen ausgeführt wird. Das Aus
gangssignal 204 mit der fein eingestellten Flanke hat eine
konstante intrinsische Verzögerungskomponente, welche durch
die feine Verzögerung und den PNMOS-geschalteten ODER-Multi
plexer 215 bewirkt wird.
Fig. 8 zeigt ein Feldeffekttransistor-Pegeldiagramm einer
Multiplexerausführung des PNMOS-geschalteten ODER-Multiple
xers 215 gemäß Fig. 7 nach der vorliegenden Erfindung. Der
PNMOS-geschaltete ODER-Multiplexer 215 ist unter Verwendung
der Pseudo-NMOS-Technologie implementiert. Der Bus 216 lie
fert das gewünschte Eingangssignal für den Multiplexer 215
aufgrund einer beliebigen Anzahl (H) von Verzögerungsein
gangssignalen D(1), D(2), . . ., D(N). Der PNMOS-geschaltete
ODER-Multiplexer 215 empfängt das PCNTRL-Signal 112, um die
PMOS-Gates der Pseudo-NMOS-Ausführungsform des PNMOS-ge
schalteten ODER-Multiplexers 215 anzusteuern. Ein Auswahlbus
748 mit N Eingängen (S[1:N]) liefert ein digitales Steuer
signal zur Auswahl eines beliebigen Eingangsignales aus H
Verzögerungseingangssignalen D(1), D(2), . . ., D(N).
Eine Mehrzahl von NMOS-FETs 802a, 802b, . . ., 802n sind mit
entsprechenden PMOS-FETs 822a, 822b, . . ., 822n verbunden,
um invertierte Ausgangsknoten 842a, 842b, . . ., 842n zu bil
den. Jedes einzelne Verzögerungseingangssignal D(1) bis D(N)
ist mit einem Gate eines entsprechenden NMOS-FETs 802 verbun
den. Bei dieser PNMOS-Ausführungsform des PNMOS-geschalteten
ODER-Multiplexers 215 wird jeder PMOS-FET 822 durch das
PCNTRL-Signal 112 gesteuert, wodurch die gleichen Prozeß-,
Leistungsversorgungs- und Temperatur-Kompensationscharak
teristika einer Pseudo-NMOS-Technik bewirkt werden.
Jeder invertierte Ausgangsknoten 842 ist mittels eines Sig
nales S(1:N) über einen Auswahlbus 748 auswählbar, welches
einen NMOS-FET 862a, 862b, . . ., 862n ansteuert, der pa
rallel an die jeweiligen Knoten 842 geschaltet ist. Die ein
zelnen Leitungen auf dem Auswahlbus 748 haben eine negative
Binärcodierung, wobei lediglich eine Auswahlleitung (S[i],
L = 1 bis n) jeweils gleichzeitig aktiv geschaltet sein darf.
Letztlich ist der digital ausgewählte Knoten 842, an dem ein
invertiertes verzögertes Eingangssignal D(1) bis D(N) an
liegt, mit einem entsprechenden NMOS-FET 882a, 882b, . . .,
882n verbunden. Jeder dieser NMOS-FETs 882 liegt in Paral
lelschaltung an einem PMOS-FET 897, um einen zweiten Inver
ter zu bilden, der erneut das ausgewählte invertierte Verzö
gerungseingangssignal D(1) bis D(N) an dem jeweiligen Knoten
842 invertiert, um ein Ausgangssignal 204 zu schaffen, das
logisch mit dem verzögerten Eingangssignal D(1) bis D(N)
konsistent ist, welches durch den Auswahlbus 748 ausgewählt
ist.
Zusammenfassend ist festzustellen, daß der PNMOS-geschaltete
ODER-Multiplexer 215 PNMOS-ODER-Schaltungen umfaßt, die je
weils einen offenen Drain-Ausgang haben. Die offenen
Drain-Ausgänge sind alle mit einem einzigen PMOS-Hochzieh-FET 897
verbunden, dessen Gate durch das PCNTRL-Signal 112 ange
steuert wird. Ein Eingangssignal eines jeden PNMOS-ODER-Gat
ters wird durch einen Verzögerungsleitungsabgriff ange
steuert. Der andere Eingang eines jeden PNMOS-ODER-Gatters
wird durch ein Auswahleingangssignal angesteuert, welches
ein Aktivschalten oder Abschalten eines speziellen Abgriffes
bewirkt. Bei einer Ausführungsform der vorliegenden Erfin
dung wird lediglich ein Abgriff zu einem bestimmten Zeit
punkt aktiv geschaltet. Bei einer hereinkommenden Flanke an
dem entsprechenden aktiv geschalteten Abgriff breitet sich
das Signal anschließend durch die PNMOS-ODER-Schaltung aus
und zieht den gemeinsamen PMOS-Hochzieh-FET nach unten, wo
durch das abgegriffene Signal sich an den Ausgang des Multi
plexers ausbreitet. Der gemeinsame Hochzieh-FET, an den
sämtlichen offenen Drain-Knoten elektrisch angeschlossen
sind, arbeitet als ein ODER-Gatter (geschaltes ODER), um
einen aktiven Abgriff zur Ausbreitung zu dem Ausgang zu er
möglichen.
Da ein Anwendungsfall der Erfindung sich auf Testeinrichtun
gen in intergrierter Schaltungstechnik bezieht, bei denen
die Fähigkeit zur Temperatur-, Leistungsversorgungs- und
Prozeßvariations-Kompensation erfordert wird, ist es nötig,
das Verhalten der zu testenden Schaltung von demjenigen des
Testsystemes zu isolieren. Daher liefert die Schaltungs
architektur ein Kalibrierungsverfahren unter Verwendung
einer Pseudo-NMOS- (d. h. einer sogenannten PNMOS)
Fein/Grob-Abgriffsverzögerungsschaltung als geschaltetes
ODER-Gatter mit entsprechender Unterstützungsschaltung.
Die Unterstützungsschaltung umfaßt:
- 1) ein Datenregister, welches einen Digitalwert empfängt,
der eine gewünschte Zeitverzögerung darstellt, die auf
das Eingangssignal mit den groben zeitlichen Flanken
auszuüben ist;
- 2) ein RAM, welches einen Kalibrierungsspeicher für den
Aspekt der feinen Verzögerung der programmierten digi
talen Verzögerung schafft;
- 3) eine Registerschaltungsbank, die den Kalibrierungsspei
cher für den Aspekt der groben Verzögerung der program
mierten digitalen Verzögerung liefert;
- 4) eine Decoderschaltung sowohl für feine als auch für
grobe Verzögerungen der programmierten digitalen Ver
zögerung als Eingang der PNMOS-geschalteten Abgriffs
verzögerungsleitung in ODER-Schaltungstechnik, um das
Ausgangssignal mit der gewünschten fein eingestellten
Flanke zu erhalten, und
- 5) eine Kalibrierungsschaltung zur Unterstützung verschie
denen Kalibrierungsvorgehensweisen.
Fig. 9 zeigt ein Blockdiagramm einer Zeitfeineinstellschal
tung 106, die verwendet wird, um ein Ausgangssignal mit
einer genau gesteuerten zeitlichen Flanke aufgrund eines
Eingangssignales mit einer groben zeitlichen Flanke zu bil
den. Ein Datenbus 904 liefert ein Eingangsdatensignal 906
für ein Alpharegister 908. Das Eingangsdatensignal 906 legt
eine gewünschte programmierte digitale Verzögerung fest, die
in dem Alpharegister 908 gespeichert ist. Die höchstwertigen
Bits (MSB) des Wertes, der in dem Alpharegister 908 gespei
chert ist, werden durch den groben Decoder 910 über einen
Bus 911 empfangen. Die niederwertigen Bits (LSB) des Wertes
in dem Alpharegister 908, die die feine Verzögerung festle
gen, die durch die Zeitfeineinstellvorrichtung 106 zu erzeu
gen ist, werden als eine Adresse für das RAM 912 über einen
Bus 913 empfangen.
Der grobe Decoder 910 decodiert die höchstwertigen Bits des
in dem Alpharegister 908 gespeicherten Wertes, um ein Aus
wahleingangssignal 914 für eine PNMOS-geschaltete ODER-Ab
griffsverzögerungsleitung 206 zu schaffen. Die PNMOS-ge
schaltete ODER-Abgriffsverzögerungsleitung 206 wählt einen
einzigen Abgriff in der Verzögerungsleitung aus und arbeitet
daher, um die feinen und groben Verzögerungen zu kombinie
ren, welche durch das Eingangsdatensignal 906 festgelegt
sind. Die Registerbank 918 bewirkt eine Speicherung, auf die
von dem Datenbus 904 über einen Bus 919 zu der PNMOS-ge
schalteten ODER-Abgriffsverzögerungsleitung 206 über einen
Bus 920 zugegriffen werden kann, um die Kalibrierungsdaten
zu liefern, die durch die groben Verzögerungselemente benö
tigt werden, die intern einen Teil der PNMOS-geschalteten
ODER-Abgriffsverzögerungsleitung 206 bilden.
Das RAM 912 speichert Kalibrierungsdaten für die Feinverzö
gerung, die durch die geringstwertigen Bits (LSB) des Wertes
festgelegt ist, der in dem Alpharegister 908 gespeichert
ist. Ein Bus 921 schafft einen Zugriff von dem Datenbus 904
auf das RAM 912. Ein Bus 922 schafft einen Zugriff von dem
RAM 912 auf einen Decoder 924 für die feine Verzögerung, der
eine Decodierung der in dem RAM 912 gespeicherten binären
Daten in eine Kombination von binär decodierten Daten und
Thermometer-decodierten Daten schafft. Dieses kombinierte
Decodieren ermöglicht eine erhöhte Linearität. Die Thermo
meter-Decodierung wird unter der Vielzahl von Verzögerungs
elementen (Zwischenverzögerungselementen) verwendet, die in
der PNMOS-geschalteten ODER-Abgriffs-Verzögerungsleitung 206
enthalten sind. Die binäre Decodierung wird innerhalb eines
jeden Verzögerungselementes (Zwischenverzögerungselementes)
verwendet, welches in der PNMOS-geschalteten ODER-Verzö
gerungsleitung 206 enthalten ist. Der Bus 926 bewirkt einen
Zugriff von dem Decoder 924 für die feine Verzögerung auf
die PNMOS-geschaltete ODER-Verzögerungsleitung 206.
Wie in Fig. 9 gezeigt ist, wird ein Eingangssignal 203 mit
zeitlich groben Flanken, auf das die Zeitverzögerung ange
wendet werden soll, zusammen mit einem Systemtaktsignal CLK
932 einem Halte-Flip-Flop-1 930 (last-Flip-Flop-1, LFF1)
zugeführt. Die Ausgangsstufe des LFF1 930 ist in PNMOS-Tech
nologie ausgeführt, um eine Verstärkungs-, Leistungsversor
gungs- und Temperatur-Kompensation zu bewirken. Das Ein
gangssignal 203 wird getaktet, um ein grobflankiges Signal
934 zu erzeugen, welches der PNMOS-geschalteten ODER-Ab
griffsverzögerungsleitung 206 der Zeitfeineinstellvorrich
tung 106 zugeführt wird. Die PNMOS-geschaltete ODER-Ab
griffsverzögerungsleitung 206 empfängt gleichfalls ein
PCNTRL-Signal 112 als Steuerspannung für die PNMOS-Implemen
tierung. Eine genau gesteuerte verzögerte Flanke entspre
chend der programmierten Verzögerung, die über das Ein
gangsdatensignal 906 empfangen wird, wird als Ausgangssignal
204 mit zeitlich hochgenauer Flanke erzeugt.
Ferner wird das Signal 934 mit der zeitlich groben Flanke
eingangsseitig dem D-Eingang eines LFF2 (last-Flip-Flop-2)
940 zugeführt, welches gleichfalls durch das Taktsignal CLK
932 getaktet wird. Das LFF2 940 stimmt strukturell identisch
mit dem LFF1 930 überein, da die Verzögerungscharakteristika
des LFF2 940 mit denjenigen Charakteristika des LFF1 930
zusammenpassen sollten. Bei dem nächsten Taktsignal CLK 932
nach Empfang des Signales 934 mit der groben zeitlichen
Flanke erzeugt das LFF2 940 ein Bezugsflankensignal PCLK 942
für einen Phasendetektor 944. Dieser Phasendetektor 944 em
pfängt gleichfalls das Signal mit der feinen zeitlichen
Flanke 204. Der Phasendetektor 944 vergleicht die Perioden
dauer des Signales CLK 932 mit der Verzögerung der Verzö
gerungsleitung, die aufgrund des Signales 204 mit der genau
gesteuerten zeitlichen Flanke ermittelt wird. Ein PHDOUT-Aus
gangssignal 946 nimmt den logischen Wert "1" an, falls
die Verzögerung aufgrund der Verzögerungsleitung, die durch
das Signal 204 mit der feinen zeitlichen Flanke dargestellt
wird, kleiner als eine Taktperiode des Signales PCLK 942
ist. Anderenfalls nimmt das PHDOUT-Ausgangssignal 946 den
logischen Wert "0" an.
Eine Kalibrierung kann aus verschiedenen Gründen erforder
lich sein. Ein Bedarf an der Kalibrierung kann aufgrund von
Prozeßvariationen von verschiedenen Chargen des gleichen
Chips oder aufgrund von Schaltungsfehlanpassungen auf dem
gleichen Chip herrühren. Die Schaltungsarchitektur gemäß der
vorliegenden Erfindung unterstützt drei bevorzugte Kali
brierungsmethoden:
- 1) Die PCNTRL-Kalibrierung, die Prozeßvariationen kom
pensiert;
- 2) die Kalibrierung mit feiner Verzögerung, die eine
Schaltungsfehlanpassung in den Elementen für die feine
Verzögerung kompensiert; und
- 3) Die Kalibrierung für grobe Verzögerung, welche eine
Schaltungsfehlanpassung in Elementen für die grobe
Verzögerung kompensiert.
Abhängig von den speziellen Systemanforderungen wird eine
Teil dieser Kalibrierungsverfahren oder sämtliche Kali
brierungsverfahren benötigt oder auch nicht benötigt.
Jedes der obigen Kalibrierungsverfahren erfordert eine ge
naue Zeitreferenz. Diese Zeitreferenz wird in der Form einer
fein gesteuerten, an sich konventionellen Taktperiodendauer
des Signales CLK 932 gemäß Fig. 9 gebildet. Das Verfahren
der Kalibrierung wird durch eine digitale Steuerschaltung
(d. h. durch einen sogenannten Kalibrierungs-Logger) ge
steuert und ermöglicht eine Mittelung der Daten, um die
Kalibrierung statistisch zu verbessern. Für Fachleute ist es
offenkundig, daß viele an sich bekannte Techniken für die
Durchführung der Speicherung und des Zählens des Kali
brierungs-Loggers in Betracht kommen. Einzelheiten des Ka
librierungs-Loggers sind für Fachleute zur Ausführung der
Erfindung nicht erforderlich. Der Kalibrierungs-Logger kann
mehrere Zähler und Register, eine digitale Logikschaltung
oder dergleichen umfassen. Der Zweck der Logger-Schaltung
liegt in der Überwachung und Speicherung der gesamten Zäh
lung der verschiedenen Phasendetektorausgangsergebnisse und
im Vergleich derselben mit einem Schwellenwert, der vorab in
den Kalibrierungs-Logger programmiert worden ist. Dieser
Vergleich ermöglicht es, daß der Kalibrierungs-Logger be
stimmt, ob die zeitliche Flanke, die betrachtet wird, ein
gewünschtes zeitliches Verhalten hat. Der Kalibrierungs
logger schafft gleichzeitig eine Einrichtung für die Schal
tung, um auf indirekte Weise zeitempfindliche Messungen
durchzuführen, so daß ein Selbsttest während des Herstel
lungstestvorganges durchgeführt werden kann.
Das Kalibrierungsverfahren kann unter Bezugnahme auf zwei
aufeinanderfolgende ansteigende Flanken des Taktsignales CLK
932 in Fig. 9 beschrieben werden. Die erste Flanke treibt
das Signal mit der zeitlich groben Flanke in die Verzö
gerungsleitung 206 und setzt ein zweites Flip-Flop LFF2 940.
Das LFF2 940 wird durch das Taktsignal CLK 932 getaktet und
erzeugt ein Ausgangssignal PCLK 942, welches nachfolgend ein
zweites Taktsignal wird und den Phasendetektor treibt. Wenn
daher die Periode, welche die Zeit zwischen zwei aufeinan
derfolgenden ansteigenden Flanken des Taktes CLK 932 ist,
gemäß der Programmierung die gewünschte Verzögerung durch
die Verzögerungsleitung 206 ist, steigt das Ausgangssignal
204 mit der zeitlich feinen Flanke zu dem gleichen Zeitpunkt
wie das zweite Taktsignal PCLK 942 bei dessen ansteigender
Flanke an. Die zeitlich fein eingestellte Signalflanke des
Ausgangssignales 204 und die Signalflanke des PCLK-Signales
942 sind nicht in der oben beschriebenen Art zueinander auf
gereiht, wobei das Ausgangssignal 204 mit der fein einge
stellten zeitlichen Flanke außer Kalibrierung ist. In dieser
Situation wird die Einstellung der Verzögerungsleitung 206
nachgestellt, bis die Signalflanke des Ausgangssignales mit
der fein eingestellten Flanke 204 und die Flanke des
PCLK-Signales 942 zueinander ausgerichtet sind. Das Ergebnis
dieses Kalibrierungsprozesses wird in dem RAM 912, dem Regi
ster 918 abgespeichert oder verwendet, um die DAW-Einstel
lung nachzustellen, in Abhängigkeit davon, ob die Feinkali
brierung, die Grobkalibrierung oder das PCNTRL-Signal 112
kalibriert werden. Im wesentlichen treibt das PHDOUT-Signal
942 einen Rückkopplungsabschnitt, der eine Phasenrastschlei
fenfunktion emoliert und ermöglicht die Durchführung einer
erfindungsgemäßen Kalibrierung durch eine konstante digitale
Einstellung der Taktperiodendauer, bis diese die gewünschte
Verzögerungszeit durch die Verzögerungsleitung 206 zur An
passung bringt.
Die Fig. 10, 11 und 12 zeigen Flußdiagramme von Verfahren,
die zu Kalibrierungszwecken bei dem bevorzugten Ausführungs
beispiel der Erfindung gemäß Fig. 9 Anwendung finden. Fig.
10 ist ein Flußdiagramm eines Verfahrens der PCNTRL-Kali
brierung, bei dem Prozeßvariationen kompensiert werden.
Wie in Fig. 10 gezeigt ist, programmiert ein Kalibrierungs
verfahren des PCNTRL-Signales 112 sämtliche Verzögerungs
elemente innerhalb der PNMOS-geschalteten ODER-Abgriffsver
zögerungsleitung 206 auf eine nominale Kondensatoreinstel
lung. Das PCNTRL-Kalibrierungsverfahren beginnt mit dem
Block 1001 durch Einstellung einer Zeitreferenz (CLK 932)
auf eine gewünschte Frequenz. Als Beispiel zur Erläuterung
dieses Verfahrens, das nachfolgend durchgängig verwendet
wird, sei angenommen, daß die gewünschte Verzögerung auf
acht ns zu kalibrieren ist. In diesem Fall muß die Zeitre
ferenz CLK 932 auf eine Periode von acht ns eingestellt wer
den. Diese Einstellung bedeutet, daß die Zeitdauer zwischen
der ansteigenden Flanke und einer nachfolgenden ansteigenden
Flanke acht ns beträgt. Es sei angemerkt, daß bei dem vor
liegenden Ausführungsbeispiel jedes Verzögerungselement der
Verzögerungsleitung 206 eine nominale Verzögerung von zwei
ns hat, wobei in diesem Fall vier Verzögerungselemente er
forderlich werden, damit die Verzögerungsleitung 206 die ge
wünschte Verzögerung von acht ns liefert. Der DAW 104, der
das PCNTRL-Signal 112, welches zu kalibrieren ist, erzeugt,
wird dann auf seine niedrigste Einstellung eingestellt, wie
dies in dem Block 1002 gezeigt ist, um das minimale
PCNTRL-Signal 112 zu erzeugen. Es sei im Zusammenhang mit dem wei
terhin betrachteten Ausführungsbeispiel erwähnt, daß diese
Minimumeinstellung des PCNTRL-Signales 112 die Verzögerungs
leitung 206 in die Lage versetzten muß, eine Verzögerung zu
erzeugen, die geringer ist als die gewünschte Verzögerung
von acht ns, so daß die gewünschte Verzögerung von acht ns
durch langsame Erhöhung des PCNTRL-Signales 112 angenähert
werden kann.
Als nächstes wird in dem Block 1004 erfaßt, daß eine Takt
flanke zu der Zeitfeineinstellvorrichtung 1006 durch das
Eingangssignal 203 eingegeben wird. Der Block 1006 verdeut
licht, daß die verzögerte Flanke des zeitlich fein einge
stellten Ausgangssignales 204 mit dem PCLK-Signal 942 (wel
ches von der Zeitreferenz CLK 932 erzeugt wird und eine
identische Taktdauer hat) durch den Phasendetektor 944 ver
glichen wird. Wie in der Beschreibung der Fig. 9 geschildert
wurde, legt das PHDOUT-Ausgangssignal 946 den logischen Wert
"1" fest, falls die Verzögerung von der Verzögerungsleitung
206 auf das Signal mit der zeitlich fein eingestellten Flan
ke 204 kleiner ist als eine Periodendauer des PCLK-Signales
942. Anderenfalls nimmt das PHDOUT-Ausgangssignal 946 den
logischen Wert "0" an. Das externe Kalibrierungsaufzeich
nungsgerät (der Kalibrierungs-Logger) zeichnet dann das
PHDOUT-Ausgangssignal 946 auf, wie dies durch den Block 1008
verdeutlicht wird, um dadurch die Anzahl von Malen zu zäh
len, bei denen das Ausgangssignal einen hohen Wert annimmt.
Der Entscheidungsblock 1009 verdeutlicht, daß der Prozeß von
dem Block 1004 Nfach wiederholt wird, wobei N eine digitale
Zahl ist, die in dem Kalibrierungsaufzeichnungsgerät bzw.
Kalibrierungs-Logger aufgezeichnet wird. Die Wiederholung
dieses Zyklus von dem Block 1004 bis zu dem Block 1009 ist
erforderlich, wenn die Verzögerung der Verzögerungsleitung
206 die Periode der Zeitreferenz CLK 932 annähert, da zu
diesem Zeitpunkt der Phasendetektor 944 in eine instabile Be
triebsart eintritt, bei der das Ausgangssignal unbestimmt
wird. Daher muß das Ausgangssignal durch eine Wahrschein
lichkeitsüberprüfung bestimmt werden. Wenn der Wert N an
steigt, nimmt die Wahrscheinlichkeit zu, daß das richtige
Ausgangssignal auf korrekte Weise bestimmt worden ist.
Zu dem Zeitpunkt, zu dem ein richtiges Ausgangssignal in
vernünftiger Weise während N aufeinanderfolgenden Iteratio
nen bestimmt worden ist, wird von dem Entscheidungsblock
1010 eine diesbezügliche Bestimmung vorgenommen, falls der
Zählwert, welcher als Kalibrierungsaufzeichnungszählwert
gespeichert ist, welcher die gesamte Anzahl von Malen dar
stellt, bei denen der Phasendetektor 944 das Ergebnis "1"
liefert, größer ist oder gleich ist einem externen unabhän
gigen programmierbaren Schwellenwert. Falls dies der Fall
ist, wie dies durch den Block 912 verdeutlicht wird, ist
jedes Verzögerungselement gleich der nominalen Verzögerung,
was bedeutet, daß die Verzögerung der Verzögerungsleitung
206 ungefähr auf die Verzögerung kalibriert wird, die durch
die Periodendauer der Zeitreferenz CLK 932 spezifiziert
wird. Daher ist das PCNTRL-Signal 112 nunmehr bezüglich Va
riationen des Herstellungsprozesses kalibriert.
Anderenfalls wird, wie dies durch den "Nein"-Zweig vom
Block 1010 verdeutlicht wird, die Einstellung des DAW 104,
die das PCNTRL-Signal 112 steuert, um ein niedrigstwertiges
Bit erhöht, um das PCNTRL-Signal 112 zu erhöhen und um da
durch die Verzögerung zu vergrößern, die durch jedes Verzö
gerungselement geliefert wird, welches in der Verzögerungs
leitung 206 enthalten ist. Diese Vorgehensweise wird von dem
Block 1004 wiederholt, bis der Entscheidungsblock 1010 der
"Ja"-Verzweigung zu dem Block 1012 folgt.
Fig. 13 ist ein Flußdiagramm eines Verfahrens einer Fein
verzögerungskalibrierung, die eine Schaltungsfehlanpassung
bezüglich der Feinverzögerungselemente kompensiert. Als Er
gebnis werden die Feinverzögerungselemente bezüglich der auf
einem Schaltungschip entstandenen photolithographischen Va
riationen kalibriert. Das Feinverzögerungskalibrierungsver
fahren beginnt mit dem Block 1101 durch Einstellen der Zeit
referenz (CLK 932) auf eine gewünschte Frequenz. Bei dem
ständig betrachteten Beispiel, welches der Erläuterung die
ses Verfahrens dienen soll, bei dem eine gewünschte Verzö
gerung auf acht ns zu kalibrieren ist, sollte die Zeitre
ferenz CLK 932 innerhalb einer Periode von acht ns einge
stellt werden. Diese Einstellung bedeutet, daß die Zeit
zwischen einer ansteigenden Flanke und der folgenden anstei
genden Flanke acht ns ist. Als nächstes zeigt der Block
1102, daß die Kondensatoreinstellung für die Feinverzö
gerungselemente, die innerhalb der PNMOS-geschalteten
ODER-Abgriffsverzögerungsleitung enthalten sind, auf die
Minimaleinstellung einzustellen ist. Bei dem ständig be
trachteten Ausführungsbeispiel wird dies einer Feinverzö
gerung von weniger als acht ns entsprechen.
Nunmehr bezeichnet der Block 1104, daß die zeitliche Flanke
zu der Zeitfeineinstellvorrichtung 106 über das Eingangs
signal 203 eingegeben ist. Der Block 1106 gibt an, daß die
verzögerte Flanke des zeitlich fein eingestellten Aus
gangssignales 204 mit dem PCLK-Signal 942 (welches von der
Zeitreferenz CLK 932 erzeugt wird und eine identische Takt
zeit hat) durch den Phasendetektor 944 verglichen wird. Wie
in der Beschreibung im Zusammenhang mit Fig. 9 erläutert
worden ist, nimmt das PHDOUT-Ausgangssignal 946 den logi
schen Wert "1" an, falls die Verzögerung der Verzögerungs
leitung 206 auf das Signal mit der zeitlich fein eingestell
ten Flanke 204 geringer ist als eine Taktdauer des Signales
PCLK 942. Anderenfalls nimmt das PHDOUT-Ausgangssignal 946
den logischen Wert "0" an. Das externe Kalibrierungsauf
zeichnungsgerät nimmt dann das PHDOUT-Ausgangssignal 946
auf, wie dies durch den Block 1108 verdeutlicht wird, um
dadurch die Anzahl von Malen zu zählen, bei denen das Aus
gangssignal hoch ist.
Der Entscheidungsblock 1109 gibt an, daß das Verfahren von
dem Block 1104 Nfach wiederholt wird, wobei N eine digitale
Zahl ist, die in dem Kalibrierungsaufzeichnungsgerät pro
grammiert ist. Die Wiederholung dieses Zyklus vom Block 1104
bis zu dem Block 1109 ist erforderlich, wenn sich die Ver
zögerung der Verzögerungsleitung 206 an die Periodendauer
der Zeitreferenz CLK 932 annähert, da zu diesem Zeitpunkt
der Phasendetektor 944 in ein instabile Betriebsart ein
tritt, bei der das Ausgangssignal ungewiß wird. Daher muß
das Ausgangssignal auf seine Wahrscheinlichkeit hin unter
sucht werden. Mit zunehmendem Wert N nimmt die Wahrschein
lichkeit zu, daß das Ausgangssignal korrekt ermittelt ist.
Bei dem Entscheidungsblock 1110 führt das System eine Be
stimmung durch, ob der Zählwert, der als Kalibrierungsauf
zeichnungszählwert gespeichert ist und die Gesamtzahl von
Malen darstellt, bei denen der Phasendetektor 944 das Er
gebnis einer logischen "1" geliefert hat, größer ist oder
gleich einem externen, unabhängig programmierbaren Schwel
lenwert. Falls diese Bedingung nicht erfüllt ist, werden die
Feinverzögerungselementkondensatoren um eine Einstellung
erhöht, wie dies durch den Block 1191 verdeutlicht ist,
woraufhin das Verfahren von dem Block 1104 wiederholt wird.
Falls die Entscheidung bei dem Block 1110 positiv ist, so
wird das erste feine Verzögerungselement nunmehr auf die
gewünschte Feinverzögerung bezüglich photolithographischer
Variationen auf dem Chip kalibriert, wie dies durch den
Block 1112 dargestellt ist, wobei das diesbezügliche Ergeb
nis in dem RAM 912 abgespeichert wird.
Da das Verfahren vielfache feine Verzögerungseinstellungen
mit sich bringt, wird bei dem Block 1114 überprüft, ob alle
Feinverzögerungseinstellungen kalibriert worden sind. Falls
dies nicht der Fall ist, werden die Feinverzögerungselemen
tekondensatoren auf eine Minimumeinstellung geschaltet, wie
dies bei dem 1115 gezeigt ist. Dann wird die Bezugszeit CLK
932 um eine Verzögerungselementauflösung erhöht, wie dies
durch den Block 1116 gezeigt ist. Das Verfahren wird dann
von dem Block 1104 für die nächste Feinverzögerungseinstel
lung wiederholt. Wie in dem Block 1117 gezeigt ist, ist das
Kalibrierungsverfahren für das Feinverzögerungselement ver
vollständigt, wenn alle Feinverzögerungseinstellungen kali
briert sind.
Fig. 12 ist ein Blockdiagramm eines bevorzugten Verfahrens
für die Grobverzögerungskalibrierung zur Kompensation von
Schaltungsfehlanpassungen in den Grobverzögerungselementen.
Im wesentlichen werden die Grobverzögerungselemente zur Kom
pensation von photolitographischen Variationen auf dem
Schaltungschip kalibriert sowie zur Kompensation von Verän
derungen durch die Abgriffsverzögerungsleitung kalibriert.
Das Grobverzögerungskalibrierungsverfahren beginnt bei dem
Block 1201 mit der Einstellung der Zeitreferenz (CLK 932)
auf eine gewünschte Frequenz. Dann wird bei dem Block 1202
die Kondensatoreinstellung eines ersten Grobverzögerungs
elementes innerhalb der PNMOS-geschalteten ODER-Abgriffs
verzögerungsleitung 206 auf die Minimumeinstellung program
miert. Es sei angemerkt, daß diese Minimumeinstellung der
Gesamtverzögerung vermindert um die "gewünschte Verzögerung"
entspricht.
Das Grobverzögerungskalibrierungsverfahren, welches in den
Blöcken 1204 bis 1211 gezeigt ist, ist sehr ähnlich vergli
chen mit dem Verfahren, das oben unter Bezugnahme auf Fig.
11 und dort auf die Blöcke 1104 bis 1111 erläutert ist. Eine
detaillierte Diskussion der Blöcke 1204 bis 1211 wird daher
fortgelassen. Falls jedoch die Entscheidung bei dem Block
1210 positiv ist, wird das erste Grobverzögerungselement auf
die gewünschte Grobverzögerung bezüglich der auf dem Chip
vorliegenden photolitographischen Variationen kalibriert,
wobei dieses Ergebnis in dem Register 918 gespeichert wird,
wie dies durch den Block 1212 verdeutlicht ist.
Da das Verfahren gemäß Fig. 12 vielfältige Grobverzögerungs
elemente in Betracht zieht, wird bei dem Entscheidungsblock
1214 überprüft, ob alle Grobverzögerungselemente kalibriert
worden sind. Falls dies nicht der Fall ist, werden die Fein
verzögerungskondensatoren auf eine gewünschte Auflösung ge
schaltet, wie dies bei dem Schritt 1215 gezeigt ist. Dann
wird die Zeitreferenz CLK 932 um eine Verzögerungselemente
auflösung erhöht, wie dies bei dem Block 1216 gezeigt ist,
wobei tatsächlich ein nächstes Grobverzögerungselement in
die Kalibrierung einbegriffen wird. Das Verfahren wird dann
von dem Block 1204 für dieses nächste Grobverzögerungsele
ment ausgehend wiederholt. Wie der Block 1217 zeigt, ist
dieses Grobverzögerungselementekalibrierungsverfahren be
endet, wenn sämtliche Grobverzögerungselemente kalibriert
sind.