DE60215092T2

DE60215092T2 - Segmentierte Schaltkreise für gemischte Signale, welche geschaltet werden mit Hilfe geformter Taktimpulse

Info

Publication number: DE60215092T2
Application number: DE60215092T
Authority: DE
Inventors: Ian Juso Northolt Dedic; Darren Twyford Walker
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-08-24
Filing date: 2002-05-23
Publication date: 2007-01-11
Anticipated expiration: 2022-05-24
Also published as: GB2390945B; EP1292035A3; GB0326426D0; DE60220053D1; EP1406391A1; EP1292035A2; US7034733B2; JP3866625B2; DE60215092D1; DE60225492T2; GB2379107A; EP1292035B1; GB2390945A; JP2003069429A; DE60220053T2; US20030043062A1; DE60225492D1; EP1720258B1; GB0120714D0; EP1720258A1

Description

Die vorliegende Erfindung betrifft einen segmentierten Mischsignalschaltkreis zum Durchführen einer Folge von Schaltoperationen und Schaltnetze zur Verwendung darin. Die vorliegende Erfindung hat insbesondere Anwendung in Digital-Analog-Wandlern (DAC) mit hoher Geschwindigkeit.
In bekannten DAC sind mehrere analoge Schaltungen oder Segmente vorgesehen, von denen jedes eine Stromquelle und ein differentielles Schaltnetz umfaßt. Jedes differentielle Schaltnetz umfaßt einen ersten Schalter, der zwischen der Stromquelle und einem ersten Ausgabeanschluß verbunden ist, und einen zweiten Schalter, der zwischen der Stromquelle und einem zweiten Ausgabeanschluß verbunden ist. Jederzeit ist einer der Schalter an und der andere Schalter aus, um den Strom von der Stromquelle zu einem der zwei Ausgabeanschlüsse zu schalten. Ein Treiberschaltkreis ist auch vorgesehen, um Treibersignale zum Treiben der unterschiedlichen Schalter abhängig von einem eingegebenen digitalen Datensignal zuzuführen. Das ausgegebene analoge Signal ist der Spannungsunterschied zwischen einer Spannung, die durch das Abfließen des Stroms bei einem Ausgabeanschluß in einem Widerstand des Werts R erzeugt wird, und der Spannung, die durch das Abfließen des Stroms bei dem anderen Ausgabeanschluß in einem weiteren Widerstand des gleichen Werts R erzeugt wird.
In dem bekannten DAC ist es wichtig, daß die Zeitabläufe der Signale, die auf den ersten und zweiten Schalter in jedem Segment angewendet werden, sorgfältig mit Bezug aufeinander gesteuert werden. Wenn beispielsweise das differentielle Schaltnetz den Zustand wechselt, ist es gewöhnlich nötig, daß der Schalter, der aus ist, ange schaltet wird, bevor der Schalter, der an ist, ausgeschaltet wird. Dies erfordert es, daß eines der Treibersignale etwas dem anderen Treibersignal voraus ist und/oder den Zustand schneller als das andere Treibersignal wechselt. Eine solche Steuerung der Treibersignale wird als Formung der Signale bezeichnet. Wenn die Signale nicht richtig geformt sind, können Störimpulse in dem ausgegebenen Signal auftreten, die eine Verformung des ausgegebenen analogen Signals verursachen können.
Die britische Patentanmeldung Nr. GB2333191 im Namen von Fujitsu Limited offenbart einen DAC der mehrere analoge Segmente hat, in denen die Formung der Treibersignale innerhalb eines jeden Segments durch einen Schaltkreis durchgeführt wird, der lokal in jedem Segment vorgesehen ist. Diese Anordnung dient dazu sicherzustellen, daß innerhalb eines jeden Segments die Schalter ihren Zustand zu richtigen Zeiten mit Bezug aufeinander wechseln.
Ein Problem, welches in bekannten DAC ausgemacht wurde, ist, daß zufällige Variationen von einem Segment zu einem anderen zu Zeiten auftreten können, zu denen die unterschiedlichen Schalter ihren Zustand wechseln. Diese Zeitablaufsfehlanpassungen können zu einer Verformung des ausgegebenen Signals des DAC führen. Solche Fehlanpassungen können zumindest teilweise auf zufälligen Variationen der Kennlinien der Schaltkreise innerhalb eines jeden Segments beruhen. Beispielsweise kann der Formungsschaltkreis, der in jedem Segment vorhanden ist, selbst zu Fehlanpassungen der Schaltzeiten unterschiedlicher Segmente aufgrund zufälliger Variationen der Kennlinien von Transistoren in dem Formungsschaltkreis führen.
US 5689258 kann als Offenbarung eines segmentierten Mischsignalschaltkreises betrachtet werden, der mehrere analoge Segmente umfaßt, von denen jedes betreibbar ist, um eine Folge von Schaltoperationen abhängig von einem eingegebenen Datensignal durchzuführen, wobei der Schaltkreis eingerichtet ist, um geformte Signale zu empfangen, die gemeinsam für alle Segmente vorgesehen sind.
In dieser Schaltung sind das decodierte Datensignal und sein Komplement bei den Eingängen der analogen Segmente synchronisiert. Jedes analoge Segment hat ein Paar Schalttreiberschaltungen, von denen jede mit einem weiteren Pull-up-Transistor zusätzlich zu dem Pull-up-Haupttransistor versehen ist. Der weitere Pull-up-Transistor wird durch das Komplement des synchronisierten Datensignals gesteuert, das an den Pull-up-Haupttransistor angelegt ist. Dies hilft dabei, Störimpulse bei den Schaltoperationen zu verringern.
US 5625360 offenbart einen segmentierten Mischsignalschaltkreis, der zwei Speicherelemente pro Dateneingang von jedem analogen Segment hat. Jedes Speicherelement ist über einen zugehörigen Schalter mit dem Dateneingang gekoppelt. Die Speicherelemente und Schalter werden wechselnd betätigt, um die Daten abzutasten und die Datenabtastwerte zu dem Dateneingang zuzuführen. Die Schalter werden durch weitere Taktsignale gesteuert, die mit Bezug auf die Taktsignale, die an die Speicherelemente angelegt sind, verzögert sind.
Der segmentierte Mischsignalschaltkreis, der einen ersten Aspekt der vorliegenden Erfindung umsetzt, ist dadurch gekennzeichnet, daß der segmentierte Mischsignalschalt kreis außerdem eine Taktformungsschaltung umfaßt, die gemeinsam für jedes der analogen Segmente vorgesehen ist, um geformte Taktsignale zu allen Segmenten zuzuführen, und daß die analogen Segmente eingerichtet sind, jede Schaltoperation auf eine Weise durchzuführen, die durch die Form der gemeinsamen geformten Taktsignale bestimmt ist.
Durch Vorsehen der geformten Taktsignale gemeinsam bei jedem der analogen Segmente und durch Einrichten, daß die Art der Schaltoperationen durch die Form der Taktsignale bestimmt ist, können Fehlanpassungen der Zeitabläufe der Schaltoperationen im Vergleich zu dem Fall verringert werden, in dem solche gemeinsamen geformten Taktsignale nicht vorgesehen sind. Dies kann zu einer verringerten Verformung des ausgegebenen Signals führen.
Die Erfindung kann auch für den Vorteil sorgen, daß, weil die geformten Taktsignale gemeinsam für alle Segmente vorgesehen sind, der Schaltkreis, der zur Erzeugung der geformten Taktsignale erforderlich ist, relativ komplex gemacht werden kann, und somit eine gute Steuerung der Zeitabläufe der Signale erreichen kann. Wenn der Formungsschaltkreis lokal vorgesehen wäre, könnte solch ein komplexer Schaltkreis aufgrund der Fläche, die durch den Schaltkreis besetzt wird, nicht möglich sein. Da die geformten Taktsignale zusätzlich gemeinsam vorgesehen sind, führt eine zusätzliche komplexe Schaltung zur Erzeugung der sorgfältig geformten Taktsignale nicht zu zusätzlichen Verzögerungsfehlanpassungen zwischen den Segmenten. Dies wäre nicht der Fall, wenn der Formungsschaltkreis lokal in jedem Segment vorgesehen wäre.
Geformte Taktsignale bedeutet vorzugsweise, daß zumindest zwei Taktsignale vorgesehen sind, und daß von diesen zumindest zwei Taktsignale Wellenformen mit unterschiedlichen Formen haben. Beispielsweise können zwei Taktsignale im wesentlichen komplementär sein, aber mit Unterschieden in den Formen ihrer Wellenformen. Die Unterschiede in den Formen der Wellenformen können beispielsweise auf Taktsignalen, die Taktflanken haben, die versetzt voneinander sind und/oder Taktflanken haben, die unterschiedliche Anstiegszeiten und/oder Abfallzeiten haben, und/oder irgendeinen anderen Typ der Formung beruhen, so daß, wenn ein Teil eines Taktsignals mit einem entsprechenden Teil eines anderen Taktsignals überlagert würde, diese Teile Wellenformen hätten, die sich nicht exakt entsprechen. Die Taktsignale können beispielsweise so angeordnet sein, um sich aus unterschiedliche Teile einer Schaltoperation auf unterschiedliche Weise auszuwirken. Eine Schaltoperation kann beispielsweise das Anschalten eines Schalters und das Ausschalten eines weiteren Schalters umfassen, und die geformten Taktsignale können so angeordnet sein, daß sie die Zustände der Schalter auf eine Weise wechseln, die voneinander etwas unterschiedlich sind. Beispielsweise können die relativen Zeiten, zu denen die Schalter ihren Zustand wechseln, und die Zeitperioden, über welche sie den Zustand wechseln, durch die geformten Taktsignale gesteuert werden. Unterschiedliche Typen der Formung als die oben erwähnten könnten auch verwendet werden.
Vorzugsweise ist jedes analoge Segment eingerichtet, um einen Netzstrom aus einer Stromversorgung zu ziehen, der im wesentlichen unabhängig von dem eingegebenen Datensignal ist. Dies kann auch für den Vorteil sorgen, daß ir gendwelche Variationen der Versorgungsspannung aufgrund des gezogenen Stroms unabhängig von den Daten sind. Irgendwelche Variationen der Versorgungsspannung können zu Variationen der Schaltzeiten der Schalter in den Segmenten führen. Durch Sicherstellen, daß der Nettostrom, der von jedem Segment gezogen wird, unabhängig von dem eingegebenen Daten ist, werden von Daten abhängige Fehlanpassungen der Schaltzeiten der Schalter verringert, was die Verformung des ausgegebenen Signals verringern kann.
Jedes analoge Segment kann so eingerichtet sein, daß das eingegebene Datensignal einen Nettostrom hat, der im wesentlichen unabhängig von den Daten in dem Datensignal ist. Dies kann für den Vorteil sorgen, daß es keinen von Daten abhängigen Nettostromfluß zwischen dem analogen Schaltkreis und dem digitalen Schaltkreis gibt, der die eingegebenen Datensignale zuführt. Dies kann dabei helfen, die Stabilität der analogen Segmente sicherzustellen, und hilft somit dabei, die Verformung des ausgegebenen Signals zu verringern.
Der Schaltkreis kann so eingerichtet sein, daß die geformten Taktsignale Nettoströme haben, die im wesentlichen unabhängig von dem eingegebenen Datensignal sind. Dies kann dabei helfen, von Daten abhängige Variationen der Zeitabläufe der Taktsignale zu verhindern, was dabei helfen kann, die Verformung des ausgegebenen Signals zu verringern.
Jedes analoge Segment kann ein differentielles Schaltnetz zum Durchführen der Schaltoperationen und einen Schalttreiberschaltkreis umfassen, der eingerichtet ist, das eingegebene Datensignal und die geformten Taktsignale zu empfangen und die Treibersignale an das differentielle Schaltnetz auszugeben. Vorzugsweise leitet der Schalttreiberschaltkreis die Treibersignale aus den geformten Taktsignalen im wesentlichen ohne Neuformung der geformten Taktsignale ab.
In bekannten DAC ist ein Decoderschaltkreis vorgesehen, um die ankommenden digitalen Signale in Signale zur Steuerung der Stromquellen umzuwandeln. Für DAC mit hoher Geschwindigkeit können solche Decoderschaltkreise nicht fähig sein, mit der Geschwindigkeit des analogen Schaltkreises mitzuhalten. In der britischen Patentanmeldung Nr. GB2356301 im Namen der Fujitsu Limited, deren gesamter Gegenstand hier zur Bezugnahme einbezogen ist, wurde deshalb vorgeschlagen, zwei (oder mehr) Decoderschaltungen vorzusehen, von denen jede abwechselnd Abtastwerte des eingegebenen digitalen Signals decodiert. Durch Vorsehen von zwei Decoderschaltungen kann jede dieser Schaltungen mit der halben Betriebsgeschwindigkeit des DAC betrieben werden, was es ermöglicht, daß die Gesamtbetriebsgeschwindigkeit des DAC höher ist, als es ansonsten der Fall wäre. In der Anordnung aus der GB2356301 sind mehrere Multiplexerschaltungen vorgesehen, um Datensignale zu multiplexen, die durch die zwei Decoderschaltungen erzeugt werden, bevor diese Signale zu den analogen Segmenten zugeführt werden. Mehrere Verriegelungsschaltungen sind auch vorgesehen, um die Zeitabläufe von jedem der Datensignale zu steuern.
Der erfindungsgemäße Schaltkreis kann in Situationen wie den oben beschriebenen verwendet werden, in denen zwei oder mehrere gemultiplexte eingegebene Datensignale vorgesehen sind. In diesem Fällen können die Datensignale gemultiplext werden, bevor sie auf die analogen Segmente angewendet werden. In den bevorzugten Ausführungsformen der vorliegenden Erfindung führen die analogen Segmente jedoch die Multiplexoperationen sowie die Schaltoperationen selbst durch. Dies kann durch Vorsehen mehrerer Treiberschaltungen in jedem analogen Segment erreicht werden. Der Schalttreiberschaltkreis in jedem analogen Segment kann somit mehrere Schalttreibernetze zum Empfangen getrennter eingegebener Datensignale und getrennter geformter Taktsignale und zum Zuführen von Treibersignalen zu dem differentiellen Schaltnetz umfassen. Die Anzahl der Schalttreibernetze in jedem Segment kann beispielsweise zwei, vier oder irgendeine andere Zahl abhängig von dem Ausmaß sein, mit dem die eingegebenen Datensignale gemultiplext werden.
Jedes Schalttreibernetz kann einen ersten und zweiten Datenknoten zum Empfangen komplementärer eingegebener Datensignale, einen Taktknoten zum Empfangen eines geformten Taktsignals, einen ersten und zweiten Ausgabeknoten zum Zuführen von Treibersignalen zu unterschiedlichen Schaltnetzen, einen ersten Schalter zum Verbinden des Taktknotens mit dem ersten Ausgabeknoten, und einen zweiten Schalter zum Verbinden des Taktknotens mit dem zweiten Ausgabeknoten umfassen, und das Netz kann so eingerichtet sein, daß der erste und der zweite Schalter ihren Zustand auf eine Taktflanke hin nicht wechseln. Durch Einrichten, daß die Schalter, die den Taktknoten mit dem Ausgabeknoten verbinden, ihren Zustand auf eine Taktflanke hin nicht wechseln, können zufällige Fehlanpassungen, die ansonsten in den Schaltzeiten solcher Schalter auftreten könnten, beseitigt werden. Dies kann die zufälligen Variationen des Zeitablaufs der Schaltoperationen der unterschiedlichen analogen Segmente verringern, was die Verformung des Ausgabesignals verringern kann.
Jedes Schalttreibernetz kann einen ersten Zustand und einen zweiten Zustand abhängig von den eingegebenen Datensignalen haben, und der Taktknoten kann mit den ersten Ausgabeknoten in dem ersten Zustand und dem zweiten Ausgabeknoten in dem zweiten Zustand verbunden sein. Vorzugsweise ist der erste Schalter leitend und der zweite Schalter nicht leitend, wenn die eingegebenen Datensignale einen ersten Zustand haben, und ist der zweite Schalter leitend und der erste Schalter nicht leitend, wenn die eingegebenen Datensignale einen zweiten Zustand haben.
Der zweite Ausgabeknoten kann mit einem Knoten verbunden sein, der ein vorbestimmtes Potential hat, wenn das Schalttreibernetz in dem ersten Zustand ist, und der erste Ausgabeknoten kann mit dem Knoten verbunden sein, der ein vorbestimmtes Potential hat, wenn das Schalttreibernetz in dem zweiten Zustand ist. Solch ein vorbestimmtes Potential kann beispielsweise ein Potential sein, das ausreichend ist, um sicherzustellen, daß ein Schalter in dem differentiellen Schaltnetz in dem nicht leitenden Zustand beibehalten wird. Jedes Schalttreibernetz kann einen dritten Schalter zum Verbinden des ersten Ausgabeknotens mit dem Knoten, der ein vorbestimmtes Potential hat, und einen vierten Schalter zum Verbinden des zweiten Ausgabeknotens mit dem Knoten umfassen, der ein vorbestimmtes Potential hat, und das Netz kann so eingerichtet sein, daß der dritte und der vierte Schalter den Zustand auf eine Taktflanke hin nicht wechseln. Dies kann auch dabei helfen, zufällige Variationen der Zeitabläufe der Schaltoperationen der unterschiedlichen analogen Segmente zu verhindern. Vorzugsweise ist der dritte Schalter nicht leitend und der vierte Schalter leitend, wenn die eingegebenen Datensignale in dem ersten Zustand sind, und ist der dritte Schalter nicht leitend und der vierte Schalter leitend, wenn die eingegebenen Datensignale in dem zweiten Zustand sind.
Die Schalttreibernetze schließen vorzugsweise keine Puffer ein, die einen von Daten abhängigen Strom aufnehmen, der mit ihrem Dateneingabeknoten verbunden ist. Dies kann auch dabei helfen sicherzustellen, daß der Nettostrom, der zwischen den digitalen Schaltkreis und dem analogen Schaltkreis hindurchgeht, unabhängig von den Daten ist, was dabei helfen kann, die Verformung des ausgegebenen Signals zu verringern.
Ein weiteres Problem, welches für bekannte DAC identifiziert wurde, ist, daß die Verformung der dritten Ordnung schlimmer sein kann als erwartet. Die Verformung der dritten Ordnung ist besonders unerwünscht für DAC, die ausgegebene Signale mit vielen Tönen erzeugen, da eine Intermodulationsverformung der dritten Ordnung innerhalb des Bandes auftreten kann, in welchem Fall sie durch Filtern nicht entfernt werden kann. Es wird angenommen, daß solch eine Verformung der dritten Ordnung teilweise auf einen Strom beruht, der zu und aus den parasitären Kapazitäten strömt, die in den differentiellen Schaltnetzen vorhanden sein können.
In bevorzugten Ausführungsformen der vorliegenden Erfindung umfaßt das differentielle Schaltnetz in jedem analogen Segment mehrere Schalter zum Verbinden eines gemein samen Knotens des Netzes mit einem ersten und einem zweiten Knoten des Netzes gemäß dem eingegebenen Datensignal, und das Netz ist so eingerichtet, daß die gleiche Anzahl von Schaltern in jedem Zyklus der geformten Taktsignale den Zustand wechseln. Durch Anordnen der gleichen Anzahl von Schaltern, die in jedem Zyklus den Zustand wechseln, kann die Ladung, die zu und von den parasitären Kapazitäten strömt, weniger abhängig von dem eingegebenen Datensignal sein. Dies kann dabei helfen, die Verformung der dritten Ordnung zu verringern, die in dem analogen ausgegebenen Signal auftritt.
Durch Einrichten, daß die gleiche Anzahl von Schaltern den Zustand in jedem Zyklus wechselt, ist der Strom, der von jedem analogen Segment gezogen wird, ungefähr der gleiche in jedem Zyklus. Dies kann dabei helfen, Variationen in den Zeitabläufen der Schaltoperationen der unterschiedlichen analogen Segmente zu verringern, was zu einer verringerten Verformung führen kann.
Jedes differentielle Schaltnetz kann beispielsweise einen ersten und einen dritten Schalter, die zwischen dem gemeinsamen Knoten und dem ersten Knoten verbunden sind, und einen zweiten und vierten Schalter umfassen, die zwischen dem gemeinsamen Knoten und dem zweiten Knoten verbunden sind, und das Netz kann so eingerichtet sein, daß zumindest in einem Zyklus der geformten Taktsignale entweder der erste oder der zweite Schalter abhängig von dem eingegebenen digitalen Signal leitend ist und die anderen Schalter nicht leitend sind, und daß in zumindest einem weiteren Zyklus der geformten Taktsignale entweder der dritte oder der vierte Schalter abhängig von dem eingegebenen digitalen Signal leitend ist, und die anderen Schalter nicht leitend sind. Der Schaltkreis kann beispielsweise in wechselnden ersten und zweiten Zyklen der geformten Taktsignale betreibbar sein, und in den ersten Zyklen kann entweder der erste oder der zweite Schalter leitend sein und können die anderen Schalter nicht leitend sein, und in den zweiten Zyklen kann entweder der dritte oder vierte Schalter leitend sein und können die anderen Schalter nicht leitend sein.
Allgemein kann das differentielle Schaltnetz n Paare Schalter umfassen, wobei n ≥ 2, wobei ein Schalter von jedem Paar zwischen dem gemeinsamen Knoten und dem ersten Knoten verbunden ist, und wobei der andere Schalter eines jeden Paars zwischen dem gemeinsamen Knoten und dem zweiten Knoten verbunden ist, und wobei das Netz in sich widerholenden Sequenzen von n Zyklen betreibbar sein kann, und wobei das Netz so eingerichtet sein kann, daß in jedem Zyklus einer Folge ein unterschiedliches Paar Schalter so gesteuert wird, daß abhängig von dem eingegebenen Datensignal ein Schalter des Paars leitend ist und der andere Schalter des Paars nicht leitend ist, und wobei die Schalter in den anderen Paaren nicht leitend sind.
Wenn mehrere Schalttreibernetze vorgesehen sind, ist jede Treiberschaltung vorzugsweise eingerichtet, Treibersignale zu einem Paar Schalter zuzuführen.
Der Schaltkreis kann außerdem eine Taktformungsschaltung umfassen, die gemeinsam für jedes der analogen Segmente vorgesehen ist, um die geformten Taktsignale zuzuführen. Wie oben erörtert, kann solch eine Taktformungsschaltung relativ komplex ausgeführt werden, da sie gemeinsam für alle analogen Segmente vorgesehen ist und kann somit eine effektive Formung der Taktsignale erreichen.
Die geformten Taktsignale können so eingerichtet sein, daß sie unterschiedliche Teile einer Schaltoperation zu unterschiedlichen Zeiten bewirken. Beispielsweise können die geformten Taktsignale zwei Taktsignale umfassen, die Taktflanken haben, die voneinander versetzt sind, und/oder die geformten Taktsignale können zwei Taktsignale umfassen, die Taktflanken mit unterschiedlichen Anstiegszeiten und/oder Abfallzeiten haben. Mehr als zwei geformte Taktsignale können vorgesehen sein, falls erforderlich.
Als ein Beispiel kann eine Flanke eines Taktsignals, welches einen Schalter in dem analogen Segment (zum Beispiel einen Schalter in einem differentiellen Schaltnetz) veranlaßt, von einem leitenden Zustand zu einem nicht leitenden Zustand zu wechseln, mit Bezug auf die entsprechende Flanke eines Taktsignals verzögert sein, die einen anderen Schalter in dem analogen Segment veranlaßt, von einem nicht leitenden Zustand zu einem leitenden Zustand zu wechseln. Das Taktsignal mit der verzögerten Flanke kann auf einem im wesentlichen konstanten Potential beibehalten werden, bis der Schalter, der von dem nicht leitenden Zustand zu dem leitenden Zustand wechselt, zumindest teilweise leitend ist. Dies kann dabei helfen, die stabile Operation des Schaltnetzes sicherzustellen.
Jedes Taktsignal kann ein Potential haben, das Änderungen der Betriebseigenschaften des Schalters folgt, wenn es in einem Zustand ist, der die Schalter in dem analogen Segment veranlaßt leitend zu sein. Jedes Taktsignal kann ein Potential haben, das im wesentlichen gleich dem vorbestimmten Potential in dem Schalttreibernetz ist, wenn es in einem Zustand ist, der einen Schalter in dem analogen Segment veranlaßt nicht leitend zu sein. Dies kann dabei helfen, Störimpulse zu verhindern, die in dem ausgegebenen Signal der Treiberschaltung auftreten.
Die Taktformungsschaltung kann als ihre Eingabe zwei komplementäre Taktsignale nehmen. Irgendein Versatz, der in den eingegebenen Taktsignalen vorhanden ist, kann Ungenauigkeiten der Zeitabläufe der geformten Taktsignale hervorrufen, die von der Taktformungsschaltung ausgegeben werden. In diesem Zusammenhang ist Taktversatz, wenn es Fehlanpassungen in den Taktflanken der komplementären Taktsignale gibt. Der Schaltkreis kann deshalb außerdem eine Versatzkompensationsschaltung zum Empfangen von zwei komplementären eingegebenen Taktsignalen und zum Ausgeben von zwei komplementären ausgegebenen Taktsignalen, die einen verringerten Versatz haben, zu der Taktformungsschaltung umfassen.
Die Versatzkompensationsschaltung kann so eingerichtet sein, daß die ausgegebenen Taktsignale ihre Zustände zu Zeiten wechseln, die durch die langsamsten Flanken der eingegebenen Taktsignale bestimmt werden. Die ausgegebenen Taktsignale können dann eine hohe Impedanz während Perioden zwischen den schnellsten Flanken der eingegebenen Taktsignale und den entsprechenden langsamsten Flanken erfahren. Die Taktversatzkompensationsschaltung kann beispielsweise einen ersten und zweiten Inverter zum Ausgeben der ausgegebenen Taktsignale umfassen, wobei jeder Inverter zwei Schalter umfaßt, die in Reihe zwischen einem hohen Potential und einem niedrigen Potential verbun den sind, und jeder Inverter kann so eingerichtet sein, daß, wenn die eingegebenen Taktsignale ihren Zustand wechseln, ein Schalter, der in einem leitenden Zustand ist, zu einem nicht leitenden Zustand zu einer Zeit wechselt, die durch das Taktsignal bestimmt ist, das die schnellste Taktflanke hat, und das ein Schalter, der in einem nicht leitenden Zustand ist zu einem leitenden Zustand zu einer Zeit wechselt, die durch das Taktsignal bestimmt ist, welches die langsamste Taktflanke hat.
Ein digitales Signal, welches an dem segmentierten Mischsignalschaltkreis eingegeben wird, muß nicht notwendigerweise in einer Form sein, in der es direkt die Schaltoperationen des analogen Segments steuern kann. Somit kann der erfindungsgemäße Schaltkreis außerdem einen Decoderschaltkreis zum Empfangen eines eingegebenen digitalen Signals und zum Ausgeben eines Datensignals an jedes der analogen Segmente umfassen. Wie oben erörtert, kann solch ein Decoderschaltkreis nicht so schnell wie der analoge Schaltkreis sein. Somit kann der Decoderschaltkreis mehrere Decoderschaltungen umfassen, von denen jede eingerichtet ist, ein getrenntes Datensignal an jedes der analogen Segmente auszugeben. Wenn mehrere Schalttreibernetze in jedem analogen Segment vorgesehen sind, kann der Decoderschaltkreis mehrere Decoderschaltungen umfassen, von denen jede eingerichtet ist, ein Datensignal an eines der Schalttreibernetze in jedem der analogen Segmente auszugeben. In solch einem Fall ist jede der Decoderschaltungen vorzugsweise so eingerichtet, daß ihr Datensignal den Zustand während einer Periode wechselt, in der das Taktsignal, das zu der entsprechenden Treiberschaltung zugeführt wird, einen Zustand hat, der verhindert, daß ein Schalter in dem differentiellen Schaltnetz seinen Zustand wechselt. Solch eine Einrichtung kann für den Decoderschaltkreis eine Schaltperiode ermöglichen, in der seine ausgegebenen Signale sich stabilisieren, ohne daß diese Signale verwendet werden, um die Schaltoperationen in den analogen Segmenten zu steuern.
In dem erfindungsgemäßen segmentierten Mischsignalschaltkreis kann jedes Segment eingerichtet sein, den Stromfluß von einer Stromquelle zu einer Stromsenke zu schalten. Solch eine Einrichtung kann zum Beispiel für einen Digital-Analog-Wandler verwendet werden, und somit wird gemäß einem zweiten Aspekt der vorliegenden Erfindung ein Digital-Analog-Wandler geschaffen, der einen Schaltkreis in irgendeiner der oben beschriebenen Formen umfaßt.
Die mehreren Schalter können Transistoren sein, wie etwa Feldeffekttransistoren (FET). Die Schalter können zum Beispiel alle n-Kanal- oder p-Kanal-MOSFETs (Metal-Oxid-Halbleiter-Feldeffekttransistor) sein, obwohl andere Typen von Transistoren statt dessen verwendet werden können.
Wie oben erwähnt, kann die Verformung des ausgegebenen Signals eines Schaltnetzes durch Stromflüsse von und zu den parasitären Kapazitäten in dem Schaltnetz verursacht werden. Die Auswirkung solcher Stromflüsse kann durch Vorsehen von einem oder mehreren kapazitiven Elementen verringert werden, die komplementäre Stromflüsse verursachen. Das Schaltnetz kann somit außerdem ein kapazitives Element umfassen, das mit dem gemeinsamen Knoten verbunden ist, um die Auswirkung des Stromflusses in die Kapazitäten zu kompensieren, die zumindest zu einem der mehreren Schalter gehören. Das kapazitive Element kann bei spielsweise ein Transistor sein, zu dem ein Signal zugeführt wird, das zumindest ungefähr das Komplement des Taktsignals ist, das zu dem Schaltnetz zugeführt wird. Damit ist vorzugsweise gemeint, daß das Signal, das zu dem Transistor zugeführt wird, die entgegengesetzte Polarität des Taktsignals für über die Hälfte der Zeit ab.
Die Taktversatzkompensationsschaltung kann außerdem ein erstes NAND-Gate und ein zweites NAND-Gate umfassen, wobei das erste NAND-Gate an seinem Eingang ein eingegebenes Taktsignal und den Ausgabewert des zweiten NAND-Gates empfängt, und wobei das zweite NAND-Gate an seinem Eingang das komplementäre eingegebene Taktsignal und den Ausgabewert des ersten NAND-Gates empfängt, wobei die Ausgabewerte des ersten und zweiten NAND-Gates zugeführt werden, um die Eingabewerte der Schalter in dem ersten und zweiten Inverter zu steuern. Jeder Inverter kann einen Eingang, der mit einem nicht invertierenden Ausgang von einem der NAND-Gates verbunden ist, und einen anderen Eingang haben, der mit dem invertierten Ausgang des anderen NAND-Gates verbunden ist. Die ausgegebenen Taktsignale können während der Perioden zwischen den schnellsten Taktflanken der eingegebenen Taktsignale und den entsprechenden langsamsten Flanken eine hohe Impedanz erfahren.
Die vorliegende Erfindung schafft auch Verfahrensaspekte, die den unterschiedlichen oben beschriebenen Schaltkreisaspekten entsprechen. Gemäß einem dritten Aspekt der Erfindung wird ein Verfahren zum Durchführen einer Folge von Schaltoperationen in segmentierten Mischsignalschaltkreisen geschaffen, die mehrere analoge Segmente umfassen, wobei das Verfahren das Zuführen der Taktsignale gemeinsam für alle analogen Segmente, und das Durchführen der Folge von Schaltoperationen umfaßt, wobei jede Schaltoperation von einem eingegeben Datensignal abhängt; gekennzeichnet durch das Formen der Taktsignale, die gemeinsam für alle Segmente vor dem Zuführen der geformten Taktsignale zu den analogen Segmenten vorgesehen sind, und durch das Durchführen von jeder Schaltoperation in den analogen Segmenten auf eine Weise, die durch die Form der gemeinsamen geformten Taktsignale bestimmt ist.
Vorrichtungsmerkmale können auf die Verfahrensaspekte angewendet werden und umgekehrt. Merkmale von irgendeinem der Aspekte der Erfindung können auf irgendeinen der anderen Aspekte angewendet werden.
Bevorzugte Merkmale der vorliegenden Erfindung werden nun rein beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben, in denen:
1 eine Übersicht über einen vorher betrachteten DAC zeigt;
2 ein bekanntes differentielles Schaltnetz zeigt;
3 eine Stromquelle zeigt, die mit einem bekannten differentiellen Schaltnetz verbunden ist;
4 schematische Diagramme unterschiedlicher Signale in dem Netz aus 3 sind;
5 schematische Diagramme des synthetisierten Ausgabewerts, der Schaltgeschwindigkeit und des Ausgabefehlers eines DAC sind;
6 eine Übersicht über einen DAC gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
7 ein Schalttreibernetz in einer Ausführungsform der Erfindung zeigt;
8 ein differentielles Schaltnetz in einer Ausführungsform der Erfindung zeigt;
9 eine Variante des differentiellen Schaltnetzes aus 8 zeigt;
10 Wellenformen zeigt, die auf das Netz aus 9 angewendet werden;
11 eine Taktformungsschaltung gemäß einer Ausführungsform der Erfindung zeigt;
12 unterschiedliche Signale innerhalb der Taktformungsschaltung aus 11 zeigt;
13 einen Niedrigspannungsgenerator zur Verwendung mit der Taktformungsschaltung aus 11 zeigt;
14 Beispiele des Taktversatzes zeigt;
15 eine Versatzkompensationsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; und
16 einen Inverter mit getrennten pgate- und ngate-Eingängen zeigt.
Übersicht über einen DAC
1 zeigt eine Übersicht über einen vorher betrachteten DAC. Der DAC in 1 ist Teil einer integrierten Schaltung (IC) mit einem DAC des Stromsteuerungstyps und ist entworfen, um ein eingegebenes digitales Wort (D1-Dm) mit n Bit in ein entsprechendes analoges ausgegebenes Signal umzuwandeln.
Mit Bezugnahme auf 1 enthält der DAC 1 einen analogen Schaltkreis einschließlich einer Anzahl n identischer Stromquellen 2₁ bis 2_n , wobei n = 2^m – 1. Jede Stromquelle 2 führt einen im wesentlichen konstanten Strom I. Der analoge Schaltkreis schließt außerdem eine Zahl n differentieller Schaltnetze (4₁ bis 4_n ) ein, die jeweils den n Stromquelle 2₁ bis 2_n entsprechen. Jedes differentielle Schaltnetz 4 ist mit seiner entsprechenden Stromquelle 2 verbunden und schaltet den Strom I, der durch die Stromquelle erzeugt wird, entweder zu einem ersten Anschluß, der mit einer ersten Verbindungsleitung A des Wandlers verbunden ist, oder zu einem zweiten Anschluß, der mit einer zweiten Verbindungsleitung B des Wandlers verbunden ist.
Jedes differentielle Schaltnetz 4 empfängt eines von mehreren digitalen Steuerungssignalen T1 bis Tn (die „thermometer-codierte-Signale" aus Gründen genannt werden, die im folgenden erklärt werden) und wählt entweder seinen ersten Anschluß oder seinen zweiten Anschluß gemäß dem Wert des betreffenden Signals aus. Ein erster Ausgabestrom I_A des DAC 1 ist die Summe der entsprechenden Ströme, die zu den erste Anschlüssen des differentiellen Schaltnetzes zugeführt werden, und ein zweiter Ausgabestrom I_B des DAC1 ist die Summe der entsprechenden Ströme, die zu dem zweiten Anschluß des differentiellen Schaltnetzes zugeführt werden. Das analoge Ausgabesignal ist der Spannungsunterschied V_A – V_B zwischen einer Spannung V_A, die durch das Abfließen des ersten Ausgabestroms I_A des DAC 1 in einen Widerstand R erzeugt wird, und einer Spannung V_B, die durch das Abfließen des zweiten Ausgabestroms I_B des Wandlers in einen weiteren Widerstand R erzeugt wird.
Die thermometer-codierten Signale T1 bis Tn werden aus dem binären Eingabewort D1-Dm durch den digitalen Schaltkreis abgeleitet, der einen binären Thermometer-Decoder 6 einschließt. Der Decoder 6 wird wie folgt betrieben. Wenn das binäre Eingabewort D1 – Dm den niedrigsten Wert hat, sind die thermometer-codierten Signale T1 – Tn derart, daß jedes der differentiellen Schaltnetze 4₁ bis 4_n seinen zweiten Anschluß auswählt, so daß alle Stromquellen 2₁ bis 2_n mit der zweiten Verbindungsleitung B verbunden sind. In diesem Zustand ist V_A = 0 und V_B = nIR. Das analoge Ausgabesignal ist V_A – V_B = –nIR. Wenn das binäre Eingabewort D1 – Dn vom Wert her fortschreitend zunimmt, sind die thermometer-codierten Signale T1 – Tn, die durch den Decoder 6 erzeugt werden, derart, daß mehrere der differentiellen Schaltnetze ihre entsprechenden erste Anschlüsse (beginnend mit dem differentiellen Schaltnetz 4₁ ) ohne ein differentielles Schaltnetz auswählen, das bereits seinen ersten Anschluß ausgewählt hat, der zu seinem zweiten Anschluß zurückschaltet. Wenn das binäre Eingabewort D1-Dm den Wert i hat, wählen die ersten i differentiellen Schaltnetze 4₁ bis 4_i ihre entsprechenden ersten Anschlüsse aus, während die verbleibenden n – i differentiellen Schaltnetze 4_i+1 bis 4_n ihre entsprechenden zweiten Anschlüsse auswählen. Das analoge Ausgabesignal V_A – V_B0 ist gleich (2i – n)IR.
Thermometer-Codieren ist für DAC des Typs mit Stromsteuerung beliebt, da, wenn die binären Eingabewörter zunehmen, mehr Stromquellen zu der ersten Verbindungsleitung A geschaltet werden, ohne daß irgendeine Stromquelle, die bereits zu der Leitung A geschaltet ist, zu der anderen Leitung B geschaltet wird. Dementsprechend sind die Eingangs/Ausgangskennlinien des DAC monoton und ist der Störimpuls klein, der sich aus einer Änderung von 1 in dem Eingabewort ergibt.
Ein beispielhaftes differentielles Schaltnetz, das zur Verwendung in dem DAC aus 1 geeignet ist, ist in 2 gezeigt. Dieses differentielle Schaltnetz umfaßt einen ersten und zweiten PMOS-Feldeffekttransistor (FET) S1 und S2. Die entsprechenden Quellen der Transistoren S1 und S2 sind mit einem gemeinsamen Knoten TAIL verbunden, mit dem eine entsprechende Stromquelle (2₁ bis 2_n in 1) verbunden ist. Die entsprechenden Senken der Transistoren S1 und S2 sind mit dem entsprechenden ersten und zweiten Ausgabeknoten OUTA und OUTB der Schaltung verbunden, die jeweils dem ersten beziehungsweise zweiten Anschluß von jedem der differentiellen Schaltnetze, die in 1 gezeigt sind, entsprechen.
Jeder Transistor S1 und S2 hat eine entsprechende Treiberschaltung 8₁ oder 8₂ , die mit ihrem Gate verbunden ist. Komplementäre Eingabesignale IN und INB werden an die Eingänge der Treiberschaltungen 8₁ beziehungsweise 8₂ angelegt. Jede Treiberschaltung speichert seine empfangenen Eingabesignale IN oder INB zwischen und invertiert diese, um ein Schaltsignal SW1 oder SW2 für seinen zugehörigen Transistor S1 oder S2 zu erzeugen, so daß in dem stationären Zustand einer der Transistoren S1 und S2 an ist und der andere aus ist. Wie beispielsweise in 2 angezeigt ist das Schaltsignal SW1 (Gate-Treiberspannung) für den Transistor S1 bei dem niedrigen Niveau L, wodurch der Transistor veranlaßt wird an zu sein, während das Schaltsignal SW2 (Gate-Treiberspannung) für den Transistor S2 bei dem hohen Niveau H ist, was den Transistor veranlaßt aus zu sein, wenn das Eingabesignal IN das hohe Niveau (H) und das Eingabesignal INB das niedrige Niveau (L) hat. Somit werden in diesem Zustand alle Eingabeströme, die in den gemeinsamen Knoten TAIL fließen, zu dem Ausgabeknoten OUTA zugeführt und kein Strom wird zu dem Ausgabeknoten OUTB zugeführt.
Wenn es erwünscht ist, den Zustand der Schaltung aus 2 so zu wechseln, daß der Transistor S1 aus ist und der Transistor S2 an ist, werden komplementäre Änderungen der eingegebenen Signale IN und INB gleichzeitig so durchgeführt, daß das Eingabesignal IN von H zu L zu der gleichen Zeit wechselt, wie das Eingabesignal INB von L zu H wechselt. Als ein Ergebnis dieser komplementären Wechsel wird der Transistor S1 ausgeschaltet, und der Transistor S2 angeschaltet, so daß alle Eingabeströme, die in den gemeinsamen Knoten TAIL fließen, zu dem Ausgabeknoten OUTB zugeführt werden, und kein Strom zu dem Ausgabeknoten OUTA zugeführt wird.
Die Auswertungen der DAC unter Verwendung bekannter differentieller Schaltnetze haben gezeigt, daß die dritte harmonische Verformung nicht so gut wie erwartet ist. Die dritte harmonische Verformung ist besonders für DAC problematisch, die Ausgabesignale mit vielen Tönen synthetisieren, da einige der Verformungsprodukte innerhalb des Bandes fallen und deshalb nicht herausgefiltert werden können. Es wurde entdeckt, daß parasitäre Kapazitäten, die in den Schalttransistoren vorhanden sind, Verformungen der dritten Ordnung erzeugen können.
Der Mechanismus, durch den die parasitären Kapazitäten zu einer Verformung der dritten Ordnung führen, wird mit Bezug auf die 3 und 4 nun beschrieben werden. 3 zeigt ein differentielles Schaltnetz, das die Schalttransistoren M1 und M2 umfaßt, die über einen Transistor 10 mit einer Stromquelle 12 mit konstantem Strom verbunden sind. Die Schaltung aus 3 entspricht einer der Stromquellen 2 und Schaltnetze 4 aus 1. Ein Signal A wird bei dem Gate des Schalters M1 eingegeben und ein Signal B wird bei dem Gate des Schalters M2 eingege ben. In 3 sind auch die parasitären Kapazitäten Cgs_M1 und Cgs_M2, die parasitäre Kapazitäten zwischen Gate und Quelle sind, die jeweils M1 beziehungsweise M2 zuzuordnen sind, und die parasitäre Kapazität C_d gezeigt, welche die Kombination der Drain-Kapazität der Vorrichtung 10 und der Kapazitäten der Source-Dioden von M1 und M2 ist.
Die 4 sind schematische Diagramme verschiedener Signale des Netzes aus 3. Wie in 4(a) gezeigt ist die Gate-Ansteuerung des Schalters M2 (Signal B) anfänglich hoch und die Gate-Ansteuerung des Schalters N1 (Signal A) anfänglich niedrig. M1 und M2 sind beide aktiv niedrig, so daß M1 anfänglich an ist und M2 anfänglich aus ist. Im Bereich X beginnt das Signal B zu fallen, während das Signal B niedrig bleibt. Es ist notwendig, daß das Signal B fällt, bevor das Signal A anfängt zu steigen, um sicherzustellen, daß es immer einen Weg für den Strom von der Stromquelle gibt. Wenn das Signal B fällt, fällt die Gate-Spannung an dem Schalter M2, und deshalb nimmt die Spannung an der Kapazität Cgs_M2 zu. Dies veranlaßt einen Strom in Cgs_M2 zu fließen. Dies ist in 4(a) durch eine Zunahme des Stroms in C_p gezeigt, was die Kombination der parasitären Kapazitäten an dem Endknoten ist. Dies führt zu einer Verringerung der Endspannung, wie in 4(b) gezeigt. Der Strom, der in C_p fließt, kommt von der konstanten Stromquelle 12, führt zu einer Verringerung des Werts von I₁ + I₂, wie in 4(d) gezeigt, und einer Verringerung des Werts von I₁ – I₂, wie in 4(e) gezeigt.
Im Bereich Y beginnt der Schalter M2 angeschaltet zu werden, wenn die Gate-Ansteuerung B unter den Schaltschwellwert fällt, und gleichzeitig beginnt der Schalter M1 aus geschalten, wenn die Gate-Ansteuerung A zunimmt. Angenommen, daß die Anstiegsgeschwindigkeiten von A und B die gleichen sind, injiziert Cgs_M1 Ladung in den Endknoten mit der gleichen Geschwindigkeit, mit der Cgs_M2 Ladung entfernt, und deshalb gibt es keinen Nettostromfluß zu und von der parasitären Kapazität C_p.
Im Bereich Z steigt das Signal A an und somit nimmt die Spannung Cgs_M1 ab. Die Ladung, die in Cgs_M1 gespeichert ist, wird somit in den Endknoten injiziert. Dieser Zusatzstrom wird zu dem Strom hinzugefügt, der von der Quelle mit konstanten Strom 12 fließt und verursacht somit eine Zunahme des Werts von I₁ + I₂ (4(d)) und eine Verringerung des Werts von I₁ – I₂ (4(b)).
Das Signal, das von dem Schaltnetz ausgegeben wird, ist proportional zu I₁ – I₂. Ein Ausgabefehler kann deshalb aus I₁ – I₂ abgeleitet werden, wie in 4(f) gezeigt. Es wird geschätzt werden, daß dieser Ausgabefehler nur auftritt, wenn das differentielle Schaltnetz von einem Zustand zu einem anderen schaltet. Der gesamte Ausgabefehler des DAC aufgrund des oben beschriebenen Mechanismus ist die Summe der Ausgabefehler von jedem der Schaltnetze. Der gesamte Ausgabefehler wird somit höher sein, wenn mehr Schaltnetze geschaltet werden und niedriger sein, wenn weniger Schaltnetze geschaltet werden. Der gesamte Ausgabefehler hängt somit von den eingegebenen Daten ab.
Anfänglich fließen die Ströme, die injiziert werden und durch die parasitären Kapazitäten von Gate zu Drain (nicht gezeigt) entfernt werden, die M1 und M2 zuzuordnen sind, immer zu und von dem gleichen Knoten und führen deshalb nicht zu irgendwelchen Nettoänderungen der Ausga beströme.
Die 5 zeigen, wie der obige Mechanismus mit der dritten harmonischen Verformung zusammenhängt. In dem Beispiel aus 5 wird ein digitales Eingabesignal, das an dem DAC angelegt wird, verwendet, um eine Sinuswelle der Frequenz f₀ bei dem analogen Ausgang des DAC zu synthetisieren. 5(a) zeigt den synthetisierten Ausgabewert des DAC, der bei der Frequenz f₀ ist. 5(b) zeigt die Anstiegsgeschwindigkeit des Ausgabewerts, die proportional zu der Schaltgeschwindigkeit der unterschiedlichen Schaltnetze in dem DAC ist. 5(c) zeigt den Betrag der fehlenden Ladung in dem Ausgabewert. Der Betrag der fehlenden Ladung ist maximal, wenn alle Schaltnetze schalten, und ist null, wenn keine Schaltnetze schalten. Der Ausgabefehler variiert somit mit einer Frequenz 2f₀. Das Ausgabesignal ist ein Produkt des synthetisierten Signals, das bei einer Frequenz f₀ ist, und des Ausgabefehlers, der bei der Frequenz 2f₀ ist, was zu einer Verformung bei einer Frequenz von 3f₀ führt (das heißt bei der dritten Harmonischen).
Ausführungsformen der Erfindung
Ausführungsformen der vorliegenden Erfindung versuchen die dritte harmonische Verformung durch Verringern der Abhängigkeit des Ausgabefehlers von den eingegebenen Daten zu verringern. Ausführungsformen der Erfindung versuchen auch, die Fehlanpassungen der Schaltzeiten von differentiellen Schaltnetzen in DAC zu verringern.
6 zeigt eine Übersicht eines DAC gemäß einer Ausführungsform der vorliegenden Erfindung. Der DAC kann zum Beispiel verwendet werden, um das FunkAusgabesignal in einer mobilen Telefonbasisstation zu synthetisieren. Der DAC umfaßt eine erste Decoderschaltung 20, eine zweite Decoderschaltung 22, einen Schalttreiberschaltkreis 24, ein Schaltnetz 26, Stromquellen 28₁ – 28_n , einen Taktformer 30, und eine Taktversatzkompensationsschaltung 32. Der Schalttreiberschaltkreis 24 umfaßt n Schalttreiber und der Schaltungsschaltkreis 26 umfaßt n Schaltnetze.
Beim Betrieb empfängt die erste Decoderschaltung 20 ungerade Abtastwerte eines digitalen Eingabesignals und gibt n Paare komplementäre thermometer-codierte Signale T_ODD1 und T _ODD1 bis T_ODDn und T _ODDn, aus. Die zweite Decoderschaltung 22 empfängt gerade Abtastwerte eines digitalen eingegebenen Signals und gibt n Paare komplementäre thermometer-codierte Signale T_EVEN1 und T _EVEN1 bis T_EVENn und T _EVENn aus. Da die ungeraden Abtastwerte des digitalen Datensignals durch den ersten Decoder 20 decodiert werden, und die geraden Abtastwerte durch den zweiten Decoder 20 decodiert werden, kann jeder dieser Decoder bei der halben Geschwindigkeit betrieben werden, die der Fall wäre, wenn nur ein einziger Decoder vorgesehen wäre. Dies kann es ermöglichen, die Gesamtgeschwindigkeit des DAC zu erhöhen. Weitere Details der Decoderschaltungen 20, 22 werden in der GB 2356301, die oben zitiert ist, beschrieben. Falls erforderlich, könnten die Ausgabewerte der Decoder in Latch-Schaltungen gespeichert werden (nicht gezeigt).
Jedes Paar Ausgabewerte von dem ersten und dem zweiten Decoder wird zu einem entsprechenden Schalttreiber in dem Schalttreiberschaltkreis 24 zugeführt. Beispielsweise werden die Ausgabewerte T_ODD1, T _ODD1, T_EVEN1 und T _EVEN1 alle zu dem Schalttreiber 1 zugeführt, usw.. Jeder Schalttreiber kann auch Taktsignale CLK_ODD und CLK _EVEN von dem Taktformer 30 empfangen. Jede Schalttreiberschaltung erzeugt vier Treibersignale, die zu dem entsprechenden Schaltnetz in dem Schaltungsschaltkreis 26 zugeführt werden. Jedes Schaltnetz empfängt einen Strom von einer der Stromquellen 28₁ bis 28_n und schaltet den Strom zu einem der Ausgabeanschlüsse OUTA und OUTB abhängig von den Treibersignalen, die an seinem Eingang empfangen werden.
7 beziehungsweise 8 zeigen einen Schalttreiber 36 und einen differentiellen Schaltungsschaltkreis 28 gemäß einer Ausführungsform der vorliegenden Erfindung. Der Schalttreiber 26 ist einer der Schalttreiber in dem Schalttreiberschaltkreis 24 aus 6 und das differentielle Schaltnetz 38 ist eines der Schaltnetze in dem Schaltungsschaltkreis 26, der in 6 gezeigt ist.
Mit Bezugnahme auf 7 umfaßt der Schaltertreiber 36 ein erstes Schaltertreibernetz, das aus Schaltern SW5 bis SW8 besteht, und ein zweites Schaltertreibernetz, das aus Schaltern SW1 bis SW4 besteht. Beim Betrieb empfängt das erste Schaltertreibernetz die Signale T_ODD und T _ODD von der ersten Decoderschaltung 20 in 6 und das Signal CLK_ODD von dem Taktformer 30 in 6. Das zweite Schalttreibernetz empfängt die Signale T_EVEN und T _EVEN von der zweiten Decoderschaltung 22 in 6 und das Signal CLK_EVEN von dem Taktformer 30 in 6. Die Schalter in dem Schalttreiber aus 7 sind aktiv niedrig, das heißt sie werden angeschaltet, wenn die Spannung an ihrem Steuerungseingang niedrig ist.
Für den Schalttreiber aus 7 sind die Schalter SW1 und SW4 geschlossen und die Schalter SW2 und SW3 offen, wenn T_EVEN niedrig ist. Wenn T_EVEN hoch ist, sind die Schalter SW1 und SW4 offen und die Schalter SW2 und SW3 geschlossen. Wenn CLK_EVEN hoch ist, sind beide Ausgabewerte V_S3 und V_S4 somit hoch. Wenn CLK_EVEN niedrig ist, folgt der Ausgabewert V_S3 T_EVEN und folgt der Ausgabewert V_S4 dem Inversen von T_EVEN. Die Schalter SW5, SW6, SW7 und SW8 werden als Reaktion auf die Signale T_ODD und CLK_ODD auf ähnliche Weise betrieben. Wenn CLK_ODD hoch ist, sind somit beide Ausgabewerte V_S1 und V_S2 hoch, und wenn CLK_ODD niedrig ist, ist entweder V_S1 oder V_S2 hoch und der andere abhängig von dem Wert von T_ODD niedrig.
Die folgende Tabelle faßt zusammen, wie die verschiedenen Ausgabesignale mit dem Eingabewert und den Taktsignale variieren.
Die Ausgabewerte V_S1, V_S2, V_S3, V_S4 von dem Schalttreiber 36 in 7 werden zu den entsprechenden Eingängen V_S1 V_S2 V_S3, V_S4 in dem differentiellen Schaltnetz aus 8 zugeführt. Mit Bezugnahme auf 8 hat das differentielle Schaltnetz 38 Schalter S1 und S3, die zwischen dem Knoten TAIL und dem Knoten OUTA verbunden sind, und Schalter S2 und S4, die zwischen dem Knoten TAIL und dem Knoten OUTB verbunden sind. Die Schalter S1 bis S4 haben ihre Steuerungsanschlüsse, die durch die Signale V₁ bis V_S4 jeweils angesteuert werden, die durch das Schaltertreibernetz 36 vorgesehen werden. Die Schalter S1 bis S4 sind aktiv niedrig. Somit ist der Schalter S1 aus, wenn die Spannung V_S1 hoch ist („1") und an, wenn die Spannung V_S1 niedrig ist („0") usw..
In Betrieb wirkt der Schaltungsschaltkreis aus 7 und 8, um den Strom bei dem Knoten TAIL zu einem der Knoten OUTA und OUTB abhängig von den eingegebenen Signalen T_ODD und T _ODD, T_EVEN und T _EVEN zu schalten. In ungeradzahligen Zyklen werden die Schalter S1 und S2 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB abhängig von dem Wert von T_ODD und T _ODD zu schalten. Für geradzahlige Zyklen werden die Schalter S3 und S4 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB abhängig von dem Wert von T_EVEN und T _EVEN zu schalten.
Die Werte von T_ODD und T _ODD werden für geradzahlige Zyklen gewechselt, und die Werte von T_EVEN und T _EVEN werden für ungeradzahlige Zyklen gewechselt.
Somit werden die Datensignale T_ODD, T _ODD, T_EVEN und T _EVEN vor der relevanten Taktflanke eingestellt, so daß die Taktsignale CLK_ODD und CLK _EVEN den Zeitablauf der Wechsel von V_S1 zu V_S4 eher als die Datensignale steuern. Das bedeutet, daß kein spezieller Zeitablaufsschaltkreis für T_ODD, T _ODD, T_EVEN und T _EVEN erforderlich ist.
Wenn solch ein Zeitablaufschaltkreis nötig wäre, müßte der Zeitablaufschaltkreis in jeder Zelle vorgesehen werden. In der vorliegenden Ausführungsform ist jedoch ein gemeinsamer Taktformer für alle Zellen vorgesehen. Der Taktformer kann so komplex wie nötig gemacht werden, um einen ausreichend guten Zeitablauf der Taktsignale zu erreichen, ohne wesentlich zu dem gesamten Betrag des erforderlichen Schaltkreises beizutragen.
Da die Taktsignale CLK_ODD und CLK_EVEN durch die Schaltertreiber 36 direkt zu den Schaltern S1 bis S4 zugeführt werden, gibt es eine sehr kurze Zeitverzögerung zwischen einer Taktflanke und einem entsprechenden Wechsel des Zustands des Schalters. Da diese Zeitverzögerung kurz ist, werden jegliche Variationen der Zeitverzögerung klein sein. Da die Schalter anders als der letzte Stromsteuerungsschalter außerdem ihren Zustand auf eine Taktflanke wechseln müssen, gibt es außerdem keine zufälligen Fehlanpassungen, die ansonsten für die Schaltzeiten solcher Schalter auftreten. Das heißt, daß Fehlanpassungen der Taktsignale, die von den unterschiedlichen Schaltnetzen empfangen werden, sehr klein sind. Somit wird jegliche Fehlanpassung der Zeitabläufe der unterschiedlichen Schaltnetze innerhalb des DAC auch klein sein. Beispielsweise kann der DAC der vorliegenden Ausführungsform Zeitablaufsfehlanpassungen von weniger als 1 ps (z.B. 0,85 ps) haben, während die Zeitablaufsfehlanpassungen in bekannten DAC ungefähr 8 ps sind. Das Verringern der Zeitablaufsfehlanpassungen auf diese Weise kann dabei helfen, die Verformung des Ausgabesignals zu verringern.
Für den Schaltungsschaltkreis aus den 7 und 8 ist es wichtig, daß die Taktsignale CLK_ODD und CLK_EVEN das gleiche Potential wie V_DD haben, wenn sie hoch sind. Wenn dies nicht der Fall wäre, könnte ein Störimpuls in einem Ausgabesignal auftreten, wenn ein eingegebenes Signal wechselt und das entsprechende Taktsignal hoch wäre. Die Taktsignale CLK_ODD und CLK_EVEN werden sorgfältig durch die Taktformerschaltung 30 gesteuert, die in 6 gezeigt ist, wie später erklärt werden wird.
Wie oben erörtert, wird für ungeradzahlige Zyklen einer der Schalter S1 und S2 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB zu schalten, und wird für geradzahlige Zyklen einer der Schalter S3 und S4 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB zu schalten. Wann immer ein neuer Zyklus anfängt, wird einer der Schalter angeschaltet, während ein weiterer der Schalter ausgeschaltet wird. Das bedeutet, daß die gleiche Anzahl von Schaltern ihren Zustand für alle Taktzyklen ohne Berücksichtigung der eingegebenen Daten wechselt. Durch Einrichten, daß die gleiche Anzahl von Schaltern ihren Zustand in allen Taktzyklen wechselt, kann der Verstärkungsfehler aufgrund des Stromflusses zu und von den parasitären Kapazitäten unabhängig von den eingegebenen Daten gemacht werden. Wie oben mit Bezugnahme auf die 4 und 5 erörtert wurde, kann die Verringerung der Abhängigkeit des Ausgabefehlers von den eingegebenen Daten die Verformung der dritten Ordnung verringern, die in dem ausgegebenen Signal auftritt.
Der Schaltkreis, der in den 7 und 8 gezeigt ist, hat auch den Vorteil, daß der Strom, der durch den Schaltkreis von der Stromversorgung entnommen wird, unabhängig von den eingegebenen Daten ist. Da die gleiche An zahl von Schaltern in dem Schaltnetz 36 ihren Zustand in jedem Taktzyklus wechselt, ist der Strom, der von dem Schaltnetz gezogen wird, insbesondere in jedem Zyklus der gleiche. Zusätzlich ist der Strom, der von dem Schaltertreiber 36 entnommen wird, auch der gleiche in jedem Zyklus, und hängt somit nicht von den eingegebenen Daten ab. Durch Einrichten, daß der Strom, der von dem Netz gezogen wird, unabhängig von den Daten ist, sind irgendwelche Variationen der Versorgungsspannung aufgrund des gezogenen Stroms auch unabhängig von Daten. Dies kann dabei helfen, die von Daten abhängigen Fehlanpassungen der Schaltzeiten der Schalter zu verringern, was die Verformung des ausgegebenen Signals verringern kann.
Außerdem ist der Strom, der von dem Schaltertreiber 36 und dem Schaltnetz 38 von dem Taktformer 30 gezogen wird, ungefähr in jedem Zyklus der gleiche. Wenn unterschiedliche Ströme gezogen würden, könnten dies die Zeitabläufe der Takte beeinträchtigen, was dann die Zeitabläufe der Schalter beeinträchtigen würde. Durch Sicherstellen, daß der Schaltkreis den gleichen Strom von dem Taktformer 30 in jedem Zyklus zieht, ist irgendeine Auswirkung auf die Taktsignale wahrscheinlich in jedem Zyklus die gleiche, was zu einer Verringerung der Zeitablaufsfehlanpassungen führt.
Ein weiterer Vorteil des Schaltertreibers 36, der in 7 gezeigt ist, ist, daß kein Nettostrom von dem Schaltertreiber von den Decodern 20, 22 entnommen wird. Dies beruht darauf, daß kein Knoten in dem Schaltertreiber seinen Zustand wechselt, während die eingegebenen Datensignale ihren Zustand wechseln. Da es keinen Nettostromfluß gibt, werden Variationen der Werte der Signale von den Decodern 20, 22 nicht zu den Schaltnetzen zugeführt und beeinträchtigen somit nicht die Schaltzeiten der Schalter. Dies kann auch dabei helfen, Fehlanpassungen der Schaltzeiten zu verringern, und verringert somit die Verformung des ausgegebenen Signals.
Wie in 6 gezeigt, ist der DAC-Schaltkreis in ein digitales Teil und ein analoges Teil unterteilt. Das digitale Teil und das analoge Teil haben vorzugsweise getrennte Stromversorgungen. Wie oben erörtert, ist der analoge Schaltkreis so eingerichtet, daß er einen Strom zieht, welcher der gleiche für jeden Taktzyklus ist. Dies kann es ermöglichen, die analoge Stromversorgung bei einem im wesentlichen konstanten Potential gut zu steuern. Dies ist wichtig, weil Variationen der analogen Stromversorgung zu den Ausgabesignalen durchgeführt werden können. Im Gegensatz wechselt der Strom, der von dem digitalen Schaltkreis entnommen wird, und somit kann das Potential der digitalen Stromversorgung wechseln. Vorausgesetzt, daß das Potential der digitalen Stromversorgung innerhalb definierter Grenzen bleibt, beeinträchtigen Variationen des Potentials den digitalen Schaltkreis nicht ernsthaft. In der vorliegenden Ausführungsform haben Variationen des Potentials der digitalen Stromversorgung eine minimale Auswirkung auf den analogen Schaltkreis, da es keinen von Daten abhängigen Nettostromfluß zwischen dem digitalen Schaltkreis und dem analogen Schaltkreis gibt.
Falls erforderlich, könnten Puffer zwischen dem Taktformer 30 und dem Schaltertreiber 36 oder zwischen dem Schaltertreiber 36 und dem Schaltungsschaltnetz 38 eingefügt werden. Solche Puffer könnten benötigt werden, um bei dem Ansteuern der Last zu helfen. Ein Beispiel eines geeigneten Puffers ist ein Source-Folger. Da der Source-Folger nicht schaltet, sind Verzögerungsvariationen, die durch solche Source-Folger eingeführt werden, klein. Andere Typen von Puffern könnten verwendet werden, falls geeignet. Jedoch werden vorzugsweise keine Puffer, die durch die analoge Versorgungsschaltung versorgt werden, zwischen den Decodern 20, 22 und dem Schaltertreiberschaltkreis 24 verwendet. Der Grund dafür ist, daß solche Puffer einen Strom entnehmen würden, der von den eingegebenen Daten abhinge, was die analoge Versorgung stören könnte. Jedoch könnte ein ausgeglichener Latch-Speicher, wie derjenige, welcher in der britische Patentanmeldung Nr. GB2356750 im Namen von Fujitsu Limited offenbart ist, dessen Gegenstand hier durch Bezugnahme einbezogen ist, zwischen dem digitalen Schaltkreis und dem analogen Schaltkreis, falls erforderlich, eingefügt werden.
Aus dem obigen wird geschätzt werden, daß der Schaltungsschaltkreis aus den 7 und 8 die Funktionen des Taktens und Multiplexens der eingegebenen Signale sowie das Schalten des Stroms von der Stromquelle durchführt. Da alle diese Funktionen in dem Schaltungsschaltkreis kombiniert werden, werden Verzögerungen zwischen dem Decoderschaltkreis und dem Schaltungsschaltkreis im Vergleich zu dem Fall verringert, wo getrennte Schaltungen vorgesehen sind, um diese Funktionen auszuführen. Da die Verzögerungen verringert werden, werden die Verzögerungsfehlanpassungen zwischen den unterschiedlichen Signalen auch verringert, wodurch die Fehlanpassungen der Zeitabläufe verringert werden, zu denen die unterschiedliche Schaltnetze die Ströme von ihren Stromquellen schalten. Da nur die letzten Stromsteuerungstransistoren auf eine Taktflanke hin schalten, werden zusätzlich zufällige Fehlanpassungen der Transistorschaltzeiten minimiert.
Eine Variante des differentiellen Schaltnetzes 38 aus 8 ist in 9 gezeigt. Das differentielle Schaltnetz aus 9 ist das gleiche wie das Schaltnetz aus 8, aber die zwei Transistoren 40, 42 sind mit dem Knoten TAIL verbunden. Diese Transistoren werden auf die gleiche Weise wie die Stromsteuerungsschalter an- und ausgeschaltet, aber in der entgegen gesetzten Richtung. Sie werden verwendet, um die Ladung auszugleichen, die von den parasitären Kapazitäten durch die Schalter S1 bis S4 injiziert/entfernt wird, wenn die Spannungen bei ihren Gates wechseln. Die Gates der Transistoren 40, 42 sind mit den Taktsignalen CLK_CC beziehungsweise CLK _CC verbunden. Wie in 10 gezeigt, sind diese ungefähr das Umgekehrte der Haupttaktsignale CLK_ODD und CLK_EVEN. Die Transistoren 40, 42 veranlassen deshalb die Stromflüsse, die entgegengesetzt zu den Stromflüssen sind, die durch die parasitären Kapazitäten veranlaßt werden, die zu S1 bis S4 gehören. Auf diese Weise helfen die Transistore 40, 42 dabei, die Variationen des Stroms zu verringern, der zu den Ausgabeanschlüssen fließt.
Taktformerschaltung
Die Taktsignale CLK_ODD und CLK_EVEN, die an dem Schaltertreiberschaltkreis in jedem Segment angelegt werden, werden durch die Taktformerschaltung 30 aus 6 erzeugt. Teile der Taktformerschaltung sind in 11 gezeigt. Die Taktformerschaltung 30 umfaßt Schalter S11 bis S20, die wie in 11 gezeigt verbunden sind. Die Schalter können zum Beispiel p-MOSFETs sein. In 11 sind CLK und sein Komplement CLK die eingegebenen Takte, welche die DAC-Umschaltfrequenz haben. CLK_SLR und CLK _SLR sind gepufferte Versionen von CLK und CLK, die langsame Anstiegszeiten und schnelle Abfallzeiten haben.
Die Operation der Taktformerschaltung 30 wird nun mit Bezugnahme auf die 11 und 12 beschrieben werden. Für die anfängliche Erklärung werden die Schalter S19 und S20 ignoriert werden; der Zweck dieser Schalter wird später erklärt werden. Es wird angenommen, daß die anfänglichen Zustände der unterschiedlichen Schalter so sind, wie in 11 gezeigt. Das heißt, S11 ist aus, S12 ist an, S13 ist an, S14 ist aus, S15 ist an, S16 ist aus, S17 ist an, und S18 ist aus. Das ausgegebene CLK_ODD wird deshalb durch 17 hoch gehalten und das ausgegebene CLK_EVEN wird deshalb durch S12 niedrig gehalten. Zur Zeit T = 0 wechselt CLK von hoch zu niedrig und wechselt CLK von niedrig zu hoch. Als Reaktion auf den Wechsel des eingegebenen Takts wechseln die Schalter S13 bis S16 ihren Zustand augenblicklich. Dies veranlaßt den Knoten A hochgezogen zu werden, wodurch der Schalter S17 ausgeschaltet wird, während der Knoten B über den Schalter S14 mit dem Knoten C verbunden ist, der immer noch hoch ist, wodurch der Schalter S18 für die restliche Zeit aus bleibt.
Zu T = Δ (wobei Δ die Verzögerung der Puffer ist, die verwendet werden, um CLK_SLR und CLK _SLR zu erzeugen) wird der Schalter S11 schnell angeschaltet, weil CLK_SLR eine schnelle Abfallzeit hat. Dies veranlaßt den Ausgang CLK_ODD runtergezogen zu werden. Der Knoten B wird langsam wegen der Kombination des Widerstands des Schalters S11 und der hohen Gate-Kapazität des Pull-up-Schalters S18 plus der Last von allen Schaltertreibern nach unten gezogen. Der Schalter S12 beginnt, langsam ausgeschaltet zu werden, weil CLK _SLR eine langsame Anstiegszeit hat. Dieses langsame Ausschalten hält CLK_EVEN niedrig, direkt bevor S18 angeschaltet wird. S18 wird angeschaltet, wenn der Knoten B die Schalterschwellspannung erreicht hat, da der Knoten B über S14 mit dem Knoten C verbunden ist, wird S18 nur angeschaltet, sobald der Ausgang CLK_ODD unter die Schalterschwellspannung gefallen ist. Wenn S18 angeschaltet ist, wird der Ausgang CLK_EVEN hochgezogen.
Es ist wichtig, daß der niedrige Ausgang von CLK_EVEN nicht sehr viel variiert, bevor er beginnt anzusteigen, da dieser Ausgang direkt mit dem differentiellen Schaltnetz verbunden ist und so wird irgendeine Bewegung des Werts von CLK_EVEN zu einer Bewegung der Endspannung V_TAIL führen. Aus diesem Grund ist es wichtig, daß S12 an bleibt, kurz bevor S18 angeschaltet wird. Wenn S12 zu früh ausgeschaltet werden sollte, dann würde das niedrige Ausgabesignal schweben, was auch zu Variationen des Ausgabesignals führen würde, wenn jedoch S12 zu der gleichen Zeit wie S18 an wäre, würde der Durchschußstrom durch S18 und S12 das niedrige Ausgabesignal unterbrechen. Der Zeitablauf der Schalter S12 und S18 ist deshalb so eingestellt, daß es unter Berücksichtigung des gesamten Vorgangs, der Spannungs- und Temperaturvariationen (PVT) keinen Durchschuß geben wird. In der Praxis bedeutet das, daß S12 dazu neigt, etwas früh ausgeschaltet zu werden, aber dies wird toleriert, um eine zufriedenstellende Leistung für alle PVT-Variationen zu erreichen.
Auf die nächste Taktflanke hin, wenn CLK von niedrig nach hoch wechselt, CLK von hoch nach niedrig wechselt, finden Änderungen statt, die den oben beschriebenen entsprechen, so daß der Ausgabewert CLK_EVEN zuerst beginnt auf niedrig zu fallen, und der Ausgabewert CLK_ODD gerade anfängt anzusteigen, sobald CLK_EVEN den Schalterschwellwert erreicht hat.
Die Widerstände 44, 45, die in 11 gezeigt sind, sind Widerstände, die zu den Ausgabetaktweg hinzugefügt wurden. Diese Widerstände ermöglicht die Durchführung von Anpassungen der Zeitabläufe der ausgegebenen Taktsignale durch Anpassen der Pull-down-Geschwindigkeit der Signale.
Nahe bei jedem der Pull-Down-Schalter S11 und S12 ist ein Schalter S19 und S20 mit kleinerer Größe. Diese Schalter werden verwendet, um etwas von der injizierten Ladung zu absorbieren, die in das niedrige Ausgabesignal als ein Ergebnis des Taktdurchführens der großen Schalter S11 und S12 gepumpt wird, wenn sie ausgeschaltet werden. Wenn zum Beispiel S12 ausgeschaltet wird, tritt CLK_EVEN augenblicklich in einem Zustand mit hoher Impedanz ein. Jede Ladung, die in den Knoten D durch die Kapazitäten zwischen Gate und Source des Schalters 12 injiziert wird, wird Variationen des niedrigen Ausgabewerts von CLK_EVEN verursachen. Die Schalter S19 und S20 werden durch Steuerungssignale CLK_L und CLK _L angesteuert, die von Puffern abgeleitet werden, die verwendet werden, um CLK_SLR und CLK _SLR zu erzeugen. Die Schalter S19 und S20 werden deshalb etwas später als ihre entsprechenden Schalter S11 und S12 angeschaltet, um die injizierte Ladung zu absorbieren, die durch die langsamen Steuerungssignale von S11 und S12 verursacht wird. Die Größe der Schalter S19 und S20 ist ein Kompromiß zwischen dem Absorbieren von so viel injizierter Ladung wie möglich, ohne selbst zu viel Ladung zu injizieren. In der Praxis können die Schalter S19 und S20 ungefähr ein Viertel der Größe von S11 und S12 haben. Außerdem könnten solche Schalter mit sogar kleinerer Größe, falls erforderlich, mit einem geeigneten Treiberschaltkreis versehen sein.
Die niedrige Spannung der Taktformerschaltung 30 wird eingestellt, um die erforderliche Spannungsschwankung der ausgegebenen Taktsignale CLK_ODD und CLK_EVEN zu ergeben. Die erforderliche Taktschwankung hängt mit der Spannung zwischen Gate und Source der Schalter in dem differentiellen Schaltnetz von jeder analogen Zelle zusammen. In der vorliegenden Ausführungsform ist die Spannung bei dem Knoten TAIL ungefähr 1,8 Volt. Um sicherzustellen, daß es trotz Variationen des Verfahrens, der Spannung und Temperatur eine ausreichende Spannungsschwankung gibt, folgt der niedrige Ausgang von der Taktformerschaltung der Schwellspannung V_T und der Sättigungsspannung V_DS _(sat) zwischen Drain und Source der Schalter S1, S2, S3 und S4 in 8.
13 zeigt eine Schaltung, die verwendet wird, um die niedrige Spannung der Taktformerschaltung 30 einzustellen. Die Vorrichtung MSW ist ein Schalter, der den Schaltern S1 bis S4 so ähnlich wie möglich gemacht wird, und wird so nahe wie möglich bei diesen Schaltern plaziert. Der Ausgabeverstärker 46 ist entworfen, um den erforderlichen Strom zu der Taktformerschaltung zuzuführen. Der Entkopplungskondensator 48 ist vorgesehen, um die schnel len Stromspitzen, die von der Schaltung gezogen werden, zuzuführen.
Taktversatzkompensationsschaltung
Wenn die Signale CLK und CLK, die in dem Taktformer eingegeben werden, versetzt sind, dann kann der Zeitablauf der Schalter in der Taktformerschaltung wechseln, und ein erwünschtes Durchschießen des Stroms kann auftreten. Der Taktversatz tritt auf, wenn ein Taktsignal und sein Komplement Taktflanken haben, die nicht zu identischen Zeiten wechseln. 14 zeigt zwei Beispiele des Taktversatzes. In dem ersten Beispiel wechselt jedes Taktsignal von niedrig nach hoch, bevor sein Komplement von hoch nach niedrig wechselt. In dem zweiten Beispiel wechselt jedes Taktsignal von hoch nach niedrig, bevor sein Komplement von niedrig nach hoch wechselt. Irgendwelche Kombinationen dieser zwei Fälle könnten auch auftreten.
Um Taktversatz zu kompensieren, ist eine Taktversatzkompensationsschaltung 32 bei dem Eingang der Taktformerschaltung 30 wie in 6 gezeigt vorgesehen. Die Taktversatzkompensationsschaltung 32 empfängt eingegebene Taktsignale CLK_IN und CLK _IN und gibt Taktsignale CLK und CLK aus. Die Schaltung ist so eingerichtet, daß die ausgegebenen Taktsignale immer unter Verwendung des Eingabetakts mit der langsamsten Flanke ihren Zustand wechseln.
15 zeigt Teile der Taktversatzkompensationsschaltung 32. Die Taktversatzkompensationsschaltung umfaßt NAND-Gates 50, 52, Inverter 54, 56, 58, 60, 62, 64, Schalter 55, 61 und duale Eingabeinverter 66, 68. Jeder der Inver ter 66, 68 umfaßt einen p-Kanal-MOSFET 70 und einen n-Kanal-MOSFET 72 mit getrennten pgate- (pg) und ngate(ng)-Eingängen, wie in 16 gezeigt.
Mit Bezugnahme auf 15 empfängt das NAND-Gate 50 das Signal CLK_IN bei einem Eingang und den Ausgabewert des NAND-Gates 52 bei dem anderen Eingang. Das NAND-Gate 52 empfängt das Signal CLK _IN bei einem Eingang und einen Ausgabewert von dem NAND-Gate 50 bei dem anderen Eingang. Die NAND-Gates 50 und 52 bilden somit eine Flip-Flop-Schaltung. Der Ausgabewert vom NAND-Gate 50 wird über Inverter 54 und 56 zu dem pgate-Eingang des Inverters 66 und über den Schalter 55 und Inverter 58 zu dem ngate-Eingang des Inverters 68 zugeführt. Der Ausgang von dem NAND-Gate 42 wird über Inverter 60 und 62 zu dem pgate-Eingang des Inverters 68 und über den Schalter 61 und Inverter 64 zu dem ngate-Eingang des Inverters 66 zugeführt. Die Schalter 55 und 61 sind vorgesehen, um die gleichen Verzögerungen wie diejenigen einzuführen, die durch die Inverter 54 und 60 verursacht werden.
Wenn, wie in 15 gezeigt, CLK_IN hoch ist und CLK _IN niedrig ist, ist der Ausgabewert des NAND-Gates 50 niedrig und der Ausgabewert des NAND-Gates 52 hoch. Wenn die eingegebenen Taktsignale CLK_IN und CLK _IN wechseln, wird der Ausgabewert des NAND-Gates 50 entweder hoch, wenn CLK_IN niedrig wird oder wenn CLK _IN hoch wird, was immer zuerst passiert. Jedoch wird der Ausgabewert des NAND-Gates 52 nur niedrig, wenn sowohl CLK_IN niedrig und CLK _IN hoch ist. Somit wechselt der Ausgabewert des NAND-Gates 50 auf die erste Taktflanke der eingegebenen Takte und wechselt der Ausgabewert des NAND-Gates 52 auf die letzte Taktflanke der eingegebenen Takte. Die NAND-Gates 50, 52 funktionieren auf entgegengesetzte Weise, wenn CLK_IN von niedrig nach hoch wechselt, und CLK _IN von hoch zu niedrig wechselt, so daß der Ausgabewert des NAND-Gates 52 auf die erste Taktflanke wechselt und der Ausgabewert des NAND-Gates 50 auf die letzte Taktflanke hin wechselt. Somit ist zu erkennen, daß ein beliebiges NAND-Gate, das einen hohen Eingabewert hat, seinen Zustand auf die erste Taktflanke hin wechselt, und daß ein beliebiges NAND-Gate, das einen niedrigen Eingabewert hat, seinen Zustand auf die letzte Taktflanke hin wechselt. Somit wechselt der Ausgabewert eines NAND-Gates immer von niedrig nach hoch auf die erste Taktflanke hin und von hoch nach niedrig auf die letzte Taktflanke hin.
Der Inverter 66 empfängt einen nicht invertierten gepufferten Ausgabewert von dem NAND-Gate 50 bei seinem pgate-Eingang und einen invertierten gepufferten Ausgabewert von dem NAND-Gate 52 bei seinem ngate-Eingang. Ähnlich empfängt der Inverter 68 einen nicht invertierten gepufferten Ausgabewert vom NAND-Gate 52 bei seinem pgate-Eingang und einen invertierten gepufferten Ausgabewert vom NAND-Gate 50 bei seinem ngate-Eingang. Somit wechselt der pgate-Eingabewert von jedem der Inverter 66, 68 immer von niedrig nach hoch auf die erste Flanke der Eingabetaktsignale und von hoch nach niedrig auf die letzte Flanke der Eingabetakte. Ähnlich wechselt der ngate-Eingang immer von hoch nach niedrig auf die erste Flanke und von niedrig nach hoch auf die letzte Flanke. Dies stellt sicher, daß die Transistoren 70, 72 in 16 niemals gleichzeitig an sind. Zwischen der ersten Takt flanke und der letzten Taktflanke sind beide Transistoren aus und hat der Ausgang des Inverters eine hohe Impedanz.
Die Taktversatzkompensationsschaltung 32 sorgt auch für das Puffern, das zwischen den Signalen CLK_IN und CLK _IN und den Eingabewerten CLK und CLK zu der Taktformerschaltung 30 erforderlich ist. Solches Puffern wäre in jedem Fall erforderlich, um für den notwendigen Treiberstrom für die Last zu sorgen, die durch die Taktformerschaltung dargestellt wird, und deshalb fügt die Versatzkompensationsschaltung 32 wenig hinsichtlich der Komplexität des gesamten Schaltungsentwurfs hinzu.
Die Taktversatzkompensationsschaltung 32 kann für andere DAC-Entwürfe als die oben beschriebenen verwendet werden. Die Versatzkompensationsschaltung 32 kann auch für andere für den Zeitablauf sensitive Anwendungen als DAC verwendet werden.
Obwohl die vorhergehenden Ausführungsformen p-Kanal-Schalttransistoren in den differentiellen Schaltnetzen verwendet haben, wird es geschätzt werden, daß die vorliegende Erfindung für weitere Ausführungsformen auf Stromschaltkreise angewendet werden kann, die n-Kanal-Schalttransistoren (und eine Stromsenke statt der Stromquelle) verwenden. In diesem Fall sind die Polaritäten der Versorgungsleitungen und die Leitfähigkeitstypen der Transistoren in der Schalttreiberschaltung umgekehrt.
Während Ausführungsformen der vorliegenden Erfindung mit Bezugnahme auf einen DAC beschrieben wurden, der Thermometer-Codieren verwendet, können andere Typen des Codie rens verwendet werden. In einem DAC, auf den die vorliegende Erfindung angewendet werden kann, kann durch jede der Stromquellen im wesentlichen der gleiche Strom hindurchgehen oder können unterschiedliche Ströme hindurchgehen.
Obwohl die vorgehenden Ausführungsformen zur Verwendung in einem DAC angepaßt wurden, wird es geschätzt werden, daß andere Ausführungsformen der vorliegenden Erfindung auf irgendeine geeignete Art eines Mischsignalschaltkreises angewendet werden können, in dem ein oder mehrere digitale Signale für eine Anwendung zu analogen Schaltkreisen mit einer hohen Frequenz erzeugt werden müssen. Beispielsweise kann die Erfindung auch bei der programmierbaren Stromerzeugung in Mischern und Analog-Digital-Wandlern angewendet werden.

Claims

Segmentierter Mischsignalschaltkreis mit mehreren analogen Segmenten (24, 26, 28), die jeweils betreibbar sind, um eine Folge von Schaltoperationen abhängig von einem eingegebenen Datensignal (T_ODD, T_EVEN durchzuführen, wobei der Schaltkreis eingerichtet ist, Taktsignale (CLK_ODD, CLK_EVEN) zu empfangen, die gemeinsam für alle analogen Segmente vorgesehen sind; dadurch gekennzeichnet, daß der segmentierte Mischsignalschaltkreis außerdem eine Taktformungsschaltung (30) umfaßt, die gemeinsam für jedes der analogen Segmente vorgesehen ist, um geformte Taktsignale zu allen analogen Segmenten zuzuführen, und daß die analogen Segmente eingerichtet sind, jede Schaltoperation auf eine Weise durchzuführen, die durch die Form der gemeinsamen geformten Taktsignale bestimmt ist.
Schaltkreis nach Anspruch 1, wobei jedes analoge Segment eingerichtet ist, um einen Nettostrom aus einer Stromversorgung zu ziehen, die im wesentlichen unabhängig von dem eingegebenen Datensignal ist.
Schaltkreis nach Anspruch 1 oder 2, wobei jedes analoge Datensegment so eingerichtet ist, daß das eingegebenen Datensignal einen Nettostrom hat, der im wesentlichen unabhängig von den Daten in dem eingegebenen Datensignal ist.
Schaltkreis nach irgendeinem der vorhergehenden Ansprüche, wobei der Schaltkreis so eingerichtet ist, daß die geformten Taktsignale Nettoströme haben, die im wesentlichen unabhängig von dem eingegebenen Datensignal sind.
Schaltkreis nach irgendeinem der vorhergehenden Ansprüche, wobei jedes analoge Segment ein differentielles Schaltnetz (26), um die Schaltoperationen durchzuführen, und einen Schalttreiberschaltkreis (24) umfaßt, der eingerichtet ist, um das eingegebene Datensignal und die geformten Taktsignale zu empfangen und die Treibersignale an das differentielle Schaltnetz auszugeben.
Schaltkreis nach Anspruch 5, wobei der Schalttreiberschaltkreis in jedem analogen Segment mehrere Schalttreibernetze (SW5 – 8, SW1 – 4) zum Empfangen von getrennten eingegebenen Datensignalen (T_ODD, T_EVEN) und getrennten geformten Taktsignalen (CLK_ODD, CLK_EVEN) und zum Zuführen von Treibersignalen (V_S1 – V_S4) zu dem differentiellen Schaltnetz (38) umfaßt.
Schaltkreis nach Anspruch 6, wobei jedes Schalttreibernetz einen ersten und zweiten Datenknoten zum Empfangen von komplementären eingegebenen Datensignalen (T_ODD T _ODD; T_EVEN, T _EVEN), einen Taktknoten zum Empfangen von einem geformten Taktsignal (CLK_ODD, CLK_EVEN), einen ersten und zweiten Ausgabeknoten zum Zuführen von Treibersignalen (V_S1, V_S2, V_S3, T_S4) zu dem differentiellen Schaltnetz (38), einen ersten Schalter (SW8, SW4) zum Verbinden des Taktknotens mit dem ersten Ausgabeknoten und einen zweiten Schalter (SW7, SW3) zum Verbinden des Taktknotens mit dem zweiten Ausgabeknoten umfaßt, wobei das Netz so eingerichtet ist, daß der erste und der zweite Schalter ihren Zustand auf eine Taktflanke hin nicht wechseln.
Schaltkreis nach Anspruch 7, wobei jedes Schalttrei bernetz abhängig von den eingegebenen Datensignalen zwischen einem ersten Zustand und einem zweiten Zustand schaltbar ist, wobei der Taktknoten mit dem ersten Ausgabeknoten in dem ersten Zustand und dem zweiten Ausgabeknoten in dem zweiten Zustand verbunden ist.
Schaltkreis nach Anspruch 7 oder 8, wobei der erste Schalter (SW8, SW4) leitend ist und der zweite Schalter (SW7, SW3) nicht leitend ist, wenn die eingegebenen Datensignale einen ersten Zustand haben, und der zweite Schalter leitend ist und der erste Schalter nicht leitend ist, wenn die eingegebenen Datensignale einen zweiten Zustand haben.
Schaltkreis nach Anspruch 9, wobei der zweite Ausgabeknoten mit einem Knoten verbunden ist, der ein vorbestimmtes Potential (V_DD) hat, wenn das Schalttreibernetz in dem ersten Zustand ist, und der erste Ausgabeknoten mit dem Knoten verbunden ist, der ein vorbestimmtes Potential hat, wenn das Schalttreibernetz in dem zweiten Zustand ist.
Schaltkreis nach Anspruch 10, wobei jedes Schalttreibernetz einen dritten Schalter (SW6, SW2) zum Verbinden des ersten Ausgabeknotens mit dem Knoten, der ein vorbestimmtes Potential hat, und einen vierten Schalter (SW5, SW1) zum Verbinden des zweiten Ausgabeknotens mit dem Knoten, der ein vorbestimmtes Potential hat, umfaßt, wobei das Netz so eingerichtet ist, daß der dritte und der vierte Schalter ihren Zustand auf eine Taktflanke hin nicht wechseln.
Schaltkreis nach Anspruch 11, wobei der dritte Schal ter nicht leitend ist und der vierte Schalter leitend ist, wenn die eingegebenen Datensignale im ersten Zustand sind, und wobei der dritte Schalter nicht leitend ist und der vierte Schalter leitend ist, wenn die eingegebenen Datensignale in dem zweiten Zustand sind.
Schaltkreis nach irgendeinem der Ansprüche 5 bis 12, wobei das differentielle Schaltnetz (38) in jedem analogen Segment mehrere Schalter (S1 – S4) zum Verbinden eines gemeinsamen Knotens (TAIL) des Netzes entweder mit dem ersten oder zweiten Knoten (OUTA, OUTB) des Netzes gemäß dem eingegebenen Datensignal umfaßt, wobei das Netz so eingerichtet ist, daß die gleiche Anzahl von Schaltern den Zustand in jedem Zyklus der geformten Taktsignale wechselt.
Schaltkreis nach Anspruch 13, wobei das differentielle Schaltnetz einen ersten und einen dritten Schalter (S1, S3), die zwischen dem gemeinsamen Knoten und dem ersten Knoten verbunden sind, und einen zweiten und vierten Schalter (S2, S4) umfaßt, die zwischen dem gemeinsamen Knoten und dem zweiten Knoten verbunden sind, wobei das Netz so eingerichtet ist, daß zumindest in einem Zyklus der geformten Taktsignale entweder der erste oder der zweite Schalter abhängig von dem eingegebenen digitalen Signalen leitend ist und die anderen Schalter nicht leitend sind, und daß in zumindest einem weiteren Zyklus der geformten Taktsignale entweder der dritte oder der vierte Schalter abhängig von dem eingegebenen digitalen Signal leitend ist und die anderen Schalter nicht leitend sind.
Schaltkreis nach Anspruch 14, der in wechselnden ersten und zweiten Zyklen der geformten Taktsignale be treibbar ist, wobei in den ersten Zyklen entweder der erste oder der zweite Schalter leitend ist und die anderen Schalter nicht leitend sind, und in den zweiten Zyklen entweder der dritte oder vierte Schalter leitend ist und die anderen Schalter nicht leitend sind.
Schaltkreis nach irgendeinem der Ansprüche 13 bis 15, wobei das differentielle Schaltnetz n Paare Schalter umfaßt, wobei n ≥ 2 ist, wobei ein Schalter von jedem Paar zwischen dem gemeinsamen Knoten und dem ersten Knoten verbunden ist und der andere Schalter von jedem Paar zwischen dem gemeinsamen Knoten und dem zweiten Knoten verbunden ist, wobei das Netz, in sich wiederholenden Sequenzen von n Zyklen betreibbar ist, wobei das Netz so eingerichtet ist, daß in jedem Zyklus einer Sequenz ein unterschiedliches Paar Schalter so gesteuert wird, daß abhängig von dem eingegebenen Datensignal ein Schalter von dem Paar leitend ist und der andere Schalter von dem Paar nicht leitend ist, und die Schalter in den anderen Paaren nicht leitend sind.
Schaltung nach Anspruch 16, in Abhängigkeit von irgendeinem der Ansprüche 6 bis 10, wobei jedes Schalttreibernetz eingerichtet ist, um Schaltsignale zu einem Paar Schalter zuzuführen.
Schaltkreis nach irgendeinem vorhergehenden Anspruch, wobei die geformten Taktsignale so eingerichtet sind, um unterschiedliche Teile einer Schaltoperation zu unterschiedlichen Zeiten zu bewirken.
Schaltkreis nach irgendeinem vorhergehenden Anspruch, wobei die geformten Taktsignale zwei Taktsignale (CLK_ODD, CLK_EVEN) umfassen, die Taktflanken haben, die voneinander versetzt sind.
Schaltkreis nach irgendeinem vorhergehenden Anspruch, wobei die geformten Taktsignale zwei Taktsignale (CLK_ODD, CLK_EVEN) umfassen, die Taktflanken mit unterschiedlichen Anstiegszeiten und/oder Abfallzeiten haben.
Schaltkreis nach irgendeinem vorhergehenden Anspruch, wobei eine Flanke eines so geformten Taktsignals, das einen Schalter in dem analogen Segment veranlaßt, von einem leitenden Zustand zu einem nicht leitenden Zustand zu wechseln, mit Bezug auf die entsprechende Flanke eines weiteren so geformten Taktsignals versetzt ist, das einen anderen Schalter in dem analogen Segment veranlaßt, von einem nicht leitenden Zustand zu einem leitenden Zustand zu wechseln.
Schaltkreis nach Anspruch 21, wobei das geformte Taktsignal mit der verzögernden Flanke auf einem im wesentlichen konstanten Potential beibehalten wird, bis der Schalter, der von dem nicht leitenden Zustand zu dem leitenden Zustand wechselt, zumindest teilweise leitend ist.
Schaltkreis nach irgendeinem vorhergehenden Anspruch, wobei jedes geformte Taktsignal in einem Zustand, der einen Schalter in dem analogen Segment veranlaßt leitend zu sein, ein Potential hat, das Änderungen der Operationseigenschaften des Schalters nachfolgt.
Schaltkreis nach Anspruch 10 oder einem der Ansprüche 11 bis 23 abhängig von Anspruch 10, wobei jedes geformte Taktsignal in einem Zustand, der einen Schalter in dem analogen Segment veranlaßt nicht leitend zu sein, ein Potential hat, das im wesentlichen gleich dem vorbestimmten Potential ist.
Schaltkreis nach irgendeinem vorhergehenden Anspruch, der außerdem eine Versatzkompensationsschaltung (32) zum Empfangen von zwei komplementären eingegebenen Taktsignalen (CLK_IN, CLK _IN) und zum Ausgeben zu der Taktformungsschaltung (30) umfaßt, wobei zwei komplementäre ausgegebene Taktsignale (CLK, CLK) einen verringerten Versatz haben.
Schaltkreis nach Anspruch 25, wobei die Versatzkompensationsschaltung (32) so eingerichtet ist, daß die ausgegebenen Taktsignale ihre Zustände zu Zeiten wechseln, die durch die langsamsten Flanken von den eingegebenen Taktsignalen bestimmt sind.
Schaltkreis nach Anspruch 26, wobei die ausgegebenen Taktsignale während den Perioden zwischen den schnellsten Flanken der eingegebenen Taktsignale und den entsprechenden langsamsten Flanken eine hohe Impedanz erfahren.
Schaltkreis nach irgendeinem der Ansprüche 25 bis 27, wobei die Versatzkompensationsschaltung einen ersten und zweiten Inverter (66, 68) zum Ausgeben der ausgegebenen Taktsignale (CLK, CLKB) umfaßt, wobei jeder Inverter zwei Schalter (70, 72) umfaßt, die in Reihe zwischen einem hohen Potential (V_dd) und einem niedrigen Potential (LOW) verbunden sind, und wobei jeder Inverter so eingerichtet ist, daß, wenn die eingegebenen Taktsignale den Zustand wechseln, ein Schalter, der in einem leitenden Zustand ist, zu einem nicht leitenden Zustand zu einer Zeit wechselt, die durch das Taktsignal bestimmt ist, das die schnellste Taktflanke hat, und wobei ein Schalter, der in einem nicht leitenden Zustand ist, zu einem leitenden Zustand zu einer Zeit wechselt, die durch das Taktsignal bestimmt ist, das die langsamste Taktflanke hat.
Schaltkreis nach Anspruch 28, wobei in jedem Inverter (66, 68) der Versatzkompensationsschaltung (32) ein Schalter (70) ein p-Kanal-Feldeffekttransistor und der andere Schalter (72) ein n-Kanal-Feldeffekttransistor ist, wobei die Transistoren getrennte Eingänge (pg, ng) zu ihrem entsprechenden Gates haben.
Schaltkreis nach Anspruch 28 oder 29, der außerdem ein erstes NAND-Gate (50) und ein zweites NAND-Gate (32) umfaßt, wobei das erste NAND-Gate bei seinem Eingang ein eingegebenes Taktsignal (CLK_IN) und den Ausgabewert des zweiten NAND-Gates empfängt, und wobei das zweite NAND-Gate bei seinem Eingang das komplementäre eingegebene Taktsignal (CLK _IN) und den Ausgabewert des ersten NAND-Gates empfängt, wobei die Ausgabewerte des ersten und des zweiten NAND-Gates zugeführt werden, um die Eingabewerte (ng, pg) der Schalter in dem ersten und dem zweiten Inverter (66, 68) zu steuern.
Schaltkreis nach Anspruch 30, wobei jeder Inverter (66, 68) einen Eingang (pg) hat, der mit einem nicht invertierten Ausgang von einem der NAND-Gates verbunden ist, und wobei der andere Eingang (ng) mit dem invertierten Ausgang des anderen NAND-Gates verbunden ist.
Schaltkreis nach irgendeinem der vorhergehenden Ansprüche, der außerdem eine Decoderschaltkreis (20, 22) zum Empfangen eines eingegebenen digitalen Signals (ODD1-m, EVEN1-m) und zum Ausgeben eines Datensignals (T_ODD1 – T_ODDn, T_EVEN1 – T_EVENn) zu jedem der analogen Segmente umfaßt.
Schaltkreis nach Anspruch 32 abhängig von Anspruch 6, wobei der Decoderschaltkreis mehrere Decoderschaltungen umfaßt, von denen jede (20, 22) eingerichtet ist, ein Datensignal (T_ODD, T_EVEN) zu einem der Schalttreibernetze (SD5 – 8, SW1 – 4) in jedem der analogen Segmente auszugeben.
Schaltkreis nach Anspruch 32, wobei jedes der Decoderschaltungen (20, 22) so eingerichtet ist, daß ihr Datensignal (T_ODD, T_EVEN) seinen Zustand während einer Periode wechselt, in der das Taktsignal (CLK_ODD, CLK_EVEN) das zu dem entsprechenden Schalttreibernetz zugeführt wird (SD5 – 8, SW1 – 4), einen Zustand hat, der verhindert, daß ein Schalter (S1/S2; S3/S4) in dem differentiellem Schaltnetz (38) seinen Zustand wechselt.
Schaltkreis nach irgendeinem der vorhergehenden Ansprüche, wobei jedes analoge Segment eingerichtet ist, den Strom zu schalten, der von einer Stromquelle zu einer Stromsenke fließt.
Schaltkreis nach Anspruch 6, wobei der Schalttreiberschaltkreis (36) in jedem analogen Segment verbunden ist, um die gemeinsamen geformten Taktsignale zu empfangen, und betreibbar ist, um sie ohne wesentliche weitere Formung zuzuführen, wie die Treibersignale (V_S1 – V_S4) zu dem differentiellen Schaltnetz (38) seines Segments.
Schaltkreis nach Anspruch 36, wobei der Schalttreiberschaltkreis (36) in jedem analogen Segment betreibbar ist, um jedes empfangene gemeinsame geformte Taktsignal (CLK_ODD, CLK_EVEN) zu einem ausgewählten Schalter eines Paars Schalter (S1 + S2, S3 + S4) in dem differentiellem Schaltnetz (38) zuzuführen.
Schaltkreis nach Anspruch 37, wobei der Schalter des Paars Schalter abhängig von dem eingegebenen Datensignal (T_ODD, T_EVEN) ausgewählt wird.
Schaltkreis nach Anspruch 37 oder 38, wobei der Schalttreiberschaltkreis (36) für jedes geformte Taktsignal (CLK_ODD, CLK_EVEN) einen ersten Signalzufuhrweg (SW8, SW4) zum Zuführen des Signals hat, das einen Schalter (S1, S3) des Paars Schalter in dem differentiellen Schaltnetz (38) betrifft, und auch einen zweiten Signalzufuhrweg (SW7, SW3) zum Zuführen des Signals hat, das den anderen (S2, S4) des Paars Schalter betrifft, und wobei der Schalttreiberschaltkreis betreibbar ist entweder den ersten oder zweiten Signalzufuhrweg auszuwählen, der mit dem ausgewählten Schalter verbunden ist, um das Taktsignal zu ihm zuzuführen.
Schaltkreis nach Anspruch 39, wobei der erste oder zweite Signalzufuhrweg abhängig von dem eingegebenen Datensignal (T_ODD, T_EVEN) ausgewählt wird.
Schaltkreis nach Anspruch 39 oder 40, wobei der Signalzufuhrweg (SW8, SW7, SW4, SW3) vor einem Wechsel des Taktsignals (CLK_ODD, CLK_EVEN) ausgewählt wird, das den ausgewählten Schalter veranlaßt, den Zustand zu wechseln.
Schaltkreis nach Anspruch 40, wobei jeder Signalzufuhrweg einen einzigen Schalter (SW8, SW4, SW7, SW3) um faßt, der angeschaltet oder ausgeschaltet ist, um für den betreffenden Weg zu sorgen oder nicht zu sorgen.
Digital-Analog-Wandler mit einem segmentierten Mischsignalschaltkreis gemäß einem der vorhergehenden Ansprüche.
Verfahren zum Durchführen einer Folge von Schaltoperationen in einem segmentierten Mischsignalschaltkreis, der mehrere analoge Segmente (24, 26, 28) umfaßt, wobei das Verfahren das Zuführen der Taktsignale (CLK_ODD, CLK_EVEN) gemeinsam für alle analoge Segment und das Durchführen der Folge von Schaltoperationen umfaßt, wobei jede Schaltoperation von dem eingegebenen Datensignal (T_ODD, T_EVEN) abhängt, gekennzeichnet durch das Formen der Taktsignale, die gemeinsam für alle analogen Segmente vor dem Zuführen der geformten Taktsignale zu den analogen Segmenten vorgesehen werden, und durch das Durchführen von jeder Schaltoperation in den analogen Segmenten auf eine Weise, die durch die Form der gemeinsamen geformten Taktsignale bestimmt wird.