DE102013107620B4

DE102013107620B4 - Architektur für einen seriellen Übertrager mit hoher Geschwindigkeit

Info

Publication number: DE102013107620B4
Application number: DE102013107620.3A
Authority: DE
Inventors: Johan H. Mansson; Axel Zafra-Petersson; Michael R. Elliott; Brad P. Jeffries
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2012-07-24
Filing date: 2013-07-17
Publication date: 2017-02-23
Anticipated expiration: 2033-07-18
Also published as: JP5632051B2; TW201406074A; TWI523438B; JP2014027657A; CN103580673B; DE102013107620A1; CN103580673A; US8547134B1

Abstract

Serieller Übertrager mit hoher Geschwindigkeit, der Übertrager mit: zumindest einem Treiber; und zumindest einer dynamischen Impedanz, die in Parallelschaltung zu dem Treiber angeordnet ist, wobei die dynamische Impedanz einen Inverter und einen Widerstand aufweist, der mit einem Eingang und einem Ausgang des Inverters verbunden ist; wobei der Treiber und die dynamische Impedanz in einer einzelnen Stufe des seriellen Übertragers angeordnet sind.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf eine Architektur für einen seriellen Übertrager bei hoher Geschwindigkeit mit Multiplex-Funktionalität. Die vorliegende Erfindung betrifft einen seriellen Übertrager mit hoher Geschwindigkeit, der die Multiplex- und Treiber-Funktionalität in einer einzelnen Stufe kombiniert. Die vorliegende Erfindung betrifft weiter einen einstufigen seriellen Übertrager, der eine dynamische Impedanz verwendet, um eine Eingangskapazität zu reduzieren. Die vorliegende Erfindung betrifft des Weiteren einen einstufigen Strommodus-Treiber, der eine Multiplex-Funktionalität in Verbindung mit einer dynamischen Impedanz verwendet.
HINTERGRUNDINFORMATION
Serielle Übertrager ermöglichen die Übertragung von Daten sequenziell als Bits über einen vorgegebenen Kanal. Da eine schnelle Datenwandlung oft erforderlich ist, müssen serielle Übertrager mit hoher Geschwindigkeit implementiert werden, um verschiedene Geschwindigkeitsanforderungen zu erreichen. Ein serieller Übertrager kann, z. B. einen Serialisierer in einer Stufe aufweisen, dem eine Treiberkomponente in einer anderen Stufe folgt. Eine übliche Implementierung der Konstruktion eines Serialisierers kann durchgeführt werden, indem man Teilstrom-Bitströme kombiniert, wie z. B. einen Halbbit-Strom, durch einen Multiplexer, um die Bitrate bei voller Geschwindigkeit zu erreichen. Die Geschwindigkeit des seriellen Übertragers wird jedoch von der Implementierung des Serialisierers und der Treiberkomponente beeinflusst, da die Geschwindigkeit des seriellen Übertragers von der Schaltkreisimplementierung und der Wahl des Designs dominiert wird.
Die Geschwindigkeit der seriellen Schnittstelle wird von zwei Schaltkreisen dominiert, die in ihrer Wahl des Designs miteinander verbunden sind. Der Ausgangstreiber und der abschließende 2:1-Multiplexer dominieren die Geschwindigkeitsbeschränkungen, da alle Schaltkreise vor diesem Knoten bei der halben Datenrate betrieben werden. Der Treiber selbst erzeugt nicht nur einen Geschwindigkeitsengpass, sondern bestimmt auch die Last für die abschließende Mux-Stufe (Multiplex-Stufe; mux stage). Die abschließende Mux-Stufe erzeugt also einen Geschwindigkeitsengpass in der physikalischen Schicht, was ernster sein kann als der tatsächliche Ausgangstreiber, aufgrund der Last, die vom Treiber vorgegeben wird.
Vorherige Implementierungen, um die unerwünschten Effekte der Geschwindigkeitsengpässe zu entfernen und/oder zu überwinden, die von den einzelnen Komponenten in einen seriellen Übertrager erzeugt werden, fokussierten sich auf die Verwendung einer dynamischen Last als eine Ausgangs-Treiberkomponente. Solch eine Implementierung erforderte jedoch, dass der serielle Übertrager mit einem Strommodus-Vortreiber gespeist wird, was die Verwendung von großen Eingangsbauteilen erforderte, um eine dynamische Last zu speisen. Diese Anforderung konnte erleichtert werden, indem man den seriellen Übertrager mit einem CMOS-Inverter betreibt, doch die Implementierung eines CMOS-Multiplexers, als Beispiel, und das Puffern seines Ausgangssignals, um einen Vortreiber zu speisen, erzeugt einen eigenen unerwünschten Geschwindigkeitsengpass und Symbolübersprechen (inter-symbol interference, ISI).
US 5,530,377 beschreibt einen Leitungstreiber bei welchem in einem Übertragungsmodus eine aktive Abschlussschaltung parallel zu dem Leistungstreiber zugeschaltet wird. Die aktive Abschlussschaltung umfasst einen Inverter. Durch die Zuschaltung der aktiven Abschlussschaltung kann die Kombination aus Leistungstreiber und aktiver Abschlussschaltung mehr Strom erzeugen, das heißt, eine Last mit geringerer Impedanz treiben.
Des Weiteren ist aus DE 39 01 314 C2 ist eine Schaltungsanordnung zur Nachbildung einer variablen Impedanz bekannt bei dem die variable Impedanz einen Inverter und einen Widerstand aufweist, wobei der Widerstand mit einem Eingang des Inverters und einem Ausgang des Inverters verbunden ist.
Im Stand der Technik verbleibt daher die Notwendigkeit für einen seriellen Übertrager mit hoher Geschwindigkeit, der die Geschwindigkeitsbeschränkungen seiner einzelnen Komponenten überwinden kann. Es besteht des weiteren die Notwendigkeit im Stand der Technik für einen effizienten Strommodus-Treiber bei hoher Geschwindigkeit, der einen Treiber mit einer Multiplex-Funktionalität in einer einzelnen Stufe kombinieren kann und gleichzeitig mit geringer Leistung betrieben wird.
ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG
Es werden ein System und ein Verfahren aufgezeigt, die einen seriellen Übertrager mit einer Multiplex- und Treiber-Funktionalität bereitstellen, die in einer einzelnen Stufe bereitgestellt werden, um die Gesamtgeschwindigkeit des seriellen Übertragers zu erhöhen. Die einzelne Stufe weist eine dynamische Impedanz auf, die parallel zu einem Multiplex-Treiber angeordnet ist, um die Eingangskapazität zu reduzieren, indem man die korrekte Ausgangsimpedanz einstellt. Der Multiplex-Treiber kann als ein gestapelter (stacked) oder kreuzweise gekoppelter (cross-coupled) XOR-Treiber oder als ein gestapelter oder kreuzweise gekoppelter Multiplexer (”Mux”) ausgebildet sein. Bei einer Ausgestaltung, wo ein Mux als der Multiplex-Treiber verwendet wird, kann ein Takt in den Mux-Treiber eingefügt werden, um ein Symbolübersprechen zu überwinden.
Insbesondere sind die beispielhaften Ausgestaltungen und/oder die beispielhaften Verfahren gemäß der vorliegenden Erfindung auf einen seriellen Übertrager mit hoher Geschwindigkeit gerichtet, der zumindest einen Treiber und zumindest eine dynamische Impedanz hat, die parallel angeschlossen ist. Die dynamische Impedanz kann aus einem Inverter und einem Widerstand bestehen, der an einen Eingang und an einen Ausgang des Inverters angeschlossen ist. Bei dem seriellen Übertrager können der Treiber und die dynamische Impedanz in einer einzelnen Stufe des seriellen Übertragers enthalten sein. Der serielle Übertrager kann einen zusätzlichen Treiber aufweisen, um die dynamische Impedanz zu betreiben. Der Inverter in der dynamischen Impedanz kann ein CMOS-Inverter sein.
Der Multiplex-Treiber kann ein XOR-Treiber sein, der mittels einer XOR-Logikschaltung implementiert ist. Diese XOR-Logikschaltung kann die Multiplex-Funktionalität bereitstellen und kann in einer gestapelten Architektur oder in einer kreuzweise gekoppelten Architektur angeordnet sein. Der Multiplex-Treiber kann auch als ein Multiplexer implementiert werden. Der Multiplexer kann in einer gestapelten Architektur oder in einer kreuzweise gekoppelten Architektur implementiert werden. Unabhängig davon, ob ein XOR-Treiber oder ein Multiplexer als Multiplex-Treiber verwendet werden, kann der Treiber Eingangssignale bei halber Bitrate empfangen anstatt Eingangssignale bei voller Bitrate.
Die beispielhaften Ausgestaltungen und/oder beispielhaften Verfahren der vorliegenden Erfindung sind auf einen seriellen Übertrager mit hoher Geschwindigkeit gerichtet, der einen ersten XOR-Treiber oder Multiplexer aufweist, abhängig von der Auswahl des Multiplex-Treibers, zumindest eine dynamische Impedanz, die parallel zu dem ersten XOR-Treiber oder Multiplexer verbunden ist, und einem zweiten XOR-Treiber oder Multiplexer, der mit der dynamischen Impedanz verbunden ist, wobei der zweite XOR-Treiber oder Multiplexer die dynamische Impedanz betreibt. Die Auswahl des zweiten XOR-Treibers oder Multiplexer kann entsprechend dem ersten Multiplex-Treiber erfolgen.
Der erste XOR-Treiber oder Multiplexer, die dynamische Impedanz und der zweite XOR-Treiber oder Multiplexer können alle in einer einzelnen Stufe des seriellen Übertragers angeordnet sein. Wenn ein Multiplexer für die Multiplex-Treiber verwendet wird, kann eine Takt-Funktion in den ersten und den zweiten Multiplexer eingefügt werden, um diese wahlweise zu steuern.
Der erste XOR-Treiber oder Multiplexer in dem seriellen Übertrager kann zumindest ein pMOS-Bauteil aufweisen, das als Stromquelle arbeitet, und eine Mehrzahl von nMOS-Bauteilen, um die Eingangssignale bei halber Bitrate zu empfangen und um den Strom von der Stromquelle aufzunehmen (sink). Bei der Ausgestaltung, wo ein Multiplexer verwendet wird, kann ein nMOS-Bauteil implementiert werden, um die eingefügte Takt-Funktion zu empfangen, um wählbar den Multiplexer zu steuern.
Der zweite XOR-Treiber oder Multiplexer in dem seriellen Übertrager kann auch zumindest ein pMOS-Bauteil aufweisen, das als Stromquelle arbeitet, und eine Mehrzahl von nMOS-Bauteilen, um die Eingangssignale bei halber Bitrate zu empfangen und um den Strom von der Stromquelle aufzunehmen (sink). Bei der Ausgestaltung, wo ein Multiplexer verwendet wird, kann ein nMOS-Bauteil implementiert werden, um die eingefügte Takt-Funktion zu empfangen, um wählbar den zweiten Multiplexer zu steuern.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Diagramm eines seriellen Übertragers mit einem Ausgangstreiber in Parallelschaltung mit einer dynamischen Impedanz gemäß einer Ausführungsform der vorliegenden Erfindung.
2 ist ein Diagramm eines XOR-Treibers, der mit einer Last verbunden ist, die als ein Multiplex-Treiber mit Eingangssignalen bei halber Rate arbeitet gemäß einer Ausführungsform der vorliegenden Erfindung.
3 ist ein beispielhaftes Timing-Diagramm für die Eingangssignale und die Ausgangssignale des XOR-Treibers gemäß einer Ausführungsform der vorliegenden Erfindung.
4 ist ein Diagramm einer Schaltung für einen gestapelten XOR-Treiber, der die Multiplex-Funktionalität in einer Stufe eines seriellen Übertragers erfüllt, gemäß einer Ausführungsform der vorliegenden Erfindung.
5 ist ein Diagramm einer Schaltung für einen kreuzweise gekoppelten XOR-Treiber, der die Multiplex-Funktionalität in einer Stufe eines seriellen Übertragers erfüllt, gemäß einer Ausführungsform der vorliegenden Erfindung.
6 ist ein Diagramm eines Multiplexers (”Mux”), der mit einer Last verbunden ist mit Eingangssignalen bei halber Rate gemäß einer Ausführungsform der vorliegenden Erfindung.
7 ist ein beispielhaftes Timing-Diagramm für die Eingangssignale, den Takt und die Ausgangssignale des Mux-Treibers gemäß einer Ausführungsform der vorliegenden Erfindung.
8 ist ein Diagramm einer Schaltung für einen gestapelten Mux-Treiber in einer Stufe eines seriellen Übertragers gemäß einer Ausführungsform der vorliegenden Erfindung.
9 ist ein Diagramm einer Schaltung für einen kreuzweise gekoppelten Mux-Treiber in einer Stufe eines seriellen Übertragers gemäß einer Ausführungsform der vorliegenden Erfindung.
10 ist ein Diagramm eines XOR-Treibers in einem seriellen Übertrager in Parallelschaltung zu einer dynamischen Impedanz gemäß einer Ausführungsform der vorliegenden Erfindung.
11 ist ein Diagramm eines Mux-Treibers in einem seriellen Übertrager in Parallelschaltung zu einer dynamischen Impedanz gemäß einer Ausführungsform der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG
Die vorliegende Erfindung wird nun im Detail für spezifische bevorzugte Ausführungsformen der Erfindung beschrieben, wobei es klar ist, dass diese Ausführungsformen nur als erläuternde Beispiele zu verstehen sind und dass die Erfindung sich nicht hierauf beschränkt.
Die vorliegende Erfindung stellt einen seriellen Übertrager mit einer Multiplex- und Treiber-Funktionalität dar, die in einer einzelnen Stufe kombiniert sind, um die Gesamtgeschwindigkeit des seriellen Übertragers zu erhöhen. Die einzelne Stufe weist eine dynamische Impedanz auf, die in Parallelschaltung zu einem Multiplex-Treiber angeordnet ist, um die Eingangskapazität zu reduzieren und die korrekte Ausgangsimpedanz zu setzen. Die Eingangskapazität kann reduziert werden, weil der Ausgangstreiber eine Ausgangsimpedanz haben kann. Die einzelne Stufe kann als gestapelter oder kreuzweise verbundene XOR-Logikschaltung implementiert sein oder als ein gestapelter oder kreuzweise gekoppelter Multiplexer (”Mux”) als der Multiplex-Treiber. In einer Ausgestaltung wo ein Mux als der Multiplex-Treiber verwendet wird, kann ein Takt in den Mux-Treiber eingefügt werden, um ein Symbolübersprechen zu überwinden.
1 zeigt eine Ausführungsform einer Stufe eines seriellen Übertragers 10 mit einem Ausgangstreiber in Parallelschaltung zu einer dynamischen Impedanz. Der serielle Übertrager 10 kann einen oder mehrere Treiber 20.1, 20.2 aufweisen. Bei der beispielhaften Ausführungsform gemäß 1 können zwei volle Bitströme dem seriellen Übertrager 10 zugeführt werden. Ein Eingang kann einem ausgewählten Eingangssignal entsprechen, wohingegen der andere Eingang eine Invertierung des Eingangssignals entsprechen kann. Gemäß 1 kann jeder der Treiber ein Eingangssignal von einer früheren Stufe des seriellen Übertragers erhalten, der mittels CMOS-Logik implementiert sein kann. Der Treiber 20.1 kann ein Eingangssignal erhalten kann, wohingegen der Treiber 20.2 das invertierte Eingangssignal, input, erhalten. Die Ausgänge des Treibers können mit einer externen Last verbunden sein.
Jeder Treiber in der Stufe des seriellen Übertragers 10 kann mit einer dynamischen Impedanz 30.1, 30.2 verbunden sein, und die dynamischen Impedanzen können in Parallelschaltung zu den Treibern angeordnet sein. Die dynamischen Impedanzen 30.1, 30.2 können es auch ermöglichen, die Größe in den Vorrichtungselementen in dem seriellen Übertrager 10 zu reduzieren, insbesondere die Größe der Treiber 20.1, 20.2, weil die Ausgangsimpedanz von der dynamischen Impedanz vorgegeben werden kann und nicht von dem Treiber. Die Anwesenheit der dynamischen Impedanzen 30.1, 30.2, kann es ermöglichen, die Eingangskapazität des seriellen Übertragers 10 zu reduzieren.
Die dynamischen Impedanzen 30.1, 30.2, wie sie in 1 ausgestaltet sind, können einen Inverter 32.1, 32.2 aufweisen, der an seinem Ausgang und Eingang mittels eines Widerstand verbunden ist. Bei einer Ausführungsform kann der Inverter 32.1, 32.2 mit CMOS-Bauteilen implementiert sein. Der CMOS-Inverter kann auf eine bestimmte Größe skaliert werden, um die benötigte Ausgangsimpedanz zu erzielen. Ein Eingangsanschluss des CMOS-Inverters kann mit einem Widerstand verbunden sein, wobei der Ausgangsanschluss des CMOS-Inverters auch mit dem Widerstand verbunden ist.
Jede der dynamischen Impedanzen 30.1 und 30.2 können mit einem Inverter 34.1 und 34.2 verbunden sein. Bei der Ausführungsform gemäß 1 kann die dynamische Impedanz 30.1 mit einem Ausgang des Inverters 34.1 verbunden sein, wobei der Ausgang des Inverters 34.1 mit einem Ende des Widerstands und mit dem Eingang des CMOS-Inverters 32.1 verbunden ist. Die dynamische Impedanz 30.2 kann mit einem Ausgang des Inverters 34.2 verbunden sein, wobei der Ausgang des Inverters 34.2 mit einem Ende des Widerstands und mit dem Eingang des CMOS-Inverters 32.2 verbunden ist.
Die Inverter 34.1, 34.2 können verwendet werden, um die dynamischen Impedanzen 30.1, 30.2 anzusteuern. Bei einer Ausführungsform können die Inverter 34.1, 34.2 CMOS-Inverter sein. Der Inverter 34.1 kann dasselbe Eingangssignal wie der Treiber 20.1 erhalten. Der Inverter 34.1 kann ein Signal an die dynamische Impedanz 30.1 ausgeben, dass einer Invertierung des Eingangssignals, input, entsprechen kann. In gleicher Weise kann der Inverter 34.2 input wie der Treiber 20.2 erhalten und kann ein Signal an die dynamische Impedanz 30.2 ausgeben, das dem Eingangssignal entsprechen kann.
Jede der dynamischen Impedanzen 30.1, 30.2 kann auch mit einem Ausgang von einem der Treiber verbunden sein. Bei einer beispielhaften Ausführungsform kann die dynamische Impedanz 30.1 mit dem Ausgang des Treibers 20.2 verbunden sein. Bei dieser Ausführungsform kann der Ausgang des Treibers 20.2 mit dem Ausgang des CMOS-Inverters 32.1 und mit dem anderen Ende des Verbindungswiderstands verbunden sein. Die dynamische Impedanz 30.2 kann mit dem Ausgang des Treibers 20.1 verbunden sein. Der Ausgang des Treibers 20.1 kann mit dem Ausgang des CMOS-Inverters 32.2 und mit dem anderen Ende des Verbindungswiderstands verbunden sein. Die Ausgänge der dynamischen Impedanz 30.1 und der dynamischen Impedanz 30.2 können den Ausgängen des seriellen Übertragers entsprechen. Bei einer Ausgestaltung können die Ausgänge des seriellen Übertragers mit einer externen Last verbunden sein.
Die Anwesenheit der dynamischen Impedanz kann es ermöglichen, dass die Treiber 20.1 und 20.2 in ihrer Größe verringert werden. Dies kann wiederum die Wirkung haben, dass eine höhere Geschwindigkeit an dem Ausgang von dem einen oder mehreren Treibern ermöglicht wird, und zwar ohne eine verzerrte Ausgangsimpedanz. Der Ausgangsstrom kann direkt von den Treibern erzeugt werden, da von den dynamischen Impedanzen 30.1, 30.2 kein Strom erzeugt wird, um die Last anzusteuern.
2 zeigt ein Diagramm eines XOR-Treibers, der mit einer externen Last verbunden ist und der als ein Multiplex-Treiber arbeitet, wobei Eingangssignale bei halber Rate laufen, gemäß einer Ausführungsform der vorliegenden Erfindung. Bei der Ausführungsform gemäß 2 können die Treiber 20.1, 20.2 mittels eines XOR-Treibers 100 implementiert werden, der einen Aufbau als XOR-Logikgatter verwendet. Das Multiplexen durch den XOR-Treiber 100 kann erreicht werden, indem man jeden Dateneingang so codiert, dass er nur eine Alternierfunktion (toggle function) darstellen kann. Bei dieser Ausgestaltung kann der Dateneingang darstellen, ob der Ausgang einen Übergang (transition) durchführt oder nicht, anstelle absolut zu sein. Anstelle des Bitstrom-Eingangssignals bei voller Rate wie in 1, kann der XOR-Treiber 100 gemäß 2 zwei Paare von Halbbit-Strömen empfangen. Bei einer Ausführungsform kann der XOR-Treiber 100 die Eingangssignale a und b empfangen, sowie die invertierten Eingangssignale, a und b .
Bei einer Ausführungsform kann der XOR-Treiber 100 des seriellen Übertragers mit einer externen Last verbunden sein. Der XOR-Treiber 100 kann einen ”exklusives oder”-Aufbau implementieren, und zwar durch eine XOR-Gatterlogik. 3 zeigt ein Timing-Diagramm für die Eingangssignale und den Ausgang des XOR-Treibers gemäß einer Ausführungsform der vorliegenden Erfindung. Bei einer Ausführungsform gilt, wenn nur eines von a oder b high (1) ist, ist der Ausgang des seriellen Übertragers auch high (1). Wenn sowohl a als auch b low (0) sind, ist der Ausgang des XOR-Treibers 100 auch low (0). Wenn sowohl a als auch b high (1) sind, ist der Ausgang des XOR-Treibers 100 immer noch low (0).
Der XOR-Treiber 100 kann auf verschiedene Weisen implementiert sein. Bei einer Ausgestaltung kann der XOR-Treiber 100 unter Verwendung einer gestapelten XOR-Logikgatter-Architektur implementiert sein. Bei einer weiteren Ausführungsform kann der XOR-Treiber 100 unter Verwendung einer kreuzweise gekoppelten XOR-Logikgatter-Architektur implementiert sein. 4 zeigt ein Diagramm einer Schaltung für einen gestapelten XOR-Treiber, der eine Multiplex-Funktionalität in einer Stufe eines seriellen Übertragers durchführt. Der XOR-Treiber 100 kann zwei pMOS-Bauteile 140.1, 140.2 aufweisen, die als Stromquellen ausgeführt sein können. Der XOR-Treiber 100 kann auch nMOS-Bauteile 120.1, 120.2, 122.1 und 122.2 aufweisen. Die nMOS-Bauteile 120.1 und 122.1 können mit dem nMOS-Bauteil 110.1 verbunden sein. Die nMOS-Bauteile 120.2 und 122.2 können mit dem nMOS-Bauteil 110.2 verbunden sein.
Bei einer Ausführungsform können die Source-Anschlüsse der pMOS-Bauteile 140.1 und 140.2 verbunden sein. Der Drain-Anschluss des pMOS-Bauteils 140.1 kann mit dem Drain-Anschluss des nMOS-Bauteils 120.1 und dem Drain-Anschluss des nMOS-Bauteils 122.2 verbunden sein. Der Drain-Anschluss des pMOS-Bauteils 140.2 kann mit dem Drain-Anschluss des nMOS-Bauteils 122.1 und dem Drain-Anschluss des nMOS-Bauteils 120.2 verbunden sein.
Bei einer Ausführungsform können die nMOS-Bauteile 120.1 und 122.1 an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 110.1 gekoppelt sein. Die nMOS-Bauteile 120.2 und 122.2 können an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 110.2 gekoppelt sein. Das nMOS-Bauteil 110.1 kann ein Eingangssignal a aufnehmen, wohingegen das nMOS-Bauteil 110.2 das invertierte Eingangssignal a aufnehmen kann. Im Gegensatz hierzu können die nMOS-Bauteile 120.1 und 120.2 beide das Eingangssignal b aufnehmen, wohingegen die nMOS-Bauteile 122.1 und 122.2 das invertierte Eingangssignal b aufnehmen können. Die nMOS-Bauteile 110.1, 110.2, 120.1, 120.2, 122.1 und 122.2 können von der Größe so gewählt sein, dass sie den doppelten Strom von den pMOS-Bauteilen 140.1 und 140.2 aufnehmen können. Jedes der nMOS-Bauteile empfängt Bitströme bei halber Rate als Eingangssignalen. Weil die Ausgangsimpedanz von der dynamischen Last vorgegeben wird, können kleine nMOS-Bauteile verwendet werden, die einfacher anzusteuern sind und die schließlich die Geschwindigkeit des seriellen Übertragers erhöhen können.
Die Ausführungsform gemäß 4 kann zu einem Aufbau von sehr großen pMOS-Bauteilen im XOR-Treiber 100 führen, was schwer zu implementieren sein kann. 5 zeigt ein Diagramm einer Schaltung für einen kreuzweise gekoppelten XOR-Treiber, der eine Multiplex-Funktionalität in einer Stufe eines seriellen Übertragers ausführt. Die Ausgestaltung des XOR-Treibers 100 gemäß 5 kann einen kreuzweise gekoppelten Aufbau ermöglichen, der die Leistung ohne jeden nennenswerten Geschwindigkeitsverlust reduzieren kann.
Bei einer kreuzweise gekoppelten Architektur kann der XOR-Treiber 100 zwei pMOS-Bauteile 145.1, 145.2 aufweisen, um Strom bereitzustellen. Der XOR-Treiber 100 kann auch nMOS-Bauteile 125.1, 125.2, 127.1 und 127.2 aufweisen. Die nMOS-Bauteile 125.1 und 127.1 können mit einem nMOS-Bauteil 115.1 verbunden sein. Die nMOS-Bauteile 125.2 und 127.2 können mit einem nMOS-Bauteil 115.2 verbunden sein. Bei einer Ausführungsform können die Source-Anschlüsse der pMOS-Bauteile 145.1 und 145.2 verbunden sein.
Die pMOS-Bauteile 145.1 und 145.2 können auch mittels kreuzweiser Kopplung verbunden sein. Bei der Ausführungsform, die in 5 gezeigt ist, kann der Gate-Anschluss des pMOS-Bauteils 145.1 mit dem Drain-Anschluss des pMOS-Bauteils 145.2 verbunden sein. Der Gate-Anschluss des pMOS-Bauteils 145.1 kann auch mit den Drain-Anschlüssen des nMOS-Bauteils 127.1 und 125.2 verbunden sein.
Der Gate-Anschluss des pMOS-Bauteils 145.2 kann mit dem Drain-Anschluss des pMOS-Bauteils 145.1 verbunden sein. Der Gate-Anschluss des pMOS-Bauteils 145.2 kann auch mit den Drain-Anschlüssen der nMOS-Bauteile 125.1 und 127.2 verbunden sein.
Bei einer Ausführungsform können die nMOS-Bauteile 125.1 und 127.1 an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 115.1 verbunden sein. Die nMOS-Bauteile 125.2 und 127.2 können an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 115.2 verbunden sein. Das nMOS-Bauteil 115.1 kann ein Eingangssignal a empfangen, wohingegen das nMOS-Bauteil 115.2 das invertierte Eingangssignal a empfangen kann. Im Gegensatz hierzu können die nMOS-Bauteile 125.1 und 125.2 beide das Eingangssignal b empfangen, wohingegen die nMOS-Bauteile 127.1 und 127.2 das invertierte Eingangssignal b empfangen können. Die nMOS-Bauteile 115.1, 115.2, 125.1, 125.2, 127.1 und 127.2 können in ihrer Größe so gewählt werden, dass sie den doppelten Strom von den pMOS-Bauteilen 145.1 und 145.2 aufnehmen können. Weil die Ausgangsimpedanz von der dynamischen Last vorgegeben wird, können kleine nMOS-Bauteile verwendet werden, die einfacher anzusteuern sind und die letztendlich die Geschwindigkeit des seriellen Übertragers erhöhen können.
Die Implementierung des kreuzweise gekoppelten XOR-Treibers 100 in dem seriellen Übertrager 10 kann zu einer Gegentakt-Topologie (push-pull topology) für den seriellen Übertrager 10 führen, die im Hinblick auf die Leistung effizienter ist und dennoch den Hochgeschwindigkeits-Ausgang beibehält.
6 zeigt ein Diagramm eines Multiplexers (”Mux”), der mit einer externen Last verbunden ist und der als ein Multiplex-Treiber arbeitet, wobei die Eingangssignale mit halber Rate laufen gemäß einer Ausführungsform der vorliegenden Erfindung. Bei der Ausführungsform gemäß 6 können die Treiber 20.1, 20.2 mit einem Mux-Treiber 200 implementiert sein, statt einen XOR-Treiber 100 zu verwenden. Der Mux-Treiber 200 kann ein beliebiger austauschbarer Multiplexer sein. Der Mux-Treiber 200 kann so codiert sein, dass der Takt bestimmen kann, wann sich das Ausgangssignal ändern soll. Dies kann den Vorteil bringen, dass die Eingangsdaten nicht perfekt ausgerichtet sein müssen. Wenn man einen Multiplexer verwendet, um die Multiplex-Funktionalität durchzuführen, kann dies den Vorteil haben, dass sich das Symbolübersprechen im Vergleich zu einem Aufbau reduziert, bei dem der XOR-Treiber 100 ausgestaltet ist, um die Multiplex-Funktionalität durchzuführen.
Der Mux-Treiber 200 gemäß 6 kann zwei Paare von Halbbit-Strömen empfangen. Bei einer Ausgestaltung kann der Mux-Treiber 200 die Eingangssignale a und b empfangen und die invertierten Eingangssignale a und b . Bestimmte Bauteile in der Schaltkreis-Architektur des Mux-Treibers 200 können direkt einen Takt als ihr Eingangssignal erhalten. Der zugeführte Takt kann bestimmen, wann sich das Ausgangssignal ändern soll. Der Mux-Treiber 200 kann einen Takteingang, clk, sowie die Invertierung des Takteingangssignals, clk, empfangen.
Bei einer Ausgestaltung kann der Mux-Treiber 200 mit einer externen Last verbunden sein. 7 zeigt ein Timing-Diagramm für die Eingangssignale, den Takt und ein Ausgangssignal an einer Last des Mux-Treibers 200. Wenn sowohl a als auch b low (0) sind, ist der Ausgang low (0), und zwar unabhängig davon, ob der Takt high ist oder nicht. Wenn a low (0) ist, aber b high (1) ist, ist der Ausgang low (0), wenn der Takt high (1) ist, aber ist high (1), wenn der Takt low (0) ist. Wenn a high (1) ist, aber b low (0) ist, ist der Ausgang low (0), wenn der Takt low (0) ist, aber ist high (1), wenn der Takt high (1) ist. Wenn sowohl a als auch b high (1) sind, ist der Ausgang high (1), und zwar unabhängig vom Takt.
Der Mux-Treiber 200 kann auf verschiedene Weisen implementiert werden. Bei einer Ausführungsform kann der Mux-Treiber 200 unter Verwendung einer gestapelten Multiplexer-Architektur implementiert sein. Bei einer anderen Ausgestaltung kann der Mux-Treiber 200 unter Verwendung einer kreuzweise gekoppelten Architektur implementiert sein. 8 zeigt ein Diagramm einer Schaltung für einen gestapelten Mux-Treiber in einer Stufe eines seriellen Übertragers gemäß einer Ausführungsform der vorliegenden Erfindung. Der Mux-Treiber 200 kann zwei pMOS-Bauteile 240.1, 240.2 aufweisen, die als Stromquellen implementiert sein können. Der Mux-Treiber 200 kann auch nMOS-Bauteile 220.1, 220.2, 222.1 und 222.2 aufweisen. Die nMOS-Bauteile 220.1 und 222.1 können mit dem nMOS-Bauteil 210.1 verbunden sein. Die nMOS-Bauteile 220.2 und 222.2 können mit dem nMOS-Bauteil 210.2 verbunden sein.
Bei einer Ausführungsform können die Source-Anschlüsse der pMOS-Bauteile 240.1 und 240.2 verbunden sein. Der Drain-Anschluss des pMOS-Bauteils 240.1 kann mit dem Drain-Anschluss des nMOS-Bauteils 220.1 und dem Drain-Anschluss des nMOS-Bauteils 222.2 verbunden sein. Der Drain-Anschluss des pMOS-Bauteils 240.2 kann mit dem Drain-Anschluss des nMOS-Bauteils 222.1 und dem Drain-Anschluss des nMOS-Bauteils 220.2 verbunden sein.
Bei einer Ausführungsform können die nMOS-Bauteile 220.1 und 222.1 mit ihren Source-Anschlüssen an den Drain-Anschluss des nMOS-Bauteils 210.1 gekoppelt sein. Die nMOS-Bauteile 220.2 und 222.2 können an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 210.2 gekoppelt sein. Dem nMOS-Bauteil 210.1 kann direkt der Takt, clk, zugeführt werden, wohingegen das nMOS-Bauteil 210.2 das invertierte Takteingangssignal clk erhalten kann. Im Gegensatz hierzu kann das nMOS-Bauteil 220.1 das Eingangssignal a erhalten, und das nMOS-Bauteil 222.2 kann das Eingangssignal b erhalten. Das nMOS-Bauteil 222.1 kann das invertierte Eingangssignal a erhalten, und das nMOS-Bauteil 220.2 kann das invertierte Eingangssignal b erhalten. Die nMOS-Bauteile 210.1, 210.2, 220.1, 220.2, 222.1 und 222.2 können in ihrer Größe so gewählt werden, dass sie den doppelten Strom von den pMOS-Bauteilen 240.1 und 240.2 aufnehmen können. Weil die Ausgangsimpedanz durch die dynamische Last vorgegeben wird, können kleine nMOS-Bauteile verwendet werden, die einfacher angesteuert werden können und die letztendlich die Geschwindigkeit des seriellen Übertragers erhöhen können.
Die Ausführungsform gemäß 8 kann zu einem Aufbau von sehr großen pMOS-Bauteilen im Mux-Treiber 200 führen, der schwer zu implementieren sein kann. 9 zeigt ein Diagramm einer Schaltung für einen kreuzweise gekoppelten Mux-Treiber in einer Stufe eines seriellen Übertragers gemäß einer Ausführungsform der vorliegenden Erfindung. Die Ausführungsform des Mux-Treibers 200 gemäß 9 kann einen kreuzweise gekoppelten Aufbau ermöglichen, der die Leistung ohne einen nennenswerten Geschwindigkeitsverlust reduzieren kann.
Bei einer kreuzweise gekoppelten Architektur, kann der Mux-Treiber 200 zwei pMOS-Bauteile 245.1, 245.2 aufweisen, die Strom bereitstellen. Der Mux-Treiber 200 kann auch nMOS-Bauteile 225.1, 225.2, 227.1 und 227.2 aufweisen. Die nMOS-Bauteile 225.1 und 227.1 können mit dem nMOS-Bauteil 215.1 verbunden sein. Die nMOS-Bauteile 225.2 und 227.2 können mit dem nMOS-Bauteil 215.2 verbunden sein. Bei einer Ausführungsform können die Source-Anschlüsse der pMOS-Bauteile 245.1 und 245.2 verbunden sein.
Die pMOS-Bauteile 245.1 und 245.2 können auch durch kreuzweise Kopplung verbunden sein. Bei der Ausgestaltung, die in 9 gezeigt ist, können der Gate-Anschluss des pMOS-Bauteils 245.1 mit dem Drain-Anschluss des pMOS-Bauteils 245.2 verbunden sein. Der Gate-Anschluss des pMOS-Bauteils 245.1 kann auch mit den Drain-Anschlüssen der nMOS-Bauteile 227.1 und 225.2 verbunden sein.
Der Gate-Anschluss des pMOS-Bauteils 245.2 kann mit dem Drain-Anschluss des pMOS-Bauteils 245.1 verbunden sein. Der Gate-Anschluss des pMOS-Bauteils 245.2 kann auch mit den Drain-Anschlüssen der nMOS-Bauteile 225.1 und 227.2 verbunden sein.
Bei einer Ausgestaltung können die nMOS-Bauteile 225.1 und 227.1 an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 215.1 verbunden sein. Die nMOS-Bauteile 225.2 und 227.2 können an ihren Source-Anschlüssen mit dem Drain-Anschluss des nMOS-Bauteils 215.2 gekoppelt sein. Dem nMOS-Bauteil 215.1 kann direkt der Takt, clk, zugeführt werden, wohingegen das nMOS-Bauteil 215.2 das invertierte Takteingangssignal clk empfangen kann. Im Gegensatz hierzu kann das nMOS-Bauteil 225.1 das Eingangssignal a empfangen, und das nMOS-Bauteil 227.2 kann das Eingangssignal b empfangen. Das nMOS-Bauteil 227.1 kann das invertierte Eingangssignal a empfangen, und das nMOS-Bauteil 225.2 kann das invertierte Eingangssignal b empfangen.
Die Implementierung des kreuzweise gekoppelten Mux-Treibers 200 in dem seriellen Übertrager 10 kann zu einer Gegentakt-Topologie für den seriellen Übertrager 10 führen, die im Hinblick auf die Leistung effizienter ist und dennoch den Hochgeschwindigkeits-Ausgang beibehält.
10 zeigt einen XOR-Treiber in einem seriellen Übertrager in Parallelschaltung mit einer dynamischen Impedanz gemäß einer Ausführungsform der vorliegenden Erfindung. Der serielle Übertrager, der in 10 gezeigt ist, kann ähnlich zu dem seriellen Übertrager 10 gemäß 1 sein. Der serielle Übertrager kann einen XOR-Treiber 100 aufweisen, der dem Multiplex-XOR-Treiber entspricht, der in 2 gezeigt ist. Der XOR-Treiber 100 kann entweder gemäß einer gestapelten Architektur wie in 4 oder gemäß der kreuzweise gekoppelten Architektur wie in 5 implementiert werden. Der serielle Übertrager kann auch einen XOR-Kopie-Treiber 150 aufweisen, der identisch zu dem XOR-Treiber 100 aufgebaut ist. Der XOR-Kopie-Treiber 150 kann den Eingang für die dynamischen Impedanzen 30.1, 30.2 ansteuern.
Wie es in 10 gezeigt ist, können der XOR-Treiber 100 und der XOR-Kopie-Treiber 150 jeweils zwei Paare von Eingangssignalen, a und b, und die Invertierung dieser Eingangssignale, a und b, empfangen.
Der XOR-Treiber 100 kann parallel zu den dynamischen Impedanzen 30.1, 30.2 angeordnet sein. Die dynamischen Impedanzen 30.1, 30.2 können es auch erlauben, die Größe der nMOS-Bauteile in dem XOR-Treiber 100 und dem XOR-Kopie-Treiber 150 zu verringern, da die Ausgangsimpedanz von der dynamischen Impedanz vorgegeben wird und nicht von dem Treiber. Die Anwesenheit der dynamischen Impedanz 30.1, 30.2 kann es ermöglichen, die Eingangskapazität des seriellen Übertragers 10 zu verringern.
Jede der dynamischen Impedanzen 30.1, 30.2, wie sie in 10 ausgeführt sind, können einen Inverter 32.1, 32.2 aufweisen, der an seinem Eingang und Ausgang mit einem Widerstand verbunden ist. Bei einer Ausführungsform kann der Inverter 32.1, 32.2 mittels CMOS-Bauteilen implementiert sein. Der CMOS-Inverter kann auf eine bestimmte Größe skaliert sein, um die erforderliche Ausgangsimpedanz zu erzielen. Ein Eingangsanschluss des CMOS-Inverters kann mit einem Widerstand verbunden sein, wobei der Ausgangsanschluss des CMOS-Inverters mit dem anderen Ende des Widerstands verbunden ist.
Die dynamischen Impedanzen 30.1 und 30.2 können mit dem Ausgang des XOR-Kopie-Treibers 150 verbunden sein. Der XOR-Kopie-Treiber 150 kann die dynamischen Impedanzen 30.1 und 30.2 ansteuern.
Beide dynamische Impedanzen 30.1, 30.2 können mit den Ausgängen des XOR-Treibers 100 verbunden sein. Bei einer beispielhaften Ausführungsform kann ein Ausgang des XOR-Treibers 100 mit dem Ausgang des CMOS-Inverters 32.1 und mit dem anderen Ende seines Verbindungswiderstands verbunden sein. Ein anderer Ausgang des XOR-Treibers 100 kann auch mit dem Ausgang des CMOS-Inverters 32.2 und dem anderen Ende seines Verbindungswiderstands verbunden sein. Bei einer Ausführungsform können die Ausgänge des XOR-Treibers 100 mit einer externen Last verbunden sein.
11 zeigt ein Diagramm eines Mux-Treibers in einem seriellen Übertrager in Parallelschaltung mit einer dynamischen Impedanz gemäß einer Ausführungsform der vorliegenden Erfindung. Der serielle Übertrager, der in 11 gezeigt ist, kann gleichartig wie der serielle Übertrager 10 in 1 sein. Der serielle Übertrager kann einen Mux-Treiber 200 aufweisen, der dem Mux-Treiber entspricht, wie er in 6 ausgeführt ist. Der Mux-Treiber 200 kann entweder gemäß der gestapelten Architektur wie in 8 oder gemäß der kreuzweise gekoppelten Architektur wie in 9 implementiert sein. Der serielle Übertrager kann auch einen Kopie-Mux-Treiber 250 aufweisen, der identisch zum Mux-Treiber 200 ausgeführt sein kann. Der Kopie-Mux-Treiber 250 kann den Eingang für die dynamischen Impedanzen 30.1, 30.2 ansteuern.
Wie es in 11 gezeigt ist, können der Mux-Treiber 200 und der Kopie-Mux-Treiber 250 jeweils zwei Paare von Eingangssignalen empfangen, a und b und die Invertierung dieser Eingangssignale, a und b. Der Mux-Treiber 200 und der Kopie-Mux-Treiber 250 können durch einen Takt, clk, und das invertierte Taktsignal, clk, gesteuert werden.
Der Mux-Treiber 200 kann parallel zu den dynamischen Impedanzen 30.1, 30.2 verbunden sein. Die dynamischen Impedanzen 30.1, 30.2 können auch eine Reduzierung der Größe von den nMOS-Bauteilen in dem Mux-Treiber 200 und dem Kopie-Mux-Treiber 250 ermöglichen, weil die Ausgangsimpedanz von der dynamischen Impedanz vorgegeben wird und nicht von dem Treiber. Die Anwesenheit der dynamischen Impedanz 30.1, 30.2 kann es ermöglichen, die Eingangskapazität des seriellen Übertragers 10 zu reduzieren.
Jede der dynamischen Impedanzen 30.1, 30.2, wie sie in 11 ausgeführt sind, können einen Inverter 32.1, 32.2 aufweisen, der an seinem Eingang und Ausgang mit einem Widerstand verbunden ist. Bei einer Ausführungsform kann der Inverter 32.1, 32.2 mit CMOS-Bauteilen implementiert sein. Der CMOS-Inverter kann auf eine bestimmte Größe skaliert werden, um die erforderliche Ausgangsimpedanz zu erreichen. Ein Eingangsanschluss des CMOS-Inverters kann mit einem Widerstand verbunden sein, wobei der Ausgangsanschluss des CMOS-Inverters mit dem anderen Ende des Widerstands verbunden ist.
Die dynamischen Impedanzen 30.1 und 30.2 können mit dem Ausgang des Kopie-Mux-Treibers 250 verbunden sein. Der Kopie-Mux-Treiber 250 kann die dynamischen Impedanzen 30.1 und 30.2 ansteuern.
Beide dynamischen Impedanzen 30.1, 30.2 können mit den Ausgängen des Mux-Treibers 200 verbunden sein. Bei einer beispielhaften Ausführungsform kann ein Ausgang des Mux-Treibers 200 mit dem Ausgang des CMOS-Inverters 32.1 und mit dem anderen Ende von seinem Verbindungswiderstand verbunden sein. Ein anderer Ausgang des Mux-Treibers 200 kann auch mit dem Ausgang des CMOS-Inverters 32.2 und dem anderen Ende seines Verbindungswiderstands verbunden sein. Bei einer Ausgestaltung können die Ausgänge des Mux-Treibers 200 mit einer externen Last verbunden sein.
Verschiedene Ausführungsformen der Erfindung sind hier spezifisch dargestellt und/oder beschrieben worden. Es ist jedoch klar, dass Modifikationen und Abwandlungen der Erfindung von den oben genannten Lehren umfasst sind und in den Bereich der nachfolgenden Ansprüche fallen, ohne dabei von der Idee und dem beabsichtigten Schutzbereich der Erfindung abzuweichen.

Claims

Serieller Übertrager mit hoher Geschwindigkeit, der Übertrager mit: zumindest einem Treiber; und zumindest einer dynamischen Impedanz, die in Parallelschaltung zu dem Treiber angeordnet ist, wobei die dynamische Impedanz einen Inverter und einen Widerstand aufweist, der mit einem Eingang und einem Ausgang des Inverters verbunden ist; wobei der Treiber und die dynamische Impedanz in einer einzelnen Stufe des seriellen Übertragers angeordnet sind.
Serieller Übertrager nach Anspruch 1, ferner mit: einem zusätzlichen Treiber, um die dynamische Impedanz anzusteuern.
Serieller Übertrager nach Anspruch 1 oder 2, wobei der Treiber eine XOR-Logikschaltung ist, der eine Multiplex-Funktionalität bereitstellt.
Serieller Übertrager nach einem der vorhergehenden Ansprüche, wobei der Treiber ein Multiplexer ist.
Serieller Übertrager nach einem der vorhergehenden Ansprüche, wobei der Inverter ein CMOS-Inverter ist.
Serieller Übertrager nach Anspruch 3, wobei die XOR-Logikschaltung Eingangssignale bei halber Bitrate empfängt.
Serieller Übertrager nach Anspruch 3 oder 6, wobei die XOR-Logikschaltung in einer gestapelten Architektur angeordnet ist.
Serieller Übertrager nach einem der Ansprüche 3 oder 6, wobei die XOR-Logikschaltung in einer kreuzweise gekoppelten Architektur angeordnet ist.
Serieller Übertrager nach Anspruch 4, wobei der Multiplexer Eingangssignale bei halber Bitrate empfängt.
Serieller Übertrager nach Anspruch 4 oder 9, wobei der Multiplexer in einer gestapelten Architektur angeordnet ist.
Serieller Übertrager nach einem der Ansprüche 4 oder 9, wobei der Multiplexer in einer kreuzweise gekoppelten Architektur angeordnet ist.
Serieller Übertrager mit hoher Geschwindigkeit, der Übertrager mit: zumindest einem Treiber; zumindest einer dynamischen Impedanz, die in Parallelschaltung zu dem Treiber angeordnet ist, wobei die dynamische Impedanz einen CMOS-Inverter und einen Widerstand aufweist, der mit einem Eingang und einem Ausgang des Inverters verbunden ist; und einem Inverter, um die dynamische Impedanz anzusteuern; wobei der Treiber und die dynamische Impedanz in einer einzelnen Stufe des seriellen Übertragers angeordnet sind.
Serieller Übertrager mit hoher Geschwindigkeit, der Übertrager mit: einem XOR-Treiber, der ein Paar von Eingangssignalen bei halber Bitrate empfängt; zumindest einer dynamischen Impedanz, die in Parallelschaltung zu dem XOR-Treiber angeordnet ist, wobei die dynamische Impedanz einen Inverter und einen Widerstand aufweist, der mit einem Eingang und einem Ausgang des Inverters verbunden ist; und einem zusätzlichen XOR-Treiber, der mit der dynamischen Impedanz verbunden ist, wobei der zusätzliche XOR-Treiber das Paar von Eingangssignalen bei halber Bitrate empfängt und die dynamische Impedanz ansteuert; wobei der XOR-Treiber, die dynamische Impedanz und der zusätzliche XOR-Treiber in einer einzelnen Stufe des seriellen Übertragers angeordnet sind.
Serieller Übertrager nach Anspruch 13, wobei der XOR-Treiber aufweist: zumindest ein pMOS-Bauteil, das als Stromquelle arbeitet; und einer Vielzahl von nMOS-Bauteilen, die die Eingangssignale bei halber Bitrate empfangen, wobei die nMOS-Bauteile den Strom von der Stromquelle aufnehmen.
Serieller Übertrager nach Anspruch 13 oder 14, wobei der zusätzliche XOR-Treiber aufweist: zumindest ein pMOS-Bauteil, das als Stromquelle arbeitet; und eine Vielzahl von nMOS-Bauteilen, die die Eingangssignale bei halber Bitrate empfangen, wobei die nMOS-Bauteile den Strom von der Stromquelle aufnehmen.
Serieller Übertrager nach einem der Ansprüche 13 bis 15, wobei der XOR-Treiber in einer gestapelter Architektur angeordnet ist.
Serieller Übertrager nach einem der Ansprüche 13 bis 15, wobei der XOR-Treiber in einer kreuzweise gekoppelten Architektur angeordnet ist.
Serieller Übertrager nach einem der Ansprüche 13 bis 17, wobei der zusätzliche XOR-Treiber in einer gestapelten Architektur angeordnet ist.
Der serielle Übertrager nach einem der Ansprüche 13 bis 17, wobei der zusätzliche XOR-Treiber in einer kreuzweise gekoppelten Architektur angeordnet ist.
Serieller Übertrager mit hoher Geschwindigkeit, der Übertrager mit: einem Multiplexer, der ein Paar von Eingangssignalen bei halber Bitrate empfängt, wobei der Multiplexer wählbar von einem Takt gesteuert ist; zumindest einer dynamischen Impedanz, die in Parallelschaltung zu dem Multiplexer angeordnet ist, wobei die dynamische Impedanz einen Inverter und einen Widerstand aufweist, der mit einem Eingang und einem Ausgang des Inverters verbunden ist; und einem zusätzlichen Multiplexer, der mit der dynamischen Impedanz verbunden ist, wobei der zusätzliche Multiplexer das Paar von Eingangssignalen bei halber Bitrate empfängt und die dynamische Impedanz ansteuert; wobei der Multiplexer, die dynamische Impedanz und der zusätzliche Multiplexer in einer einzelnen Stufe des seriellen Übertragers angeordnet sind.
Serieller Übertrager nach Anspruch 20, wobei der zusätzliche Multiplexer wählbar durch den Takt gesteuert ist.
Serieller Übertrager nach Anspruch 20 oder 21, wobei der Multiplexer aufweist: zumindest ein pMOS-Bauteil, das als Stromquelle arbeitet; eine Vielzahl von nMOS-Bauteilen, die die Eingangssignale bei halber Bitrate empfangen, wobei die nMOS-Bauteile den Strom von der Stromquelle aufnehmen; und zusätzliche nMOS-Bauteile, die den Takt und einen invertierten Takt als Eingangssignale empfangen.
Serieller Übertrager nach einem der Ansprüche 20 bis 22, wobei der zusätzliche Multiplexer aufweist: zumindest ein pMOS-Bauteil, das als Stromquelle arbeitet; eine Vielzahl von nMOS-Bauteilen, die die Eingangssignale bei halber Bitrate empfangen, wobei die nMOS-Bauteile den Strom von der Stromquelle aufnehmen; und zusätzliche nMOS-Bauteile, die den Takt und einen invertierten Takt als Eingangssignale empfangen.
Serieller Übertrager nach einem der Ansprüche 20 bis 23, wobei der Multiplexer in einer gestapelten Architektur ausgeführt ist.
Der serielle Übertrager nach einem der Ansprüche 20 bis 23, wobei der Multiplexer in einer kreuzweise gekoppelten Architektur ausgeführt ist.
Der serielle Übertrager nach einem der Ansprüche 20 bis 25, wobei der zusätzliche Multiplexer in einer gestapelten Architektur ausgeführt ist.
Der serielle Übertrager nach einem der Ansprüche 20 bis 25, wobei der zusätzliche Multiplexer in einer kreuzweise gekoppelten Architektur ausgeführt ist.