JP3739024B2 - パラレル−シリアル変換用差動論理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はパラレル−シリアル変換を行うための論理回路に関し、特に低周波数をクロックとしてパラレル−シリアル変換を行うことができる論理回路に関する。
【0002】
【従来の技術】
従来のビデオ機器やオーディオ機器には、アナログ信号用の入出力端子を有するものがある。当該機器間では、ビデオ信号やオーディオ信号がアナログ形式で通信される。近年、アナログ通信に代わり、デジタル通信が普及しつつある。その中でも、IEEE1394規格のデジタルシリアル通信が注目されている。
【0003】
図2は、IEEE1394規格の通信ネットワークの構成を示す。
ネットワークは、例えば5つのノード(通信装置)ND1〜ND5をケーブルBSに接続することにより構成される。以下、ノードND1〜ND5の全て又は個々をノードNDという。各ノードNDには、ノードID(識別子)が設定される。ノードIDは、例えば、ノードND1が1、ノードND2が2、ノードND3が3、ノードND4が4、ノードND5が5である。この中で、ノードIDが一番大きいノードNDがルートノードになる。ルートノードは、例えばノードND5である。
【0004】
図3は、1つのノードNDの構成を示す。
ノードNDは、IEEE1394インタフェース1及びデバイス4を含む。デバイス4は、例えばビデオ機器やオーディオ機器やコンピュータ等である。IEEE1394インタフェース1は、リンク層(半導体チップ)2と物理層(半導体チップ)3のセットで構成される。物理層3は、ケーブルBSと直接信号の授受を行う層であり、リンク層2はデバイス4と信号の授受を行う層である。
【0005】
ケーブルBSは、2組のツイストペアを含む。第1のツイストペアは、互いに位相が反転したデータ信号Dataとその差動信号−Dataのペアである。第2のツイストペアは、互いに位相が反転したストローブ信号Strobeとその差動信号−Strobeのペアである。ストローブ信号Strobeは、データ信号DataをDSエンコードした信号である。詳細は、後に図4を参照しながら説明する。
【0006】
ケーブルBS内の上記の4つの信号のデータレートは、98.304Mビット/秒(以下、便宜上100Mbpsという)、196.608Mビット/秒(以下、便宜上200Mbpsという)又は393.216Mビット/秒(以下、便宜上400Mbpsという)の中からいずれか1つを選択することができる。
【0007】
データTxDは、リンク層2と物理層3の間で上記のデータレートに関係なく常に49.152MHz(以下、便宜上50Mbpsという)で授受される信号であり、上記のシリアルデータDataがシリアル−パラレル変換されたパラレルデータに相当する。データTxDは、シリアルデータDataが400Mbpsであれば400Mbps/50Mbps=8ビットのパラレル信号、シリアルデータDataが200Mbpsであれば200Mbps/50Mbps=4ビットのパラレル信号、シリアルデータDataが100Mbpsであれば100Mbps/50Mbps=2ビットのパラレル信号である。以下、8ビットのパラレルデータTxDが50Mbpsで通信され、シリアルデータDataが400Mbpsで通信される場合を例に説明する。
【0008】
物理層3は、シリアルデータDataを100Mbpsで通信する場合には100MHzの内部基準クロックを必要とし、シリアルデータDataを200Mbpsで通信する場合には200MHzの内部基準クロックを必要とし、シリアルデータDataを400Mbpsで通信する場合には400MHzの内部基準クロックを必要とする。
【0009】
図4は、従来技術による物理層3の回路構成を示し、図5は、その回路の動作を示すタイミングチャートである。物理層3がケーブルBS上に信号Data,−Data,Strobe,−Strobeを送信する場合を説明する。
【0010】
物理層3は、8ビットのパラレルデータTxD〔0〕〜TxD〔7〕を入力し、それをパラレル−シリアル変換して、シリアルデータDataとその差動信号−Dataを出力し、さらにストローブ信号Strobeとその差動信号−Strobeを出力する。ストローブ信号Strobe,−Strobeは、データData,−DataをDSエンコードすることにより得られる信号であり、クロック信号(例えば400MHz)の代わりに送信される信号である。他の物理層は、データData,−Dataとストローブ信号Strobe,−Strobeを受信してデコードすれば、クロック信号を再生することができる。IEEE1394規格では、物理層が上記の4つの信号Data,−Data,Strobe,−StrobeをケーブルBS上に送信する。
【0011】
8つのセレクタSEL0〜SEL7と8つのフリップフロップFF0〜FF7を直列接続することにより、よく知られたパラレル−シリアル変換回路を構成することができる。このパラレル−シリアル変換回路は、8ビットのパラレルデータTxD〔0〕〜TxD〔7〕をシリアルデータN1に変換する。
【0012】
8ビットのパラレルデータTxD〔0〕〜TxD〔7〕は、それぞれ8つのセレクタSEL0〜SEL7に入力される。8つのセレクタSEL0〜SEL7は、セレクト信号Mux_selがハイレベルになると第1の入力を出力し、セレクト信号Mux_selがローレベルになると第2の入力を出力する。D型フリップフロップFF0〜FF7は、クロックClk1のポジティブ(立ち上がり)エッジをトリガとして、入力信号Dを出力信号Qとして出力し、保持する。
【0013】
8ビットのデータTxD〔0〕〜TxD〔7〕は実際には並列の8本の信号線により構成されるが、図5では簡略化してTxD〔0〕〜TxD〔7〕をまとめて記載している。データTxD〔0〕〜TxD〔7〕は、データレートが50Mbpsであり、第1回目の内容がD0〜D7、第2回目の内容がD8〜D15である。
【0014】
クロックClk1,Clk2は、周波数が400MHz(周期が2.5ns)である。セレクト信号Mux_selは、周波数が50MHz(周期が20ns)である。信号encは、周波数が200MHz(周期が5ns)である。
【0015】
図5に示すように、まず、セレクト信号Mux_selがハイレベルになると、セレクタSEL0は、第1の入力であるデータD0(TxD〔0〕)を選択してフリップフロップFF0の入力端子Dに出力し、セレクタSEL1は、第2の入力であるデータD1(TxD〔1〕)を選択してフリップフロップFF1の入力端子Dに出力する。セレクタSEL2〜SEL7は、それぞれデータD2〜D7を選択して、フリップフロップFF2〜FF7の入力端子Dに出力する。
【0016】
その後、クロックClk1が立ち上がると、フリップフロップFF0は、入力端子Dに入力されるデータD0をシリアルデータN1として出力し、フリップフロップFF1は、入力端子Dに入力されるデータD1を出力信号Qとして出力する。その出力信号Qは、セレクタSEL0の第2の入力端子に入力される。同様に、フリップフロップFF2〜FF7は、データD2〜D7を出力信号Qとして出力し、前段のセレクタSEL1〜SEL6の第2の入力端子に出力する。
【0017】
次に、セレクト信号Mux_selがローレベルになると、セレクタSEL0は、第2の入力であるデータD1(TxD〔1〕)を選択してフリップフロップFF0の入力端子Dに出力し、セレクタSEL1は、第2の入力であるデータD2(TxD〔2〕)を選択してフリップフロップFF1の入力端子Dに出力する。同様に、セレクタSEL2〜SEL6は、それぞれデータD3〜D7を選択し、フリップフロップFF2〜FF6の入力端子Dに出力する。セレクタSEL7は、グランド信号gndを選択し、フリップフロップFF7の入力端子Dに出力する。
【0018】
次に、クロックClk1が立ち上がると、フリップフロップFF0は、入力端子Dに入力されるデータD1をシリアルデータN1として出力し、フリップフロップFF1は、入力端子Dに入力されるデータD2を出力信号Qとして出力する。その出力信号Qは、セレクタSEL0の第2の入力端子に入力される。同様に、フリップフロップFF2〜FF6は、データD3〜D6を出力信号Qとして出力し、前段のセレクタSEL1〜SEL5の第2の入力端子に出力する。フリップフロップFF7は、グランド信号gndを出力信号Qとして出力し、前段のセレクタSEL6の第2の入力端子に出力する。
【0019】
以下、同様の動作を繰り返すことにより、シリアルデータN1として、D0〜D7が順次出力され、その後、D8〜D15が順次出力される。
【0020】
ストローブ信号Strobeを生成するため、排他的論理和(XOR)回路10は、シリアルデータN1と信号encとの排他的論理和を演算し、ストローブ信号N2を出力する。
【0021】
ストローブ信号N2は、XOR回路10の処理時間分だけシリアルデータN1よりも遅れる。信号N1とN2等の同期をとるために、フリップフロップFF11〜FF14が設けられる。
【0022】
D型フリップフロップFF11〜FF14は、クロックClk2の立ち上がりエッジをトリガとして、入力端子Dに入力される信号を出力端子Qから出力する。フリップフロップFF11は、入力端子Dに入力されるデータN1を出力端子QからデータDataとして出力する。フリップフロップFF12は、入力端子Dに入力されるデータN1の論理反転データを出力端子Qからデータ−Dataとして出力する。フリップフロップFF13は、入力端子Dに入力されるストローブ信号N2を出力端子Qからストローブ信号Strobeとして出力する。フリップフロップFF14は、入力端子Dに入力されるストローブ信号N2の論理反転信号を出力端子Qからストローブ信号−Strobeとして出力する。データData,−Data及びストローブ信号Strobe,−Strobeは、全てクロックClk2に同期して400Mbpsで送信される。
【0023】
【発明が解決しようとする課題】
8ビットのパラレルデータTxD〔0〕〜TxD〔7〕は、データレートが50Mbpsである。シリアルデータData,−Data及びストローブ信号Strobe,−Strobeは、データレートが400Mbps(=50Mbps×8ビット)である。
【0024】
上記のパラレル−シリアル変換を行うためには、400MHz(周期が2.5ns)のクロックClk1を必要とし、さらに、出力信号Data,−Data,Strobe,−Storbeの同期をとるために、400MHz(周期が2.5ns)のクロックClk2を必要とする。
【0025】
すなわち、上記の4つの出力信号を400Mbpsで送信するには、400MHzのクロックClk1,Clk2が必要になる。
【0026】
IEEE1394規格では、100Mbps、200Mbps、400Mbpsの中からデータレートを選択することができる。現在、データレートが100Mbps及び200Mbpsに対応するIEEE1394インタフェースが主流である。このインタフェース内の物理層は、200MHzのクロックを用意すれば足り、400MHzのクロックを必要としない。
【0027】
しかし、現在、さらに400Mbpsにも対応可能なIEEE1394インタフェースが開発されている。このインタフェース内の物理層は、上記のように、400MHzのクロックClk1,Clk2を必要とする。
【0028】
400Mbps対応のIEEE1394インタフェースは、200Mbps対応のものに比べ、高周波数のクロックを必要とする。高周波数のクロックを用意するには、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術が必要になり、物理層の製造コストが上がる。また、クロック周波数を倍増すると、消費電力も倍増する。
【0029】
市場では、200Mbps対応の物理層半導体チップと同程度の消費電力に抑えた400Mbps対応の物理層半導体チップが望まれている。しかし、結果的に消費電力が倍増してしまい、市場要求を満足することができない。
【0030】
消費電力を低減するために動作電源電圧を下げることも考えられる。しかし、動作電源電圧を下げると、安定した動作を期待できない。
【0031】
本発明の目的は、低周波数のクロックでパラレル−シリアル変換を行うことができるパラレル−シリアル変換用差動論理回路を提供することである。
【0032】
【課題を解決するための手段】
本発明の一観点によれば、複数のセレクタ、及び第1のクロックをトリガとする複数のダブルエッジトリガフリップフロップを接続することにより構成され、パラレル信号をシリアル信号に変換するパラレル−シリアル変換手段と、前記第1のクロックと同じ周波数の第2のクロックをトリガとする2つのシングルエッジトリガフリップフロップを有し、前記変換されたシリアル信号を2ビットのパラレル信号に変換するシリアル−パラレル変換手段と、前記第1のクロックと同じ周波数の互いに位相が反転した1対の差動クロックのうちのいずれが大きいかに応じて、前記変換された2ビットのパラレル信号のうちのいずれかを選択して、その信号を前記第1のクロックの2倍の周波数のクロックに相当する速度でシリアル出力する差動マルチプレクサとを有するパラレル−シリアル変換用差動論理回路が提供される。
【0033】
第1のクロックをトリガとしてパラレル信号をシリアル信号に変換する。その際、仮にシングルエッジトリガフリップフロップを用いると、第1のクロックの周波数と同一周波数に相当する速度のシリアル信号が得られるが、ダブルエッジトリガフリップフロップを用いれば、第1のクロックの2倍の周波数のクロックに相当する速度のシリアル信号が得られる。ただし、このシリアル信号は、比較的大きなジッタを含む。
【0034】
次に、上記のシリアル信号を再び2ビットのパラレル信号に変換する。変換されたパラレル信号の速度は、上記のシリアル信号に比べて1/2になる。その後、第1のクロックと同じ周波数の互いに位相が反転した1対の差動クロックのうちのいずれが大きいかに応じて、上記の変換された2ビットのパラレル信号のうちのいずれかを選択することにより、その信号を第1のクロックの2倍の周波数のクロックに相当する速度でシリアル出力することができる。
【0035】
【発明の実施の形態】
図1は、本発明の実施例による物理層3の回路構成を示し、図6は、その回路の動作を示すタイミングチャートである。物理層3は、図3に示すノードND中に使用されるものと同一である。以下、物理層3がケーブルBS上に信号Data,−Data,Strobe,−Strobeを送信する場合を説明する。
【0036】
物理層3は、8ビットのパラレルデータTxD〔0〕〜TxD〔7〕を入力し、それをパラレル−シリアル変換して、シリアルデータDataとその差動信号−Dataを出力し、さらにストローブ信号Strobeとその差動信号−Strobeを出力する。ストローブ信号Strobe,−Strobeは、データData,−DataをDSエンコードすることにより得られる信号であり、クロック信号(例えば400MHz)の代わりに送信される信号である。他の物理層は、データData,−Dataとストローブ信号Strobe,−Strobeを受信してデコードすれば、クロック信号を再生することができる。
【0037】
物理層3は、400MHzの高周波クロックを用いず、200MHzの比較的低周波のクロックClk1,Clk2を用いて、パラレル−シリアル変換を行い、信号Data,−Data,Strobe,−Strobeを400MbpsでケーブルBS上に送信することを可能にする。
【0038】
物理層3は、従来技術による物理層3(図4)に比べ、ダブルエッジトリガフリップフロップDFF0〜DFF7及び差動マルチプレクサMUX1,MUX2を有する点が主に異なる。ダブルエッジトリガフリップDFF0〜DFF7は、立ち上がりと立ち下がりの両者をトリガとするフリップフロップである。差動マルチプレクサMUX1,MUX2は、本発明者により提供される新規な素子である。これらの詳細は、後に説明する。
【0039】
8つのセレクタSEL0〜SEL7と8つのダブルエッジトリガフリップフロップFF0〜FF7を直列接続することにより、よく知られたパラレル−シリアル変換回路を構成することができる。このパラレル−シリアル変換回路は、図4のものと同様に、8ビットのパラレルデータTxD〔0〕〜TxD〔7〕をシリアルデータN1に変換する。以下、図4及び図5と異なる点のみを説明する。
【0040】
図4のシングルエッジトリガフリップフロップFF0〜FF7の代わりに、ダブルエッジトリガフリップフロップDFF0〜DFF7を使用する。ダブルエッジトリガD型フリップフロップDFF0〜DFF7は、クロックClk1のダブルエッジ(立ち上がりエッジ及び立ち下がりエッジ)をトリガとして、入力信号Dを出力信号Qとして出力し、保持する。
【0041】
図4ではクロックClk1,Clk2が400MHzであったが、本実施例ではクロックClk1,Clk2が200MHz(周期が5ns)である。本実施例では、400MHzの高周波クロックを必要とせず、200MHzの低周波クロックで図4の物理層と同じ動作をさせることができる。
【0042】
図6に示すように、ダブルエッジトリガフリップフロップDFF0〜DFF7は、200MHzのクロックClk1のダブルエッジをトリガとして、シリアルデータN1を出力する。シリアルデータN1として、順次データD0〜D7が出力され、続いてデータD8〜15が出力される。
【0043】
仮に、200MHzのクロックClk1のシングルエッジ(立ち上がりエッジ又は立ち下がりエッジのいずれか一方のエッジ)をトリガとすれば、200MbpsのシリアルデータN1が得られるが、本実施例のように、200MHzのクロックClk1のダブルエッジをトリガとすれば、400MbpsのシリアルデータN1が得られる。
【0044】
XOR回路10は、シリアルデータN1と信号encとの排他的論理和を演算し、400Mbpsのストローブ信号N2を出力する。ストローブ信号N2は、XOR回路10の処理時間分だけシリアルデータN1よりも遅れる。
【0045】
しかし、この400MHzの信号N1,N2をそのまま送信することはできない。その理由を、以下信号N1を例に説明する。
【0046】
図7(A)は、図6のクロックClk1及びシリアルデータN1を拡大したタイミングチャートである。
【0047】
クロックClk1は、公知の位相ロックループ回路(PLL)により生成されるものである。時間T1は、クロックClk1の立ち上がりエッジから次の立ち上がりエッジまでの時間である。時間T2は、クロックClk1の立ち下がりエッジから次の立ち下がりエッジまでの時間である。時間T1とT2は、ほぼ同じである。
【0048】
時間T3は、クロックClk1の立ち上がりエッジから次の立ち下がりエッジまでの時間である。時間T4は、クロックClk1の立ち下がりエッジから次の立ち上がりエッジまでの時間である。時間T3とT4は、立ち上がり特性と立ち下がり特性の相違から、同一にすることが困難であり、通常はある程度異なる。
【0049】
具体的には、PLL内のCMOS回路特性によるものである。CMOS回路において、例えば、クロックClk1の立ち上がりはnチャネルMOSトランジスタのオン特性に依存し、クロックClk1の立ち下がりはpチャネルMOSトランジスタのオン特性に依存する。これらnチャネルMOSトランジスタとpチャネルMOSトランジスタのオン特性を揃えることは困難であり、かつ温度変化及びプロセス変動があるために、上記の時間T3とT4は異なる。
【0050】
本来、クロックClk1のデューティ比を50%にしたい場合でも、立ち上がりエッジ又は立ち下がりエッジに時間ずれが生じ、デューティ比が50%にならない。この時間ずれは、いわゆるジッタと呼ばれている。
【0051】
その結果、シリアルデータN1において、データD0の時間T3とデータD1の時間T4が異なることになる。クロックClk1のデューティ比が50%であれば、データN1のジッタはなくなる。しかし、クロックClk1は、上記の理由によりデューティ比が50%にならないのが通常であり、データN1はジッタを有するものになる。
【0052】
IEEE1394規格では、出力信号Data,−Data,Strobe,−Strobeのデータレートが400Mbpsの時、その出力信号に含まれるジッタが0.15ns以下であることを規定している。ところが、上記のデータN1のジッタは、0.15nsを超えるものになってしまう。
【0053】
また、データN1を基に、図4の物理層と同様に、出力信号Data,−Data及びStrobe,−Strobeを生成すると、4つの出力信号間のスキューが大きくなってしまう。スキューは、同期がとれている信号間の平均的(全体的)な時間ずれである。
【0054】
IEEE1394規格では、出力信号Data,−Data,Strobe,−Strobeのデータレートが400Mbpsの時、その出力信号間のスキューが0.1ns以下であることを規定している。ところが、上記の方法による出力信号間のスキューは、0.1nsを超えるものになってしまう。
【0055】
そこで、図1に示すように、信号N1をシングルエッジトリガD型フリップフロップSFF1,SFF2の入力端子Dに入力し、信号N2をシングルエッジトリガD型フリップフロップSFF3,SFF4の入力端子Dに入力する。
【0056】
フリップフロップSFF1は、200MHzのクロックClk2の立ち下がりをトリガとして、入力信号N1(端子D)を出力信号Deven(端子Q)として出力する。400Mbpsの入力信号N1は、200Mbpsの出力信号Devenに変換される。出力信号Devenは、入力信号N1のうちの偶数番目のデータD0,D2,D4・・・である。
【0057】
フリップフロップSFF2は、200MHzのクロックClk2の立ち上がりをトリガとして、入力信号N1(端子D)を出力信号Dodd(端子Q)として出力する。出力信号Doddは、データレートが200Mbpsであり、入力信号N1のうちの奇数番目のデータD1,D3,D5・・・である。
【0058】
フリップフロップSFF1,SFF2は、400MbpsのシリアルデータN1を200Mbpsの2ビットパラレルデータDeven,Doddに変換することになる。
【0059】
フリップフロップSFF3は、200MHzのクロックClk2の立ち下がりをトリガとして、入力信号N2(端子D)を出力信号Seven(端子Q)として出力する。出力信号Sevenは、データレートが200Mbpsであり、入力信号N2のうちの偶数番目のデータS0,S2,S4・・・である。
【0060】
フリップフロップSFF4は、200MHzのクロックClk2の立ち上がりをトリガとして、入力信号N2(端子D)を出力信号Sodd(端子Q)として出力する。出力信号Soddは、データレートが200Mbpsであり、入力信号N2のうちの奇数番目のデータS1,S3,S5・・・である。
【0061】
フリップフロップSFF3,SFF4は、400MbpsのシリアルデータN2を200Mbpsの2ビットパラレルデータSeven,Soddに変換することになる。
【0062】
差動マルチプレクサMUX1は、ポジティブ入力端子p及びネガティブ入力端子nを有する。入力端子pには信号Devenが入力され、入力端子nには信号Doddが入力される。差動マルチプレクサMUX1は、1対の差動クロックClkp及びClknを選択信号とする。差動クロックClkp及びClknは、互いに位相が反転している。
【0063】
差動マルチプレクサMUX1は、クロックClkpがClknよりも大きいとき、入力端子pに入力される信号Devenを信号Dataとして出力し、かつ信号Dataの差動信号を信号−Dataとして出力する。1対の差動信号Dataと−Dataは、互いに位相が反転しており、データレートが400Mbpsである。
【0064】
逆に、差動マルチプレクサMUX1は、クロックClknがClkpよりも大きいとき、入力端子nに入力される信号Doddを信号Dataとして出力し、かつ信号Dataの差動信号を信号−Dataとして出力する。
【0065】
差動マルチプレクサMUX2は、入力端子pに信号Sevenを、入力端子nに信号Soddを入力し、1対の差動クロックClkp及びClknを選択信号とする。
【0066】
差動マルチプレクサMUX2は、選択信号ClkpがClknよりも大きいとき、入力端子pに入力される信号Sevenを信号Strobeとして出力し、かつ信号Strobeの差動信号を信号−Strobeとして出力する。1対の差動信号Strobeと−Strobeは、互いに位相が反転しており、データレートが400Mbpsである。
【0067】
逆に、差動マルチプレクサMUX2は、クロックClknがClkpよりも大きいとき、入力端子nに入力される信号Soddを信号Strobeとして出力し、かつ信号Strobeの差動信号を信号−Strobeとして出力する。
【0068】
差動マルチプレクサMUX1,MUX2は、差動クロックClkp,Clknを選択信号として、4つの出力信号Data,−Data,Stobe,−Strobeの同期をとっている。
【0070】
図7(B)は、図6の1対の差動クロックClkp,Clkn及び出力信号Dataを拡大したタイミングチャートである。
【0071】
差動クロックClkpとClknは、互いに位相が反転した信号である。時間T5は、差動クロックClkpとClknの第1の交点からその次の第2の交点までの時間である。時間T6は、差動クロックClkpとClknの第2の交点からその次の第3の交点までの時間である。時間T5とT6は、ほぼ同じである。
【0072】
差動マルチプレクサMUX1は、差動信号ClkpとClknの交点で出力信号Dataを切り換える。その結果、出力信号Dataにおいて、データD0の時間T5とデータD1の時間T6がほぼ同じになる。したがって、出力信号Dataのジッタは、ほぼ0になる。同様に、4つの出力信号間のスキューもほぼ0になる。
【0073】
本実施例によれば、出力信号Data,−Data,Strobe,−Strobeのジッタ及びスキューを低減させ、IEEE1394規格に適合させることができる。しかも、その際、物理層3は、400MHzのクロックを必要とせず、200MHzのクロックを用意すれば足りる。
【0074】
本実施例による物理層3は、200MHzの低周波数のクロックで動作するので、従来技術による物理層(図4)のように400MHzの高周波数のクロックで動作する場合に比べ、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術を必要とせず、製造コストを低減させることができる。また、クロック周波数を低くすることにより、消費電力を下げながらも安定した動作をさせることができ、市場の要求を満足させることができる。
【0075】
図8は、図1の物理層3に供給される信号を生成する信号生成部の構成を示す。
【0076】
位相ロックループ回路(PLL)21は、公知の汎用回路であり、電圧制御発振器(VCO)22を有する。VCO22は、奇数個(例えば3個)の差動遅延ブロック23a,23b,23cを有する。以下、差動遅延ブロック23a,23b,23cの全て又は個々を差動遅延ブロック23という。
【0077】
3個の差動遅延ブロック23は、直列に接続される。最終段の第3の差動遅延ブロック23cの出力信号は、第1の差動遅延ブロック23aの入力端子にフィードバックされる。
【0078】
ある差動遅延ブロック23の出力信号は反転されて、次段の差動遅延ブロック23に入力される。例えば、第1の差動遅延ブロック23aの正転出力信号は、第2の差動遅延ブロック23bの−端子に入力され、第1の差動遅延ブロック23aの反転出力信号は、第2の差動遅延ブロックの+端子に入力される。
【0079】
3個の差動遅延ブロック23は、互いに位相が120°ずつずれている。VCO22は、200MHzの1対の差動クロックClkp,Clknを出力する。この差動クロックClkp,Clknは、互いに位相が反転し(位相が180°ずれ)ており、図1の差動マルチプレクサMUX1,MUX2に使用される。
【0080】
PLL21は、VCO22の他、出力段24を有する。出力段24は、200MHzの差動クロックClkp,Clknを入力し、200MHzのクロックClk1,Clk2を出力する。クロックClk1とClk2は、共に200MHzであれば、同一の信号でも異なる信号でもよい。本実施例では、クロックClk1とClk2が同じである場合を示す。
【0081】
クロックClk1は、図1のダブルエッジトリガフリップフロップDFF0〜DFF7に使用され、クロックClk2は、図1のシングルエッジトリガフリップフロップSFF1〜SFF4に使用される。
【0082】
クロック生成回路25は、200MHzのクロックClk1,Clk2を基に、200MHzの信号enc及び50MHzの信号Mux_selを生成する。信号encは、図1のXOR回路10に使用され、信号Mux_selは、セレクタSEL0〜SEL7に使用される。
【0083】
図9は、図1に示す各ダブルエッジトリガD型フリップフロップDFF0〜DFF7の回路図である。
【0084】
フリップフロップDFF0〜DFF7は、CMOS回路により構成される。入力端子Qには入力信号が入力され、クロック端子ClkにはクロックClk1が入力される。図9では反転出力端子−Qを有する場合を示すが、出力端子−Qの信号を反転させれば図1のように出力端子Qを設けることができる。
【0085】
図中、端子vddは正の電源電位の端子を示し、端子gndはグランド電位の端子を示す。フリップフロップは、上段部11と下段部12に別れる。上段部11は、クロックClkの立ち下がりエッジをトリガとするフリップフロップである。下段部12は、クロックClkの立ち上がりエッジをトリガとするフリップフロップである。
【0086】
上段部11の出力は、クロックClkがハイレベルのときにハイインピーダンス状態になり、下段部12の出力は、クロックClkがローレベルのときにハイインピーダンス状態になる。したがって、上段部11の出力と下段部12の出力は競合することがなく、クロックClkのダブルエッジをトリガとして出力信号が出力端子−Qから出力される。
【0087】
なお、ダブルエッジトリガフリップフロップは、文献“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.8 AUGUST 1991”の1168〜1170頁に記載された回路を用いてもよい。
【0088】
図10は、図1の各差動マルチプレクサMUX1,MUX2の回路図である。差動マルチプレクサMUX1,MUX2は、CMOS回路により構成される。以下、MOSトランジスタを単にトランジスタという。図中、端子vddは正の電源電位端子を示し、端子gndはグランド電位の端子を示す。
【0089】
差動マルチプレクサは、4つの入力ノードVinp,−Vinp,Vinn,−Vinnを有する。図11(A)に示すように、ポジティブ入力ノードVinpには、奇数番目データDeven(図1)が入力され、ポジティブ反転入力ノード−Vinpには、奇数番目データDevenを論理反転(NOT)回路31で論理反転させたデータが入力される。図11(B)に示すように、ネガティブ入力ノードVinnには、偶数番目データDodd(図1)が入力され、ネガティブ反転入力ノード−Vinnには、偶数番目データDevenを論理反転(NOT)回路32で論理反転させたデータが入力される。
【0090】
差動マルチプレクサは、その他、差動クロックノードClkp,Clkn及び差動出力ノードVoutp,Voutnを有する。ポジティブ出力ノードVoutpは、図1の出力信号Data又はStrobeが出力されるノードである。ネガティブ出力ノードVoutnは、図1の出力信号−Data又は−Strobeが出力されるノードである。
【0091】
ポジティブクロックClkpがネガティブクロックClknよりも大きいときには、ポジティブ入力ノードVinpの信号がポジティブ出力ノードVoutpから出力される。ネガティブ出力ノードVoutnからは、ポジティブ出力ノードVoutpから出力される信号の差動信号が出力される。
【0092】
逆に、ネガティブクロックClknがポジティブクロックClkpよりも大きいときには、ネガティブ入力ノードVinnの信号がポジティブ出力ノードVoutpから出力される。ネガティブ出力ノードVoutnからは、ポジティブ出力ノードVoutpから出力される信号の差動信号が出力される。
【0093】
ポジティブ入力ノードVinpは、nチャネルトランジスタM1のゲートに接続される。ポジティブ反転入力ノード−Vinpは、nチャネルトランジスタM2のゲートに接続される。
【0094】
ネガティブ入力ノードVinnは、nチャネルトランジスタM3のゲートに接続される。ネガティブ反転入力ノード−Vinnは、nチャネルトランジスタM4のゲートに接続される。
【0095】
トランジスタM1及びM3のドレインには、pチャネルトランジスタM7のドレイン及びネガティブノードNnが接続される。トランジスタM2及びM4のドレインには、pチャネルトランジスタM8のドレイン及びポジティブノードNpが接続される。
【0096】
定電流源I2は、pチャネルトランジスタM9のドレインに接続される。トランジスタM7,M8は、トランジスタM9と共にカレントミラー回路を構成する。トランジスタM7,M8は、トランジスタM9と同じ電流値を流すことができる。トランジスタM7,M8は、定電流源で代替することができる。
【0097】
ポジティブクロックノードClkpは、nチャネルトランジスタM5のゲートに接続される。ネガティブクロックノードClknは、nチャネルトランジスタM6のゲートに接続される。
【0098】
トランジスタM5は、ドレインがトランジスタM1及びM2のソースに接続され、ソースがグランド端子gndに接続される。トランジスタM6は、ドレインがトランジスタM3及びM4のソースに接続され、ソースがグランド端子gndに接続される。
【0099】
次に、回路動作を説明する。まず、ポジティブクロックClkpがネガティブクロックClknよりも大きい場合を説明する。ポジティブクロックClkpがハイレベル(以下、“H”で表す)になり、ネガティブクロックClknがローレベル(以下、“L”で表す)になる。ネガティブクロックClknがローベルになると、トランジスタM6がオフし、ネガティブ入力Vinn,−Vinnの論理値にかかわらずトランジスタM3及びM4には電流が流れない。
【0100】
例えば、ポジティブ入力Vinp=Hであり、ポジティブ反転入力−Vinp=Lである場合を説明する。その場合、トランジスタM1がオンし、トランジスタM2がオフする。
【0101】
トランジスタM1がオンして、そのソース−ドレイン間に電流が流れると、ネガティブノードNnの電位が下がり、やがてネガティブノードNn=Lになる。一方、トランジスタM2がオフして、そのソース−ドレイン間に電流が流れなくなると、ポジティブノードNpの電位が上がり、やがてポジティブノードNp=Hになる。
【0102】
以上のように、ポジティブクロックClkpがネガティブクロックClknよりも大きいと、ポジティブ入力Vinp=HがポジティブノードNpから出力される。トランジスタM1,M2は入力差動対を構成しているので、ネガティブノードNnからはポジティブノードNpの信号に対する差動信号が出力される。
【0103】
これらポジティブノードNp及びネガティブノードNnを出力端子とし、ポジティブノードNpからは図1の信号Data又はStrobeを出力し、ネガティブノードNnからは図1の信号−Data又は−Strobeを出力することができる。
【0104】
出力端子に接続される負荷が小さいときには、以上の構成を差動マルチプレクサとすることができる。ただし、負荷が大きいときには、以下に示す出力段をさらに接続する必要がある。
【0105】
トランジスタM11,M12,M13,M14,M15は、ポジティブ出力ノードVoutpの出力段である。トランジスタM16,M17,M18,M19,M20は、ネガティブ出力ノードVoutnの出力段である。
【0106】
定電流源I1は、pチャネルトランジスタM10のドレインに接続される。pチャネルトランジスタM11,M16は、トランジスタM10と共にカレントミラー回路を構成する。トランジスタM11,M16は、トランジスタM10と同じ電流値を流すことができる。トランジスタM11,M16は、定電流源で代替することができる。
【0107】
次に、回路動作を説明する。ポジティブノードNpはトランジスタM12及びM18のゲートに接続される。ネガティブノードNnはトランジスタM13及びM17のゲートに接続される。上記のように、ポジティブノードNpの電位が上がり、ネガティブノードNnの電位が下がる場合を説明する。
【0108】
ポジティブノードNpの電位が上がると、pチャネルトランジスタM12はオフし、そのソース−ドレイン間に流れる電流が減少する。一方、ネガティブノードNnの電位が下がると、pチャネルトランジスタM13はオンし、そのソース−ドレイン間に流れる電流が増加する。
【0109】
nチャネルトランジスタM14及びM15は、カレントミラー回路を構成する。nチャネルトランジスタM15は、トランジスタM12の電流減少に応じてオフする。ポジティブ出力ノードVoutpは、トランジスタM15がオフし、トランジスタM13がオンするので、電位が上がり、やがてVoutp=Hになる。すなわち、ポジティブクロックClkpがネガティブクロックClknよりも大きいと、ポジティブ入力Vinp=Hがポジティブ出力ノードVoutp(図1の信号Data又はStrobe)から出力される。
【0110】
同時に、ネガティブノードNnの電位が下がると、pチャネルトランジスタM17はオンし、そのソース−ドレイン間に流れる電流が増加する。一方、ポジティブノードNpの電位が上がると、pチャネルトランジスタM18はオフし、そのソース−ドレイン間に流れる電流が減少する。
【0111】
nチャネルトランジスタM19及びM20は、カレントミラー回路を構成する。nチャネルトランジスタM20は、トランジスタM17の電流増加に応じてオンする。ネガティブ出力ノードVoutnは、トランジスタM18がオフし、トランジスタM20がオンするので、電位が下がり、やがてVoutn=Lになる。
【0112】
ポジティブ出力ノードVoutp及びネガティブ出力ノードVoutnの各出力段は対をなしているので、ネガティブ出力ノードVoutn(図1の信号Data又はStrobe)からはポジティブ出力ノードVoutp(図1の信号−Data又は−Strobe)の信号の差動信号が出力される。
【0113】
以上のように、ポジティブクロックClkpがネガティブクロックClknよりも大きいときは、ポジティブ入力ノードVinp=Hが出力ノードVoutpとしてマルチプレクスされる。
【0114】
次に、差動クロックClkp,Clknが上記と同じであり、ポジティブ入力ノードVinp=L(すなわち−Vinp=H)の場合を説明する。
【0115】
トランジスタM1がオフし、トランジスタM2がオンする。ポジティブノードNpの電位は下がり、やがてNp=Lになる。一方、ネガティブノードNnの電位は上がり、やがてNn=Hになる。
【0116】
ポジティブノードNpの電位が下がると、トランジスタM12及びM18のゲート電位は低下する。一方、ネガティブノードNnの電位が上がると、トランジスタM13及びM17のゲート電位は上昇する。
【0117】
この結果、トランジスタM13はオフし、ソース−ドレイン間に流れる電流が減少する。トランジスタM12はオンし、ソース−ドレイン間に流れる電流が増加する。カレントミラー回路を構成するトランジスタM14,M15により、ポジティブ出力ノードVoutpの電位が下がり、やがてVoutp=Lになる。すなわち、ポジティブ入力ノードVinp=Lが出力ノードVoutpとしてマルチプレクスされたことになる。
【0118】
同時に、トランジスタM18がオンし、トランジスタM17がオフする。この結果、ネガティブ出力ノードVoutnは、電位が上がり、やがてVoutn=Hになる。
【0119】
以上のように、ポジティブクロックClkpがネガティブクロックClknよりも大きい場合には、ポジティブ入力ノードVinp=Lが出力ノードVoutとしてマルチプレクスされる。
【0120】
次に、ネガティブクロックClknがポジティブクロックClkpよりも大きい場合を説明する。この場合は、トランジスタM6がオンし、トランジスタM3及びM4で構成される差動対がアクティブとなる。そして、トランジスタM5がオフし、トランジスタM1及びM2で構成される差動対がカットオフされる。
【0121】
ポジティブ出力ノードVoutからはネガティブ入力ノードVinnがマルチプレクスされて出力される。ネガティブ出力ノードVoutnからはポジティブ出力ノードVoutpの信号の差動信号が出力される。
【0122】
この差動マルチプレクサは、差動クロックClkp及びClknを基準にして回路が完全に対称になっているため、Clkp>Clknの状態からClkp<Clknの状態への変化と、Clkp<Clknの状態からClkp>Clknの状態への変化とは、原理的に同じである。得られる差動出力Voutp,Voutnは、IEEE1394規格を満足する低ジッタ及び低スキュー特性を達成することができる。
【0123】
本実施例の物理層(図1)は、低周波数(200MHz)のクロックを用いて、パラレル−シリアル変換を行い、高データレート(400Mbps)の出力信号Data,−Data,Strobe,−Strobeを出力することができる。しかも、その際、出力信号のジッタ及びスキューを低減させ、IEEE1394規格に適合させることができる。
【0124】
物理層を低周波数のクロックで動作させることにより、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術を必要とせず、製造コストを低減させることができる。また、クロック周波数を低くすることにより、消費電力を下げながらも安定した動作をさせることができ、市場の要求を満足させることができる。
【0125】
なお、上記では、物理層が信号を送信する場合を説明した。物理層が信号を受信する場合には、信号Data,−Data及び信号Strobe,−Strobeを受信し、それらを基にDSデコードすることにより、400MHzのクロックを再生することができる。したがって、物理層が受信する際にも、物理層内部で400MHzのクロックを生成する必要はない。
【0126】
クロックの周波数及び出力信号のデータレートは上記の数値に限定されない。例えば、100MHzのクロックを用いて、200Mbpsで出力信号を送信することができる。
【0127】
また、本実施例による物理層又は差動マルチプレクサは、IEEE1394シリアル通信に限定されない。例えば、ユニバーサルシリアルバス(USB)インタフェースによる通信にも適用することができる。
【0128】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0129】
【発明の効果】
以上説明したように、本発明によれば、低周波数のクロックを用いて、パラレル信号をシリアル信号に変換して、当該シリアル信号を高速で出力することができる。
【0130】
回路を低周波数のクロックで動作させることにより、高速動作及び高精度のアライメントを実現するための高度の半導体プロセス技術を必要とせず、製造コストを低減させることができる。
【0131】
また、クロック周波数を低くすることにより、消費電力を下げることができる。クロック周波数を低くしても、安定した動作をさせることができる。
【図面の簡単な説明】
【図1】本発明の実施例による物理層の回路図である。
【図2】通信ネットワークの構成を示すブロック図である。
【図3】通信ネットワークを構成するノードの構成を示すブロック図である。
【図4】従来技術による物理層の回路図である。
【図5】図5の物理層の動作を説明するためのフローチャートである。
【図6】図1の物理層の動作を説明するためのフローチャートである。
【図7】図7(A)は図6に示すクロックClk1及びシリアル信号N1を拡大したフローチャートであり、図7(B)は図6に示す差動クロックClkp,Clkn及びシリアル信号Dataを拡大したフローチャートである。
【図8】信号生成部の構成を示す回路図である。
【図9】ダブルエッジトリガフリップフロップの回路図である。
【図10】差動マルチプレクサの回路図である。
【図11】図11(A)、(B)は差動マルチプレクサの入力信号を生成する回路の図である。
【符号の説明】
TxD パラレルデータ
DATA,−Data 差動データ
Strobe,−Strobe 差動ストローブ信号
Clk1,Clk2 クロック
Clkp,Clkn 差動クロック
SEL セレクタ
DFF ダブルエッジトリガフリップフロップ
SFF シングルエッジトリガフリップフロップ
FF フリップフロップ
MUX 差動マルチプレクサ
ND ノード
BS ケーブル
1 IEEE1394インタフェース
2 リンク層
3 物理層
4 デバイス
10 排他的論理和回路
21 位相ロックループ回路(PLL)
22 電圧制御発振器(VCO)
23 差動遅延ブロック
24 出力段
25 クロック生成回路
11 フリップフロップ上段部
12 フリップフロップ下段部
M MOSトランジスタ
I 電流源
31,32 論理反転回路
Claims (4)
- 複数のセレクタ、及び第1のクロックをトリガとする複数のダブルエッジトリガフリップフロップを接続することにより構成され、パラレル信号をシリアル信号に変換するパラレル−シリアル変換手段と、
前記第1のクロックと同じ周波数の第2のクロックをトリガとする2つのシングルエッジトリガフリップフロップを有し、前記変換されたシリアル信号を2ビットのパラレル信号に変換するシリアル−パラレル変換手段と、
前記第1のクロックと同じ周波数の互いに位相が反転した1対の差動クロックのうちのいずれが大きいかに応じて、前記変換された2ビットのパラレル信号のうちのいずれかを選択して、その信号を前記第1のクロックの2倍の周波数のクロックに相当する速度でシリアル出力する差動マルチプレクサと
を有するパラレル−シリアル変換用差動論理回路。 - 前記差動マルチプレクサは、前記変換された2ビットのパラレル信号のうちのいずれかを選択し、選択された信号及び該選択された信号の位相を反転させた差動信号を前記第1のクロックの2倍の周波数のクロックに相当する速度でそれぞれシリアル出力する請求項1記載のパラレル−シリアル変換用差動論理回路。
- さらに、前記1対の差動クロックを生成し、該1対の差動クロックを基に第1及び第2のクロックを生成するクロック生成手段を有する請求項1又は2記載のパラレル−シリアル変換用差動論理回路。
- 前記第1及び第2のクロックは同一のクロックである請求項1〜3のいずれかに記載のパラレル−シリアル変換用差動論理回路。
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