JP5682458B2

JP5682458B2 - データ送受信システム

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Publication number: JP5682458B2
Application number: JP2011126304A
Authority: JP
Inventors: 雅也木船
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-06-06
Filing date: 2011-06-06
Publication date: 2015-03-11
Anticipated expiration: 2031-06-06
Also published as: JP2012253661A

Description

この出願で言及する実施例は、データ送信機，データ受信機およびデータ送受信システムに関する。

近年、コンピュータやその他の情報処理機器に使用する半導体記憶装置（例えば、ＤＲＡＭ：Dynamic Random Access Memory）およびプロセッサ等は、その性能向上が顕著である。

それに伴って、ボードに搭載されたＬＳＩ（Large Scale Integration）チップ間や１つのチップ内における複数の素子や回路ブロック間、或いは、ボード間や筐体間の信号伝送は、正確で高速に行わなければならない。

従来、このようなＬＳＩチップ間や筐体間等の信号伝送を高速に行うＩ／Ｏ（Input/Output）回路としては、例えば、データ送信機の最終段で２ビットのパラレルデータをシリアルデータに変換し、ドライバを介して伝送線路に出力する。

そして、データ受信機では、伝送線路を介して送られてきたシリアルデータをクロックおよびデータ復元（ＣＤＲ：Clock and Date Recovery）回路およびクロック発生回路によるクロックを使用したデマルチプレクサを介して再生する。

ところで、従来、データ送受信システムとしては、様々なものが提案されている。

特開昭５８−１６４３４２号公報特開平０７−０５８７８１号公報特開昭５９−１６３９３７号公報特開平０５−０４８４２９号公報

K. Kanda, et al., "A Single-40Gb/s Dual-20Gb/s Serializer IC with SFI-5.2 Interface in 65nm CMOS," ISSCC Dig. Tech. Paper, pp. 360-362, Feb., 2009

前述したように、例えば、データ送信機でパラレルデータをシリアルデータに変換し、そのシリアルデータを、伝送線路を介してデータ受信機で受け取ってパラレルデータに変換するデータ送受信システムでは、タイミングの制約が厳しい。

具体的に、例えば、２０Ｇｂ／ｓ（ｂｐｓ）を超えるような高速信号伝送を行う場合、データ送信機における最終段の２：１マルチプレクサのクロックと、その前段の４：２マルチプレクサのクロックとのタイミング調整（位相制御）が難しい。

すなわち、データ送信機側の最終段のマルチプレクサのタイミング設計は、タイミングの制約が厳しくて設計自由度が低いといった問題がある。

一実施形態によれば、予め特定の位相ずれた２ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する送信データ生成部を有するデータ送信機と、データ受信機と、伝送線路と、を有するデータ送受信システムが提供される。前記データ受信機は、前記データ送信機から排他的論理和演算して送られたシリアルデータにおける任意の第１データと、該第１データの１ビット直前に排他的論理和演算を行った第２データとの排他的論理和演算を行って受信データを生成する受信データ生成部を有する。前記伝送線路は、前記データ送信機からの前記シリアルデータを前記データ受信機に供給する。

開示のデータ送信機，データ受信機およびデータ送受信システムは、消費電流および占有面積の増加を抑えて、設計自由度の向上および高速データ伝送を行うことができるという効果を奏する。

データ送受信システムの一例を示すブロック図である。図１に示すデータ送受信システムにおけるデータ送信機を示すブロック図である。図２に示すデータ送信機における課題を説明するための図（その１）である。図２に示すデータ送信機における課題を説明するための図（その２）である。データ送受信システムにおけるデータ送信機の他の例を示すブロック図である。本実施例に係るデータ送受信システムの一例を示すブロック図である。図６に示すデータ送受信システムにおけるデータ送信機の一例を示すブロック図である。図７に示すデータ送信機に対応する一般的なデータ送信機を示すブロック図である。図７および図８に示すデータ送信機の動作を比較して説明するためのタイミング図である。図７に示すデータ送信機における送信データ生成部の一例を示す回路図（その１）である。図７に示すデータ送信機における送信データ生成部の他の例を示す回路図（その２）である。図７に示すデータ送信機における送信データ生成部のさらに他の例を示す回路図（その３）である。図６に示すデータ送受信システムにおけるデータ受信機の変形例を示すブロック図である。図１３に示すデータ受信機の動作を説明するためのタイミング図である。本実施例のデータ送受信システムの処理動作を説明するためのフローチャート図である。本実施例のデータ送受信システムにおける初期値の設定を説明するためのブロック図である。

まず、データ送信機，データ受信機およびデータ送受信システムの実施例を詳述する前に、データ送受信システムの一例およびその問題点を、図１〜図５を参照して説明する。

図１は、データ送受信システムの一例を示すブロック図であり、例えば、２０Ｇｂｐｓの高速信号伝送システムを示すものである。図１において、参照符号１０１はデータ送信機、１０２は伝送線路、そして、１０３はデータ受信機を示す。

データ送受信システムは、例えば、Ｎ個のパラレルデータをシリアルデータに変換して伝送線路１０２へ出力するデータ送信機１０１、その伝送線路１０２を介して受信したシリアルデータをパラレルデータに復元するデータ受信機１０３を有する。

データ送信機１０１は、例えば、Ｎ：２マルチプレクサ（ＭＵＸ）１１１，２：１マルチプレクサ１１２，クロック発生回路１１３およびドライバ１１４を有する。クロック発生回路１１３は、マルチプレクサ１１１および１１２に対して、それぞれ適切なクロックを発生して供給する。

Ｎ：２マルチプレクサ１１１は、データレートｆ０のＮ入力データから、データレートｆ１の２出力データを生成する。ここで、Ｎ×ｆ０＝２×ｆ１の関係がある。すなわち、マルチプレクサ１１１は、Ｎ個のパラレルデータを２つのパラレルデータに変換する。

また、２：１マルチプレクサ１１２は、データレートｆ１の２入力データから、データレートｆ２のシリアルデータを生成する。ここで、２×ｆ１（＝Ｎ×ｆ０）＝１×ｆ２の関係がある。すなわち、マルチプレクサ１１２は、２個のパラレルデータを１つのシリアルデータに変換する。

そして、ドライバ１１４は、マルチプレクサ１１２からのシリアルデータを駆動して、伝送線路１０２を介したデータ受信機１０３へのデータ伝送を行う。ここで、伝送線路１０２としては、データ送信機１０１およびデータ受信機１０２が設けられた対象に従って、例えば、ＬＳＩチップ間のボード上の配線、或いは、１つのチップ内における回路ブロック間の配線といった様々なものがあり得る。

データ受信機１０３は、例えば、Ｍ個の判定回路（ラッチ）１３１−１〜１３１−Ｍ，クロック発生回路１３２，デマルチプレクサ（ＤＥＭＵＸ）１３３およびクロックおよびデータ復元（ＣＤＲ：Clock and Data Recovery）部１３４を有する。

各判定回路１３１−１〜１３１−Ｍは、例えば、クロック発生回路１３２からのクロックに従って、受信波形の遷移のタイミングおよびデータアイのセンタのタイミングでデータ判定を行う。さらに、デマルチプレクサ１３３は、判定回路１３１−１〜１３１−Ｍの出力を受け取り、シリアルデータをより低速のデータレートのパラレルデータに変換してＣＤＲ部１３４に供給する。

ＣＤＲ部１３４では、例えば、受信データ波形をサンプルしたデジタルデータから最適な受信タイミングを抽出し、クロックの発生および位相調整を行うクロック発生回路１３２の遅延量を調整する。

このようにして、判定回路１３１−１〜１３１−Ｍの動作タイミングを最適なものとする。なお、伝送線路１０２による波形劣化の程度が大きい場合には、例えば、等化回路を設ける場合もある。

ところで、データ送信機１０１では、送信波形を生成するために、複数のマルチプレクサ（１１１，１１２）間でデータを受け渡す必要がある。ここで、各マルチプレクサ１１１，１１２は、異なる周波数のクロックで動作するため、それら複数のクロックの位相を調整しなければならない。

すなわち、後述するように、例えば、データ遅延量（ｔ２）とクロック遅延量（ｔ１）を適切に調整して、セットアップ／ホールドを十分に満たす必要がある。

図２は、図１に示すデータ送受信システムにおけるデータ送信機を示すブロック図であり、Ｎ＝８のときのＮ：２マルチプレクサ１１１および２：１マルチプレクサ１１２、並びに、前段のレベルコンバータ１１０を示すものである。

図２に示されるように、Ｎ：２（８：２）マルチプレクサ１１１は、８：４マルチプレクサ１１１−１および４：２マルチプレクサ１１１−２を含む。レベルコンバータ１１０は、例えば、ＣＭＯＳレベルの８ビットパラレルのデータ入力をＣＭＬ（Current Mode Logic）レベルの信号に変換する。レベルコンバータ１１０の出力は、例えば、バッファＢＦ００を介してマルチプレクサ１１１（８：４マルチプレクサ１１１−１）へ供給される。

また、８：４マルチプレクサ１１１−１の出力は、例えば、バッファＢＦ０１を介して４：２マルチプレクサ１１１−２へ供給される。さらに、４：２マルチプレクサ１１１−２の出力は、例えば、バッファＢＦ１６〜ＢＦ１９を介して、２：１マルチプレクサ１２０へ供給される。

ここで、データ送信機１０１の最終段では、例えば、２０Ｇｂｐｓといった高速のクロックを使用するため、タイミング調整が難しくなる。なお、図２において、参照符号ＤＩＶ１０は、１／２周波数ディバイダ（分周器）を示す。

図３および図４は、図２に示すデータ送信機における課題を説明するための図である。図３において、図２中のバッファＢＦ１１〜ＢＦ１４，ＢＦ１６〜ＢＦ１９，並びに，ＢＦ２１およびＢＦ２２は、それぞれバッファＢＦ１ａ，ＢＦ１ｂ並びにＢＦ２としてまとめられている。

図３に示されるように、例えば、４：２マルチプレクサ１１１−２と２：１マルチプレクサ１２０間のデータの受け渡しを正常に行うためには、遅延時間ｔ１およびｔ２の遅延量を調整しなければならない。この遅延量の調整（位相調整）は、通常、バッファＢＦ１ａ，ＢＦ１ｂ，ＢＦ２の挿入により行われる。

すなわち、遅延時間ｔ１には、バッファＢＦ１およびＢＦ２等の遅延が含まれ、また、遅延時間ｔ２には、バッファＢＦ１０〜ＢＦ１９および分周器ＤＩＶ１０等の遅延が含まれる。

そして、これら遅延時間ｔ２およびｔ１を調整し、ｔ２−ｔ１が、例えば、半導体の製造プロセス，使用する温度や電圧の変動（ＰＶＴ(Process/Voltage/Temperature)変動）に対して、ｔ０≦ｔ２−ｔ１≦ｔ０＋１ＵＩを満たすｔ０が存在しなければならない。

ここで、１ＵＩは、１ユニットインターバル（Unit Interval）を示し、例えば、１０Ｇｂｐｓのデータであれば、１００ｐsec（１ビット周期）が１ＵＩに相当する。なお、ｔ０は、設計上決まる固定値であるが、例えば、ＰＶＴ変動依存性が大きい場合、遅延の変化量が１ＵＩを超えてしまう場合がある。

具体的に、図４に示されるように、半導体の製造プロセス（ｐおよびｎチャネル型ＭＯＳトランジスタの動作速度）がＳＳ（Slow Slow）のとき閾値電圧は高く、例えば、Ｖ_DD＝１．０８Ｖになり、また、ＦＦ（Fast Fast）のとき閾値電圧は低く、例えば、Ｖ_DD＝１．２６Ｖになる。さらに、半導体の製造プロセスがＴＴ（Typical Typical）のとき、例えば、Ｖ_DD＝１．２０Ｖになる。

ここで、遅延の変化量（ｔ１−ｔ２）が１ＵＩを超えるのは、例えば、温度が高くなるほど生じ易くなる。また、高速動作するＮ：２マルチプレクサ１１１（４：２マルチプレクサ１１１−２）と２：１マルチプレクサ１１２との間では、１ＵＩが非常に小さいため、遅延の変化量が１ＵＩを超える虞が大きくなる。

具体的に、例えば、２０Ｇｂｐｓの場合、１ＵＩ＝５０ｐsecになり、より低速動作のマルチプレクサ間よりも、遅延の変化量が１ＵＩを超える状況になり易い。このように、半導体の製造プロセスの変動により、最終段のマルチプレクサ１１２では、遅延の変化量が１ＵＩを超えて誤ったデータを送信する虞がある。

図５は、データ送受信システムにおけるデータ送信機の他の例を示すブロック図である。図５と上述した図３との比較から明らかなように、図５に示すデータ送信機は、図３のデータ送信機に対して、フェーズインターポレータ（位相調整回路）１１５および制御回路５０が追加されている。

すなわち、図５に示すデータ送信機は、周波数を１／２とする分周器ＤＩＶ１０の後段のクロックパスに、自動的に適切な遅延量を実現するための位相調整回路１１５を設けるようになっている。

ここで、位相調整回路１１５は、例えば、ノードｎ０の位相を検出する位相検出器５２，２：１マルチプレクサ５１およびフィルタ５３を有する制御回路５０により帰還制御される。

これにより、４：２マルチプレクサ１１１−２は、位相調整回路１１５により適切な遅延量が与えられたクロックＣＫ１に従って、４ビットのパラレルデータｄin１から２ビットのパラレルデータｄin２を出力する。

そして、最終段の２：１マルチプレクサ１２０は、４：２マルチプレクサ１１１−２から出力される適切に位相調整された２ビットのパラレルデータｄin２を受け取り、クロックＣＫ２に従って各データアイの中央で選択して、シリアルデータｄoutを出力する。

この図５に示すデータ送信機は、図１におけるデータ送信機よりも高速なデータ送信が可能であるが、例えば、位相調整回路１１５および制御回路５０を設けることにより、消費電流の増大と共に、占有面積も増大することになる。

以上のように、マルチプレクサ間のタイミング、特に、最終段の２：１マルチプレクサとその前段の４：２マルチプレクサとの間のタイミングを保証するには、複数のバッファを挿入し、或いは、位相調整回路を挿入することにより、遅延量を適切に制御している。

しかしながら、複数のバッファや位相調整回路およびその制御回路の挿入は、消費電流および占有面積の増大を来すことになる。また、データ送信機の最終段のマルチプレクサは、タイミングの制約が厳しいため、タイミング設計が困難になり、設計自由度の低下を招くことにもなる。

以下、データ送信機，データ受信機およびデータ送受信システムの実施例を、添付図面を参照して詳述する。図６は、本実施例に係るデータ送受信システムの一例を示すブロック図である。図６において、参照符号１はデータ送信機、２は伝送線路、そして、３はデータ受信機を示す。

本実施例のデータ送受信システムは、例えば、Ｎ個のパラレルデータをシリアルデータに変換して伝送線路２へ出力するデータ送信機１、その伝送線路２を介して受信したシリアルデータをパラレルデータに復元するデータ受信機３を有する。

データ送信機１は、例えば、Ｎ：２マルチプレクサ（ＭＵＸ）１１，排他的論理和（ＸＯＲ）回路１２および出力ドライバ１３を有する。ここで、送信データ生成部１０は、ＸＯＲ回路１２および出力ドライバ１３を有する。

排他的論理和回路１２は、Ｎ：２マルチプレクサ１１からの予め特定の位相ずれた２ビットのパラレルデータを排他的論理和演算（ＸＯＲ演算）してシリアルデータに反感する。出力ドライバ１３は、排他的論理和回路１２からのシリアルデータを増幅して伝送線路２へ出力する。

ここで、排他的論理和回路１２に供給される２ビットのパラレルデータは、例えば、予め０．５ＵＩ（ユニットインターバル）〜１．５ＵＩの位相がずれており、好ましくは、予めほぼ１ＵＩだけ位相がずれている。

データ受信機３は、フリップフロップ３１，３３と、排他的論理和（ＸＯＲ）回路３２と、デマルチプレクサ並びにクロックおよびデータ復元回路（ＤＥＭＵＸ＋ＣＤＲ）３４を有する。ここで、受信データ生成部３０は、フリップフロップ３１，３３およびＸＯＲ回路３２を有する。

なお、データ送信機１およびデータ受信機３には予め初期値が設定され、その初期値に基づいて順次排他的論理和演算を行い、２ビットのパラレルデータからシリアルデータの生成、並びに、シリアルデータから受信データの生成を行う。

データ受信機３では、フリップフロップ３１により任意の第１データＸ_nを判定し、その第１データＸ_nと、該第１データＸ_nの１ビット直前に排他的論理和演算を行った第２データＹ_n-1との排他的論理和演算を行って受信データＹ_nを生成する。

ここで、第２データＹ_n-1は、ＸＯＲ回路３２の出力をフリップフロップ３３で１クロック時間だけ遅延して出力される。そして、現在の受信データＹ_nは、ＸＯＲ回路３２により、第１データＸ_nと第２データＹ_n-1との排他的論理和演算の結果として得られる。なお、受信データＹ_nは、ＤＥＭＵＸ＋ＣＤＲ３４によりデマルチプレクスされ、所定ビットのパラレルデータに変換して出力される。

以上において、データ送信機１における送信データの初期値は、予めデータ受信機３側で認識する必要があるため、初期化シーケンス中に初期値の設定を行う。なお、データ受信機３のデコード回路は、ＸＯＲ回路３２であるため、図１〜図５を参照して説明したデータ送信機１における遅延量制御のための回路に比べて、消費電力および占有面積は大幅に小さくなる。

図７は、図６に示すデータ送受信システムにおけるデータ送信機の一例を示すブロック図であり、また、図８は、図７に示すデータ送信機に対応する一般的なデータ送信機を示すブロック図である。さらに、図９は、図７および図８に示すデータ送信機の動作を比較して説明するためのタイミング図である。

まず、図７に示されるように、本実施例のデータ送信機１において、４ビットのパラレルデータｄ０〜ｄ３を２ビットのパラレルデータＤ０，Ｄ１に変換する４：２マルチプレクサは、２つのセレクタ１１−１，１１−２を有する。

セレクタ１１−１および１１−２は、クロックＣＬＫを分周器１４で分周（２分周）したクロックにより制御される。このようにして得られた２ビットのパラレルデータＤ０，Ｄ１は、ＸＯＲ回路１２に供給されて排他的論理和演算が行われ、シリアルデータＯＵＴ１に変換される。このＸＯＲ回路１２から出力されるシリアルデータＯＵＴ１は、出力ドライバ１３により増幅されて伝送線路２へ出力される。

一方、図８に示されるように、一般的なデータ送信機１０１において、４ビットのパラレルデータｄ０〜ｄ３を２ビットのパラレルデータＤ０，Ｄ１に変換する４：２マルチプレクサは、２つのセレクタ１１１−２１，１１１−２２を有する。

セレクタ１１１−２１および１１１−２２は、クロックＣＬＫを分周器１１６で分周したクロックにより制御される。このようにして得られた２ビットのパラレルデータＤ０，Ｄ１は、データＤ０がラッチ１２１，１２２を介してセレクタ１２６の一方の入力へ供給され、また、データＤ１がラッチ１２３〜１２５を介してセレクタ１２６の他方の入力へ供給される。

そして、セレクタ１２６は、クロックＣＬＫに応じてラッチ１２２の出力またはラッチ１２５の出力を選択し、出力ドライバ１１４を介して出力データＯＵＴ２を伝送線路１０２へ出力する。

なお、奇数段のラッチ１２１，１２３および１２５は、例えば、クロックの立ち下がりタイミングでデータを取り込み、また、偶数段のラッチ１２２および１２４は、例えば、クロックの立ち上がりタイミングでデータを取り込むようになっている。

図９に示されるように、図７のデータ送信機１（送信データ生成部１０）は、例えば、予め１ＵＩだけ位相がずれた２ビットのパラレルデータＤ０，Ｄ１（＜０，１＞，＜１，２＞，…）の排他的論理和演算を行ってシリアルデータＯＵＴ１を生成する。

そして、図７のデータ送信機１からのシリアルデータＯＵＴ１は、データ受信機３（受信データの生成部３０）により処理されて元のデータＤ_outが得られる。ここで、送信データ生成部１０に供給される２ビットのパラレルデータＤ０，Ｄ１は、１ＵＩだけ位相がずれているのが好ましいが、例えば、０．５ＵＩ〜１．５ＵＩの範囲であれば、送信データ生成部１０によりシリアルデータに変換することができる。

一方、図８のデータ送信機１０１は、２ビットのパラレルデータＤ０，Ｄ１（＜１＞，＜２＞，…）を２：１マルチプレクサ１１２でシリアルデータＯＵＴ２に変換し、そのままデータ受信機１０３へ出力することになる。なお、図８のデータ送信機１０１における課題は、図１〜図５を参照して詳述した通りである。

本実施例によれば、データ送信機における最終段の２：１マルチプレクサを設ける必要がないため、例えば、その前段の４：２マルチプレクサのクロックとのタイミング調整を不要とすることができ、設計自由度を向上させることができる。また、例えば、データ送信機側の位相調整回路が不要になるため、消費電力を低減することが可能になる。

すなわち、本実施例によれば、設計自由度を向上して高速データ伝送を行うことができ、さらに、回路規模を低減して消費電力を削減することも可能になる。

図１０〜図１２は、図７に示すデータ送信機における送信データ生成部の例を示す回路図であり、差動の排他的論理和回路（ＸＯＲ回路）１２と出力ドライバ１３を纏めた回路、すなわち、排他的論理和演算機能を兼ねた出力ドライバの例を示すものである。

ここで、図１０〜図１２のそれぞれに示す回路は、Ｙ＝／Ａ・Ｂ＋／Ｂ・Ａ、および、／Ｙ＝／Ａ・／Ｂ＋Ｂ・Ａを実現する。なお、Ａ，／ＡおよびＢ，／Ｂは、２ビットパラレルの差動の入力データＤ０およびＤ１を示し、また、Ｙ，／Ｙは、シリアルに変換された差動の出力データを示す。

図１０に示す回路は、２つのシングルエンドの回路に対して、差動の２ビットのパラレルデータＡ，／Ａ，Ｂ，／Ｂを与え、排他的論理和演算された差動のシリアルデータＹ，／Ｙを出力するようになっている。

図１１に示す回路は、ＸＯＲ回路１２および出力ドライバ１３を、ＣＭＬ（Current Mode Logic）回路として構成した例であり、また、図１２は、ＬＶＤＳ（Low Voltage Differential Signal）回路として構成した例である。

なお、本実施例のデータ送受信システムで使用する信号は、必ずしも差動である必要はなく、シングルエンドの信号であってもよい。また、ＸＯＲ回路１２および出力ドライバ１３は、図１０〜図１２に示す回路に限定されるものではなく、様々な回路を適用することができるのはいうまでもない。

図１３は、図６に示すデータ送受信システムにおけるデータ受信機の変形例を示すブロック図であり、また、図１４は、図１３に示すデータ受信機の動作を説明するためのタイミング図である。

図６において、受信機３は、フリップフロップ３１，３３およびＸＯＲ回路３２の１組の処理回路により、伝送線路２を介して送られてきたデータを再生しているが、図１３に示す変形例では、インターリーブ制御された４組の処理回路によりデータを再生する。

ここで、フリップフロップ３１０〜３１３は、それぞれ図６におけるフリップフロップ３１に対応し、また、ＸＯＲ回路３２０〜３２３は、それぞれ図６におけるＸＯＲ回路３２に対応する。なお、フリップフロップ３１０〜３１３に入力されるクロックＣＫ₀〜ＣＫ₃は、互いに９０°だけ位相がずれた四相クロックとされ、インターリーブ動作を行うようになっている。

なお、図６では、１ビット直前に排他的論理和演算を行った第２データＹ_n-1を得るために、フリップフロップ３３を設けていたが、図１３では、隣接するＸＯＲ回路の出力を利用する。

すなわち、ＸＯＲ回路３２０は、フリップフロップ３１０の出力信号Ｍ₀およびＸＯＲ回路３２３の出力信号を受け取って排他的論理和演算を行う。また、ＸＯＲ回路３２１は、フリップフロップ３１１の出力信号Ｍ₁およびＸＯＲ回路３２０の出力信号を受け取って排他的論理和演算を行う。

さらに、ＸＯＲ回路３２２は、フリップフロップ３１２の出力信号Ｍ₂およびＸＯＲ回路３２１の出力信号を受け取って排他的論理和演算を行う。そして、ＸＯＲ回路３２３は、フリップフロップ３１３の出力信号Ｍ₃およびＸＯＲ回路３２２の出力信号を受け取って排他的論理和演算を行う。

ＸＯＲ回路３２０は、フリップフロップ３３０および３３２を介して出力Ｄ₀を出力し、また、ＸＯＲ回路３２１は、フリップフロップ３３１および３３３を介して出力Ｄ₁を出力する。ここで、フリップフロップ３３０および３３１のクロック端子には、例えば、フリップフロップ３１１を制御するクロックＣＫ₁が入力される。

さらに、ＸＯＲ回路３２２は、フリップフロップ３３４を介して出力Ｄ₂を出力し、また、ＸＯＲ回路３２３は、フリップフロップ３３５を介して出力Ｄ₃を出力する。ここで、フリップフロップ３３２〜３３５のクロック端子には、例えば、フリップフロップ３１３を制御するクロックＣＫ₃が入力される。

以上により、図１４に示されるように、フリップフロップ３３２〜３３５からは、位相が９０°異なり、入力データＤinの１／４倍のビットレートの出力データＤ₀〜Ｄ₃が出力されることになる。

なお、図１４において、Ｎ０およびＮ１は、フリップフロップ３３０および３３１の出力を示している。ここで、インターリーブ動作を利用した構成は、四相クロックで制御される４組の処理回路に限定されず、例えば、反転論理の二相クロックで制御される２組の処理回路、或いは、八相クロックで制御される８組の処理回路等であってもよいのはもちろんである。

図１５は、本実施例のデータ送受信システムの処理動作を説明するためのフローチャート図であり、また、図１６は、本実施例のデータ送受信システムにおける初期値の設定を説明するためのブロック図である。

まず、ステップＳＴ１において、データ送受信システムの動作が開始すると、ステップＳＴ２に進んで、データ送信機１から初期化信号を、伝送線路２を介して受信機３へ送信して、ステップＳＴ３に進む。

ステップＳＴ３では、データ受信機３のＣＤＲ（ＤＥＭＵＸ＋ＣＤＲ３４）を初期化して、ステップＳＴ４に進む。ステップステップＳＴ４では、データ受信機３のデータ初期化を行う。

本実施例のデータ送受信システムにおいて、データ送信機１の最終段では、２ビットのパラレルデータから排他的論理和演算を行ってシリアルデータを生成し、そのシリアルデータを、伝送線路２を介してデータ受信機３へ伝送する。

そのため、データ受信機３では、データ送信機から排他的論理和演算して送られたシリアルデータから正しいデータを再生するために、データの初期化を行う必要がある。これは、データ受信機３では、受け取ったシリアルデータにおける任意の第１データと、その第１データの１ビット直前に排他的論理和演算を行った第２データとの排他的論理和演算を行って受信データを生成するため、初期値のデータが必要になる。

そこで、図１６に示されるように、例えば、データ送信機１（送信データ生成部１０）およびデータ受信機３（受信データ生成部３０）のマクロ外に、コーダ４１およびデコーダ４２を設け、それぞれ上位のコーディングにより初期値のデータ設定を行う。

また、初期値のデータ設定は、例えば、Ｉ／Ｏ回路の内部に専用の初期化レジスタを設け、その初期化レジスタを使用して行うこともでき、様々な変形が可能である。

そして、ステップＳＴ５に進んで、通常動作を開始する。すなわち、データ送信機１の送信データ生成部１０は、予め特定の位相ずれた２ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する。さらに、データ受信機３は、受け取ったシリアルデータにおける任意の第１データと、その第１データの１ビット直前に排他的論理和演算を行った第２データとの排他的論理和演算を行って受信データを生成する。

ここで、図１５では、ステップＳＴ６においてパリティーチェックを行い、誤りを発見した場合には、ステップＳＴ２に戻るようになっている。これは、データ受信機３で再生されるデータは、１ビットの誤りがあると、それ以降、誤りが続くことになるため、例えば、ＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）等の対策を行うようになっている。

ただし、例えば、高速のＩ／Ｏ回路では、通常、ＣＲＣ機能を搭載しているため、オーバヘッドにはならない。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
予め特定の位相ずれた２ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する送信データ生成部を有することを特徴とするデータ送信機。

（付記２）
前記２ビットのパラレルデータは、予め０．５ユニットインターバル〜１．５ユニットインターバルの範囲で位相がずれている、
ことを特徴とする付記１に記載のデータ送信機。

（付記３）
前記２ビットのパラレルデータは、予めほぼ１ユニットインターバルだけ位相がずれている、
ことを特徴とする付記２に記載のデータ送信機。

（付記４）
前記送信データ生成部には、上位のコーディングにより初期値が設定される、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のデータ送信機。

（付記５）
前記送信データ生成部は、４：２マルチプレクサの出力を受け取る、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のデータ送信機。

（付記６）
前記送信データ生成部は、排他的論理和演算機能を兼ねた出力ドライバである、
ことを特徴とする付記１乃至付記５のいずれか１項に記載のデータ送信機。

（付記７）
前記出力ドライバは、差動形式のドライバである、
ことを特徴とする付記６に記載のデータ送信機。

（付記８）
データ送信機から排他的論理和演算して送られたシリアルデータにおける任意の第１データと、該第１データの１ビット直前に排他的論理和演算を行った第２データとの排他的論理和演算を行って受信データを生成する受信データ生成部を有する、
ことを特徴とするデータ受信機。

（付記９）
前記受信データ生成部には、上位のコーディングにより初期値が設定される、
ことを特徴とする付記８に記載のデータ受信機。

（付記１０）
付記１乃至付記７のいずれか１項に記載のデータ送信機と、
付記８または付記９に記載のデータ受信機と、
前記データ送信機からの前記シリアルデータを前記データ受信機に供給する伝送線路と、
を有することを特徴とするデータ送受信システム。

１，１０１データ送信機
２，１０２伝送線路
３，１０３データ受信機
１０送信データ生成部
１１Ｎ：２マルチプレクサ
１２，３２排他的論理和回路（ＸＯＲ回路）
１３，１１４出力ドライバ
３０受信データ生成部
５０制御回路
１１５フェーズインターポレータ（位相調整回路）

Claims

予め特定の位相ずれた２ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する送信データ生成部を有するデータ送信機と、
前記データ送信機から排他的論理和演算して送られたシリアルデータにおける任意の第１データと、該第１データの１ビット直前に排他的論理和演算を行った第２データとの排他的論理和演算を行って受信データを生成する受信データ生成部を有するデータ受信機と、
前記データ送信機からの前記シリアルデータを前記データ受信機に供給する伝送線路と、
を有することを特徴とするデータ送受信システム。
前記２ビットのパラレルデータは、予め０．５ユニットインターバル〜１．５ユニットインターバルの範囲で位相がずれている、
ことを特徴とする請求項１に記載のデータ送受信システム。
前記送信データ生成部には、上位のコーディングにより初期値が設定される、
ことを特徴とする請求項１または請求項２に記載のデータ送受信システム。