TW201406074A - 用於高速串列傳輸器之架構 - Google Patents

用於高速串列傳輸器之架構 Download PDF

Info

Publication number
TW201406074A
TW201406074A TW102126369A TW102126369A TW201406074A TW 201406074 A TW201406074 A TW 201406074A TW 102126369 A TW102126369 A TW 102126369A TW 102126369 A TW102126369 A TW 102126369A TW 201406074 A TW201406074 A TW 201406074A
Authority
TW
Taiwan
Prior art keywords
driver
transmitter
multiplexer
xor
dynamic impedance
Prior art date
Application number
TW102126369A
Other languages
English (en)
Other versions
TWI523438B (zh
Inventor
Axel Zafra-Petersson
Johan H Mansson
Michael R Elliott
Brad P Jeffries
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of TW201406074A publication Critical patent/TW201406074A/zh
Application granted granted Critical
Publication of TWI523438B publication Critical patent/TWI523438B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

本發明提供了一種用於串列傳輸器之系統，該串列傳輸器具有被組合到一個單級中的多工和驅動功能性，以增加該串列傳輸器之總體速度。該單級包括與一多工驅動器平行配置的一動態阻抗，以便減小輸入電容並設置正確輸出阻抗。可實施該單級作為一疊層式或交叉耦合式XOR邏輯電路或一疊層式或交叉耦合式多工器(「mux」)作為該多工驅動器。在一mux用作多工驅動器之實施方式中，可將一時鐘插入該mux驅動器中，以克服符碼間干擾。

Description

用於高速串列傳輸器之架構
本發明涉及一種具有多工功能性的高速串列傳輸器之架構。本發明涉及一種高速串列傳輸器，其將多工和驅動功能性組合到一個單級中。本發明進一步涉及一種使用動態阻抗減小輸入電容的單級串列傳輸器。本發明進一步涉及一種使用多工功能性連同動態阻抗的單級電流模式驅動器。
串列傳輸器允許藉由一給定通道按位元順序地傳輸數據。由於快速數據轉換通常是必要的，因此必須實施高速串列傳輸器，以達到各種速度要求。例如，一串列傳輸器可在一級內包含有一個串列器，接著在另一個級內包含有一驅動器組件。可藉由一多工器組合部分流的位元流如半位元流來實現一串列器的常見設計，以實現全速位元速率。然而，由於該串列傳輸器的速度受電路實現方式和設計選擇的支配，因此該串列傳輸器的速度受該串列器和該驅動器元件的實現方式的影響。
序列介面的速度受到在電路的設計選擇中被連結在一起的兩個電路的支配。由於所有電路在當前節點前以一半的數據率運行，因此輸出驅動器和最終的2：1多工器支配著速度限制條件。該驅動器本身不僅產生一速度瓶頸，而且還設置了最終多工器級負載。最終多工器級還在實體層內產生了一速度瓶頸，由於負載係由該驅動器設置的， 因此這可能比實際輸出驅動器更為重要。
消除和/或克服一串列傳輸器內多個單獨元件所產生的速度瓶頸的不利影響的以前的實現方式的重點係使用一動態負載作為一輸出驅動元件。然而，此種實現方式要求該串列傳輸器被一電流模式前置驅動器驅動，該電流模式前置驅動器需要使用多個大型輸入裝置驅動一動態負載。可藉由使用一CMOS逆變器驅動該串列傳輸器來緩解這種要求，但是，例如，實施一CMOS多工器並緩衝它的輸出以驅動一前置驅動器會產生本身不合需要的速度瓶頸和符碼間干擾(「ISI」)。
因此，本技術仍需要使用一種能克服其單獨元件的速度限制條件之高速串列傳輸器。本技術還需要一種能在較低功率運行時將一驅動器與多工功能性組合到一單級中之高效高速電流模式驅動器。
在此描述了一種系統和方法，該系統和方法提供用於一種串列傳輸器，該串列傳輸器具有被組合到一個單級中的多工和驅動功能性，以增加該串列傳輸器之總體速度。該單級包括與一多工驅動器平行配置的一動態阻抗，以便藉由設置正確輸出阻抗來減小輸入電容。可實施該多工驅動器作為一疊層式或交叉耦合式XOR驅動器或一疊層式或交叉耦合式多工器(「mux」)。在一mux用作多工驅動器的實施方式中，可將一時鐘插入該mux驅動器中，以克服符碼間干擾。
特別是，本發明示例性實施方式和/或示例性方法是針對一種高速串列傳輸器，其具有並聯的至少一個驅動器和至少一個動態阻抗。該動態阻抗可由一逆變器和一連接到逆變器的輸入和輸出上的電阻器構成。在該串列傳輸器中，該驅動器和該動態阻抗可包含在該串列傳輸器的一個單級中。該串列傳輸器可包括用於驅動該動態阻抗的一附加驅動器。該動態阻抗中的逆變器可以是一CMOS逆變器。
該多工驅動器可以是通過一XOR邏輯電路實施的一XOR驅動器。這種XOR邏輯電路可提供多工功能性，並可設置在一疊層式架構或交叉耦合架構內。還可實施該多工驅動器作為一多工器。該多工器可在一疊層式架構或交叉耦合式架構內實施。無論一XOR驅動器或一多工器用作一多工驅動器，該驅動器都能接收到半位元速率輸入，而不是全位元速率輸入。
本發明示例性實施方式和/或示例性方法針對的是一種高速串列傳輸器，其包括一第一XOR驅動器或多工器(取決於多工驅動器的選擇)、與該第一XOR驅動器或多工器並聯的至少一個動態阻抗、及與該動態阻抗連接的一第二XOR驅動器或多工器，其中該第二XOR驅動器或多工器驅動該動態阻抗。可按照該第一多工驅動器來選擇該第二XOR驅動器或多工器。
該第一XOR驅動器或多工器、該動態阻抗和該第二XOR驅動器或多工器可全部設置在該串列傳輸器的一個單級內。如果一多工器用於該等多工驅動器，則可將一時鐘功能插入到該第一和第二多工器中，以可選擇地控制它們。
該串列傳輸器中的該第一XOR驅動器或多工器可包括至少一個作為一電流源運行之pMOS裝置和多個nMOS裝置，該多個nMOS裝置用於接收半位元速率輸入並從該電流源彙集電流。在使用多工器的實施方式中，可實施一nMOS裝置，以接收所插入的時鐘功能，以便可選擇地控制該多工器。
該串列傳輸器中的該第二XOR驅動器或多工器也可包括至少一個作為一電流源運行之pMOS裝置和多個nMOS裝置，該多個nMOS裝置用於接收半位元速率輸入並從該電流源彙集電流。在使用一多工器的實施方式中，可實施一nMOS裝置，以接收所插入的時鐘功能，以便可選擇地控制該第二多工器。
10‧‧‧串列傳輸器
20.1‧‧‧驅動器
20.2‧‧‧驅動器
30.1‧‧‧動態阻抗
30.2‧‧‧動態阻抗
32.1‧‧‧逆變器
32.2‧‧‧逆變器
34.1‧‧‧逆變器
34.2‧‧‧逆變器
100‧‧‧XOR驅動器
110.1‧‧‧nMOS裝置
110.2‧‧‧nMOS裝置
115.1‧‧‧nMOS裝置
115.2‧‧‧nMOS裝置
120.1‧‧‧nMOS裝置
120.2‧‧‧nMOS裝置
122.1‧‧‧nMOS裝置
122.2‧‧‧nMOS裝置
125.1‧‧‧nMOS裝置
125.2‧‧‧nMOS裝置
127.1‧‧‧nMOS裝置
127.2‧‧‧nMOS裝置
140.1‧‧‧pMOS裝置
140.2‧‧‧pMOS裝置
145.1‧‧‧pMOS裝置
145.2‧‧‧pMOS裝置
150‧‧‧XOR複製驅動器
200‧‧‧Mux驅動器
210.1‧‧‧nMOS裝置
210.2‧‧‧nMOS裝置
215.1‧‧‧nMOS裝置
215.2‧‧‧nMOS裝置
220.1‧‧‧nMOS裝置
220.2‧‧‧nMOS裝置
222.1‧‧‧nMOS裝置
222.2‧‧‧nMOS裝置
225.1‧‧‧nMOS裝置
225.2‧‧‧nMOS裝置
227.1‧‧‧nMOS裝置
227.2‧‧‧nMOS裝置
240.1‧‧‧pMOS裝置
240.2‧‧‧pMOS裝置
245.1‧‧‧pMOS裝置
245.2‧‧‧pMOS裝置
250‧‧‧mux複製驅動器
a‧‧‧輸入信號
‧‧‧反向輸入信號
b‧‧‧輸入信號
‧‧‧反向輸入信號
clk‧‧‧時鐘輸入
‧‧‧時鐘輸入的反向輸入
圖1係根據本發明實施方式的一具有與動態阻抗平行的輸出驅動器的串列傳輸器之示意圖。
圖2係根據本發明實施方式的一作為多工驅動器(輸入以半速率運行)運行的連接到負載上的XOR驅動器之示意圖。
圖3係根據本發明實施方式的該XOR驅動器的輸入和輸出之示例定時圖。
圖4係根據本發明實施方式在串列傳輸器的一個級中執行多工功能性的一疊層式XOR驅動器之原理圖。
圖5係根據本發明實施方式在串列傳輸器的一個級中執行多工功能性的一交叉耦合式XOR驅動器之原理圖。
圖6係根據本發明實施方式的一連接到負載上且輸入以半速率運行之多工器(「mux」)之示意圖。
圖7係根據本發明實施方式的該mux驅動器的輸入、時鐘和輸出之示例性定時圖。
圖8係根據本發明實施方式在串列傳輸器的一個級中的一疊層式mux驅動器之原理圖。
圖9係根據本發明實施方式在串列傳輸器的一個級中的交叉耦合式mux驅動器之原理圖。
圖10係根據本發明實施方式的一在串列傳輸器中與動態阻抗平行的XOR驅動器之示意圖。
圖11係根據本發明實施方式的一在串列傳輸器中與動態阻抗平行的mux驅動器之示意圖。
下面將對本發明具體較佳實施方式進行詳細說明，應理解的是，該等實施方式僅用作說明性示例，本發明不只限於該等實施方 式。
本發明提供了一種串列傳輸器，該串列傳輸器具有被組合到一個單級中的多工和驅動功能性，以增加該串列傳輸器的總體速度。該單級包括與一多工驅動器平行配置的一動態阻抗，以便減小輸入電容並設置正確的輸出阻抗。由於該輸出驅動器可具有一高輸出阻抗，因此可減小該輸入電容。可實施該單級作為一疊層式或交叉耦合式XOR邏輯電路或一疊層式或交叉耦合式多工器(「mux」)作為該多工驅動器。在一mux用作多工驅動器之實施方式中，可將一時鐘插入該mux驅動器中，以克服符碼間干擾。
圖1示出了一種具有與動態阻抗平行的輸出驅動器的串列傳輸器10的一個級之實施方式。串列傳輸器10可包括一或多個驅動器20.1，20.2。在圖1的示例實施方式中，可將兩個全位元流輸入該串列傳輸器10中。一輸入可對應於一所選擇的輸入信號，而另一輸入可對應於該輸入信號的一反向信號。在圖1中，該等驅動器各自可從該串列傳輸器的前一級接收輸入，可使用CMOS邏輯實施該串列傳輸器。驅動器20.1可接收一輸入，而驅動器20.2可接收反向輸入，。該驅動器的輸出可連接到某一外加負載上。
該串列傳輸器10的該級內每個驅動器可連接到動態阻抗30.1，30.2上，並且該動態阻抗可平行於該驅動器放置。由於該輸出阻抗可由動態阻抗設置，而不是驅動器，因此動態阻抗30.1，30.2還可允許減小串列傳輸器10內裝置元件尺寸，特別是驅動器20.1，20.2的尺寸。動態阻抗30.1，30.2的存在可允許減小串列傳輸器10的輸入電容。
圖1中體現的動態阻抗30.1，30.2可包括藉由一電阻器連接到其輸出和輸入上的逆變器32.1，32.2。在一實施方式中，逆變器32.1，32.2可使用多個CMOS裝置實施。該CMOS逆變器可縮放到特定尺 寸，以實現所需輸出阻抗。該CMOS逆變器的一輸入端子可連接到一電阻器上，該CMOS逆變器的輸出端子也連接到該電阻器上。
該等動態阻抗30.1和30.2各自可連接到逆變器34.1，34.2上。在圖1的實施方式中，動態阻抗30.1可連接到逆變器34.1的輸出上，其中逆變器34.1的輸出連接到該電阻器的一端和CMOS逆變器32.1的輸入上。動態阻抗30.2可連接到逆變器34.2的輸出上，其中逆變器34.2的輸出連接到該電阻器的一端和CMOS逆變器32.2的輸入上。
逆變器34.1，34.2可用於驅動該動態阻抗30.1，30.2。在一實施方式中，逆變器34.1，34.2可以是多個CMOS逆變器。逆變器34.1可接收與驅動器20.1相同的輸入信號。逆變器34.1可將一信號輸出給可對應於反向輸入()的動態阻抗30.1。同樣，逆變器34.2可以像驅動器20.2那樣接收與，並且可將一信號輸出給可對應於該輸入信號的動態阻抗30.2。
該等動態阻抗30.1，30.2各自還可連接到多個驅動器中的一驅動器的一輸出上。在示例實施方式中，動態阻抗30.1可連接到驅動器20.2的輸出上。在該實施方式中，驅動器20.2的輸出可連接到CMOS逆變器32.1的輸出和該連接電阻器的另一端上。動態阻抗30.2可連接到驅動器20.1的輸出上。驅動器20.1的輸出可連接到CMOS逆變器32.2的輸出和該連接電阻器的另一端上。動態阻抗30.1和動態阻抗30.2的輸出可對應於該串列傳輸器的輸出。在一實施方式中，該串列傳輸器的輸出可連接到某一外加負載上。
該動態阻抗的存在可允許減小該驅動器20.1，20.2尺寸。這可能隨後產生影響，以允許在沒有扭曲的輸出阻抗情況下藉由一或多個驅動器提高輸出處的速度。由於驅動該負載的電流不是由該動態阻抗30.1，30.2產生的，因此該驅動器可直接產生輸出電流。
圖2示出了根據本發明實施方式的一連接到外加負載上的XOR驅 動器之示意圖，該XOR驅動器作為一多工驅動器運行，且輸入以半速率運行。在圖2中的實施方式中，使用一XOR邏輯門配置藉由一XOR驅動器100實施驅動器20.1，20.2。藉由編碼每個數據登錄可實現由該XOR驅動器100進行多工，使該XOR驅動器100僅可表示一切換功能。 在該配置中，數據登錄可表示輸出是否應轉移，而不是絕對的。與圖1體現的全速位元流輸入不同，圖2中的XOR驅動器100可接收兩對半速位元流。在一實施方式中，XOR驅動器100可接收輸入a和b以及反向輸入信號和。
在一實施方式中，該串列傳輸器的XOR驅動器100可連接到一外加負載上。XOR驅動器100可通過XOR門邏輯實現一「互斥或」結構。圖3示出了根據本發明實施方式的該XOR驅動器的輸入和輸出之定時圖。在一實施方式中，鑒於如果a或b中只有一非常高(1)，則該串列傳輸器的輸出也會非常高(1)。如果a和b都非常低(0)，則XOR驅動器100的輸出可能也非常低(0)。如果a和b都非常高(1)，則XOR驅動器100的輸出可能仍然非常低(0)。
該XOR驅動器100可以用多種方式實施。在一實施方式中，可使用一疊層式XOR邏輯門架構實施XOR驅動器100。在另一實施方式中，可使用一交叉耦合式XOR邏輯門架構實施XOR驅動器100。圖4示出了在串列傳輸器的一個級中執行多工功能性的一疊層式XOR驅動器之原理圖。XOR驅動器100可包括兩個pMOS裝置140.1，140.2，它們可用作多個電流源。XOR驅動器100還可包括多個nMOS裝置120.1，120.2，122.1和122.2。該nMOS裝置120.1和122.1可連接到nMOS裝置110.1上。該nMOS裝置120.2和122.2可連接到nMOS裝置110.2上。
在一實施方式中，可連接多個pMOS裝置140.1和140.2之源極端子。pMOS裝置140.1之汲極端子可連接到nMOS裝置120.1之汲極端子和nMOS裝置122.2之汲極端子上。pMOS裝置140.2之汲極端子可連接 到nMOS裝置122.1之汲極端子和nMOS裝置120.2之汲極端子上。
在一實施方式中，nMOS裝置120.1和122.1可在其源極端子處耦合到nMOS裝置110.1之汲極端子上。這nMOS裝置120.2和122.2可在其源極端子處耦合到nMOS裝置110.2之汲極端子上。該nMOS裝置110.1可接收輸入a，而nMOS裝置110.2可接收反向輸入。相反，nMOS裝置120.1和120.2都可接收輸入b，而nMOS裝置122.1和122.2可接收反向輸入。nMOS裝置110.1，110.2，120.1，120.2，122.1和122.2可被調整比例，以便從pMOS裝置140.1和140.2彙集兩倍電流。該等nMOS裝置各自接收半速率位元流作為輸入。由於輸出阻抗是由該動態負載設置的，因此可使用多個小型nMOS裝置，該等裝置更容易驅動且最終可增加該串列傳輸器速度。
圖4中實施方式可導致在XOR驅動器100中設計可能難以實現的多個非常大的pMOS裝置。圖5示出了在串列傳輸器的一個級中執行多工功能性的一交叉耦合式XOR驅動器之原理圖。圖5中XOR驅動器100之實施方式可允許使用一交叉耦合式配置，該配置可在不產生任何明顯速度損失情況下降低功率。
在一交叉耦合式架構中，XOR驅動器100可包括兩個pMOS裝置145.1，145.2，以提供電流。XOR驅動器100還可包括nMOS裝置125.1，125.2，127.1和127.2。nMOS裝置125.1和127.1可連接到nMOS裝置115.1上。該nMOS裝置125.2和127.2可連接到nMOS裝置115.2上。在一實施方式中，可連接pMOS裝置145.1和145.2之源極端子。
pMOS裝置145.1和145.2還可藉由交叉耦合方式連接。在圖5所展示實施方式中，pMOS裝置145.1之閘極端子可連接到pMOS裝置145.2之汲極端子上。pMOS裝置145.1之閘極端子還可連接到nMOS裝置127.1和125.2之汲極端子上。
pMOS裝置145.2的閘極端子可連接到pMOS裝置145.1的汲極端子 上。pMOS裝置145.2的閘極端子還可連接到nMOS裝置125.1和127.2的汲極端子上。
在一實施方式中，nMOS裝置125.1和127.1可在其源極端子處耦合到nMOS裝置115.1之汲極端子上。nMOS裝置125.2和127.2可在其源極端子處耦合到nMOS裝置115.2之汲極端子上。該nMOS裝置115.1可接收輸入a，而nMOS裝置115.2可接收反向輸入。相反，nMOS裝置125.1和125.2都可接收輸入b，而nMOS裝置127.1和127.2可接收反向輸入。這nMOS裝置115.1，115.2，125.1，125.2，127.1和127.2可被調整比例，以便從pMOS裝置145.1和145.2中彙集兩倍電流。由於輸出阻抗係由該動態負載設置的，因此可使用多個小型nMOS裝置，該等裝置更容易驅動且最終可增加串列傳輸器速度。
該串列傳輸器10中交叉耦合式XOR驅動器100之實施可導致產生該串列傳輸器10的一推挽式拓撲結構，該結構在保持高速輸出時使功率效率更高。
圖6示出了根據本發明實施方式的一連接到外加負載上的多工器(「mux」)之示意圖，該多工器作為一多工驅動器運行，且輸入以半速率運行。在圖6中的實施方式中，可使用一mux驅動器200，而不是使用XOR驅動器100實施驅動器20.1，20.2。Mux驅動器200可以是任何可互換的多工器。Mux驅動器200的編碼方式應使得時鐘可確定什麼時間改變輸出。這樣做的好處是，輸入數據不必完全一致。使用一多工器執行多工功能性好處係，減少了配置內之符符碼間干擾，該配置內的XOR驅動器100被配置成執行多工功能性。
圖6中的該mux驅動器200可接收兩對半速位元流。在一實施方式中，mux驅動器200可接收輸入a和b以及反向輸入信號和。該mux驅動器200電路架構內的某些裝置可接收時鐘作為其輸入。輸入的時鐘可確定什麼時間改變輸出。Mux驅動器200可接收時鐘輸入clk以 及該時鐘輸入的反向輸入。
在一實施方式中，該mux驅動器200可連接到某一外加負載上。圖7示出了mux驅動器200的輸入、時鐘和輸出之定時圖。無論時鐘值高與否，如果a和b都非常低(0)，則輸出也非常低(0)。如果a非常低(0)但b非常高(1)，那麼，若時鐘值非常高(1)，則輸出將非常低(0)；若時鐘值非常低(0)，則輸出將非常高(1)。如果a非常高(1)但b非常低(0)，那麼：若時鐘值非常低(0)，則輸出將非常低(0)；若時鐘值非常高(1)，則輸出將非常高(1)。不考慮該時鐘，如果a和b都非常高(1)，則輸出將非常高(1)。
該mux驅動器200可以用多種方式實施。在一實施方式中，可使用一疊層式多工器架構實施mux驅動器200。在另一實施方式中，可使用一交叉耦合式架構實施mux驅動器200。圖8示出了根據本發明實施方式在串列傳輸器的一個級中的一疊層式mux驅動器之原理圖。Mux驅動器200可包括兩個pMOS裝置240.1，240.2，它們可用作多個電流源。Mux驅動器200還可包括nMOS裝置220.1，220.2，222.1和222.2。nMOS裝置220.1和222.1可連接到nMOS裝置210.1上。nMOS裝置220.2和222.2可連接到nMOS裝置210.2上。
在一實施方式中，可連接pMOS裝置240.1和240.2之源極端子。pMOS裝置240.1之汲極端子可連接到nMOS裝置220.1之汲極端子和nMOS裝置222.2的汲極端子上。pMOS裝置240.2的汲極端子可連接到nMOS裝置222.1的汲極端子和nMOS裝置220.2的汲極端子上。
在一實施方式中，nMOS裝置220.1和222.1可在其源極端子處耦合到nMOS裝置210.1之汲極端子上。nMOS裝置220.2和222.2可在其源極端子處耦合到nMOS裝置210.2之汲極端子上。nMOS裝置210.1可直接插入有該時鐘clk，而nMOS裝置210.2可接收反向時鐘輸入。相反，nMOS裝置220.1可接收輸入信號a，而nMOS裝置222.2可接收輸 入信號b。nMOS裝置222.1可接收反向輸入，而nMOS裝置220.2可接收反向輸入。nMOS裝置210.1，210.2，220.1，220.2，222.1和222.2可被調整比例，以便從pMOS裝置240.1和240.2中彙集兩倍電流。由於輸出阻抗係由該動態負載設置的，因此可使用多個小型nMOS裝置，該等裝置更容易驅動且最終可增加串列傳輸器速度。
圖8中實施方式可導致在mux驅動器200中設計可能難以實現的多個非常大的pMOS裝置。圖9示出了根據本發明實施方式在串列傳輸器的一個級中的一交叉耦合式mux驅動器之原理圖。圖9中的mux驅動器200的實施方式可允許使用一交叉耦合式配置，該配置可在不產生任何明顯速度損失的情況下降低功率。
在一交叉耦合式架構中，Mux驅動器200可包括兩個pMOS裝置245.1，245.2，它們可提供電流。Mux驅動器200還可包括nMOS裝置225.1，225.2，227.1和227.2。nMOS裝置225.1和227.1可連接到nMOS裝置215.1上。nMOS裝置225.2和227.2可連接到nMOS裝置215.2上。在一實施方式中，可連接pMOS裝置245.1和245.2的源極端子。
pMOS裝置245.1和245.2還可藉由交叉耦合的方式連接。在圖9所展示的實施方式中，pMOS裝置245.1的閘極端子可連接到pMOS裝置245.2的汲極端子上。pMOS裝置245.1的閘極端子還可連接到nMOS裝置227.1和225.2的汲極端子上。
pMOS裝置245.2的閘極端子可連接到pMOS裝置245.1的汲極端子上。pMOS裝置245.2的閘極端子還可連接到nMOS裝置225.1和227.2的汲極端子上。
在一實施方式中，nMOS裝置225.1和227.1可在其源極端子處耦合到nMOS裝置215.1之汲極端子上。nMOS裝置225.2和227.2可在其源極端子處耦合到nMOS裝置215.2之汲極端子上。nMOS裝置215.1可直接插入有時鐘clk，而nMOS裝置215.2可接收反向時鐘輸入。相 反，nMOS裝置225.1可接收輸入信號a，而nMOS裝置227.2可接收輸入信號b。nMOS裝置227.1可接收反向輸入，而nMOS裝置225.2可接收反向輸入。
該串列傳輸器10中的交叉耦合式mux驅動器200的實施可導致產生該串列傳輸器10的一推挽式拓撲結構，該結構在保持高速輸出時使功率效率更高。
圖10示出了根據本發明實施方式的一種在串列傳輸器中與動態阻抗平行之XOR驅動器。圖10中所描繪的該串列傳輸器可與圖1中串列傳輸器10相似。該串列傳輸器可包括一XOR驅動器100，該XOR驅動器對應於圖2中所體現的該多工XOR驅動器。該XOR驅動器100可根據圖4中疊層式架構或圖5中交叉耦合式架構來實施。該串列傳輸器還可包括一XOR複製驅動器150，該XOR複製驅動器可配置成與XOR驅動器100相同。XOR複製驅動器150可驅動該動態阻抗30.1，30.2的輸入。
如圖10所示，XOR驅動器100和XOR複製驅動器150可分別接收兩對輸入：a，b和該等輸入信號之反向信號和。
XOR驅動器100可與該動態阻抗30.1，30.2並聯。由於輸出阻抗可由該動態阻抗設置，而不是驅動器，因此動態阻抗30.1，30.2還可允許減小XOR驅動器100和XOR複製驅動器150內nMOS裝置尺寸。動態阻抗30.1，30.2的存在可允許減小串列傳輸器10的輸入電容。
圖10中體現的每個動態阻抗30.1，30.2可包括藉由一電阻器連接到其輸入和輸出上的逆變器32.1，32.2。在一實施方式中，逆變器32.1，32.2可使用多個CMOS裝置實施。CMOS逆變器可調整比例到特定尺寸，以實現所需輸出阻抗。該CMOS逆變器的輸入端子可連接到一電阻器上，該CMOS逆變器的輸出端子連接到該電阻器的另一端上。
動態阻抗30.1和30.2可連接到該XOR複製驅動器150的輸出上。XOR複製驅動器150可驅動動態負載30.1和30.2。
動態阻抗30.1，30.2都可連接到XOR驅動器100的輸出上。在一示例實施方式中，該XOR驅動器100的輸出可連接到CMOS逆變器32.1的輸出及其連接電阻器另一端上。該XOR驅動器100的另一輸出還可連接到CMOS逆變器32.2的輸出及其連接電阻器的另一端上。在一實施方式中，該XOR驅動器100的輸出可連接到某一外加負載上。
圖11示出了根據本發明實施方式的一在串列傳輸器中與動態阻抗平行的mux驅動器之示意圖。圖11中所描繪串列傳輸器可與圖1中串列傳輸器10相似。該串列傳輸器可包括一mux驅動器200，該mux驅動器對應於圖6中所體現的mux驅動器。該mux驅動器200可根據圖8中疊層式架構或圖9中交叉耦合式架構來實施。該串列傳輸器還可包括一mux複製驅動器250，該mux複製驅動器可配置成與mux驅動器200相同。mux複製驅動器250可驅動該動態阻抗30.1，30.2的輸入。
如圖11所示，mux驅動器200和mux複製驅動器250可分別接收兩對輸入：a，b和該等輸入信號之反向信號和。該mux驅動器200和mux複製驅動器250可由一時鐘clk和反向時鐘信號控制。
該mux驅動器200可與該動態阻抗30.1，30.2並聯。由於輸出阻抗可由該動態阻抗設置，而不是該驅動器，因此動態阻抗30.1，30.2還可允許減小mux驅動器200和mux複製驅動器250內nMOS裝置尺寸。動態阻抗30.1，30.2的存在可允許降低串列傳輸器10的輸入電容。
圖11中體現的每個動態阻抗30.1，30.2可包括藉由電阻器連接到其輸入和輸出上的一逆變器32.1，32.2。在一實施方式中，逆變器32.1，32.2可使用多個CMOS裝置實施。該CMOS逆變器可被調整比例到特定尺寸，以實現所需輸出阻抗。該CMOS逆變器之輸入端子可連接到一電阻器上，該CMOS逆變器之輸出端子連接到該電阻器的另一 端上。
該動態阻抗30.1和30.2可連接到該mux複製驅動器250的輸出上。mux複製驅動器250可驅動動態負載30.1和30.2。
動態阻抗30.1，30.2都可連接到mux驅動器200的輸出上。在一示例實施方式中，該mux驅動器200的輸出可連接到CMOS逆變器32.1的輸出及其連接電阻器的另一端上。該mux驅動器200的另一輸出還可連接到CMOS逆變器32.2的輸出及其連接電阻器的另一端上。在一實施方式中，該mux驅動器200的輸出可連接到某一外加負載上。
在此具體地展示和/或描述了本發明若干實施方式。但應認識到，在不偏離本發明精神和預期範圍情況下，上述內容以及所附申請專利範圍之範圍內涵蓋了本發明之修改和變化。
10‧‧‧串列傳輸器
20.1‧‧‧驅動器
20.2‧‧‧驅動器
30.1‧‧‧動態阻抗
30.2‧‧‧動態阻抗
32.1‧‧‧逆變器
32.2‧‧‧逆變器
34.1‧‧‧逆變器
34.2‧‧‧逆變器

Claims (27)

  1. 一種高速串列傳輸器，包括：至少一個驅動器；以及至少一個與該驅動器並聯的動態阻抗，該動態阻抗包括一逆變器和一連接到該逆變器的輸入和輸出上的電阻器；其中，該驅動器和該動態阻抗包含在該串列傳輸器的一單級內。
  2. 如請求項1之串列傳輸器，進一步包括：用於驅動該動態阻抗的一附加驅動器。
  3. 如請求項1之串列傳輸器，其中該驅動器係一提供多工功能性的XOR邏輯電路。
  4. 如請求項1之串列傳輸器，其中該驅動器係一多工器。
  5. 如請求項1之串列傳輸器，其中該逆變器係一CMOS逆變器。
  6. 如請求項3之串列傳輸器，其中該XOR邏輯電路接收半位元速率輸入。
  7. 如請求項3之串列傳輸器，其中該XOR邏輯電路配置在一疊層式架構中。
  8. 如請求項3之串列傳輸器，其中該XOR邏輯電路配置在一交叉耦合式架構中。
  9. 如請求項4之串列傳輸器，其中該多工器接收半位元速率輸入。
  10. 如請求項4之串列傳輸器，其中該多工器配置在一疊層式架構中。
  11. 如請求項4之串列傳輸器，其中該多工器配置在一交叉耦合式架構中。
  12. 一種高速串列傳輸器，包括： 至少一個驅動器；至少一個與該驅動器並聯之動態阻抗，該動態阻抗包括一CMOS逆變器和一連接到該逆變器的輸入和輸出上的電阻器；及一用於驅動該動態阻抗的逆變器；其中，該驅動器和該動態阻抗包含在該串列傳輸器的一個單級內。
  13. 一種高速串列傳輸器，包括：接收一對半位元速率輸入的一XOR驅動器；至少一個與該XOR驅動器並聯之動態阻抗，該動態阻抗包括一逆變器和一連接到該逆變器的輸入和輸出上的電阻器；及連接到該動態阻抗上的一附加XOR驅動器，該附加XOR驅動器接收該對半位元速率輸入並驅動該動態阻抗；其中，該XOR驅動器、該動態阻抗和該附加XOR驅動器設置在該串列傳輸器的一個單級內。
  14. 如請求項13之串列傳輸器，其中該XOR驅動器包括：至少一個作為一電流源運行之pMOS裝置；以及接收半位元速率輸入的多個nMOS裝置，該等nMOS裝置從該電流源彙集電流。
  15. 如請求項13之串列傳輸器，其中該XOR驅動器包括：至少一個作為一電流源運行之pMOS裝置；以及接收半位元速率輸入的多個nMOS裝置，該等nMOS裝置從該電流源彙集電流。
  16. 如請求項14之串列傳輸器，其中該XOR驅動器配置在一疊層式架構中。
  17. 如請求項14之串列傳輸器，其中該XOR驅動器配置在一交叉耦合式架構中。
  18. 如請求項15之串列傳輸器，其中該附加XOR驅動器配置在一疊層式架構中。
  19. 如請求項15之串列傳輸器，其中該附加XOR驅動器配置在一交叉耦合式架構中。
  20. 一種高速串列傳輸器，包括：接收一對半位元速率輸入的一多工器，該多工器被一時鐘可選擇地控制；至少一個與該多工器並聯之動態阻抗，該動態阻抗包括一逆變器和一連接到該逆變器的輸入和輸出上的電阻器；以及連接到該動態阻抗上的一附加多工器，該附加多工器接收該對半位元速率輸入並驅動該動態阻抗；其中，該多工器、該動態阻抗和該附加多工器設置在該串列傳輸器的一個單級內。
  21. 如請求項20之串列傳輸器，其中該附加多工器被該時鐘可選擇地控制。
  22. 如請求項20之串列傳輸器，其中該多工器包括：至少一個作為一電流源運行之pMOS裝置；接收半位元速率輸入的多個nMOS裝置，該等nMOS裝置從該電流源彙集電流；以及多個附加nMOS裝置，接收該時鐘和一反向時鐘作為輸入。
  23. 如請求項20之串列傳輸器，其中該附加多工器包括：至少一個作為一電流源運行之pMOS裝置；接收半位元速率輸入的多個nMOS裝置，該等nMOS裝置從該電流源彙集電流；以及多個附加nMOS裝置，接收該時鐘和一反向時鐘作為輸入。
  24. 如請求項22之串列傳輸器，其中該多工器配置在一疊層式架構 中。
  25. 如請求項22之串列傳輸器，其中該多工器配置在一交叉耦合式架構中。
  26. 如請求項23之串列傳輸器，其中該附加多工器配置在一疊層式架構中。
  27. 如請求項23之串列傳輸器，其中該附加多工器配置在一交叉耦合式架構中。
TW102126369A 2012-07-24 2013-07-23 用於高速串列傳輸器之架構 TWI523438B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/556,381 US8547134B1 (en) 2012-07-24 2012-07-24 Architecture for high speed serial transmitter

Publications (2)

Publication Number Publication Date
TW201406074A true TW201406074A (zh) 2014-02-01
TWI523438B TWI523438B (zh) 2016-02-21

Family

ID=49229858

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102126369A TWI523438B (zh) 2012-07-24 2013-07-23 用於高速串列傳輸器之架構

Country Status (5)

Country Link
US (1) US8547134B1 (zh)
JP (1) JP5632051B2 (zh)
CN (1) CN103580673B (zh)
DE (1) DE102013107620B4 (zh)
TW (1) TWI523438B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8854096B1 (en) * 2013-10-24 2014-10-07 Analog Devices Technology System and method of clock generation in high speed serial communication
US9525573B2 (en) * 2015-01-23 2016-12-20 Microsoft Technology Licensing, Llc Serializing transmitter

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5057162A (zh) * 1973-09-17 1975-05-19
JPS53128259A (en) * 1977-04-14 1978-11-09 Meidensha Electric Mfg Co Ltd C-mos circuit
JPS61289717A (ja) * 1985-06-18 1986-12-19 Matsushita Electric Ind Co Ltd 信号変換回路
US4766334A (en) * 1986-03-07 1988-08-23 The Singer Company Level clamp for Tri-state CMOS bus structure
DE3901314A1 (de) * 1989-01-18 1990-07-26 Knick Elekt Messgeraete Gmbh Schaltungsanordnung zur nachbildung einer variablen impedanz, insbesondere eines ohmschen widerstandes
JPH08288815A (ja) * 1995-04-10 1996-11-01 Fujitsu Ltd 論理回路及び半導体集積回路
US5530377A (en) * 1995-07-05 1996-06-25 International Business Machines Corporation Method and apparatus for active termination of a line driver/receiver
JP3739024B2 (ja) * 1998-01-23 2006-01-25 富士フイルムマイクロデバイス株式会社 パラレル−シリアル変換用差動論理回路
JP2001352238A (ja) * 2000-04-03 2001-12-21 Matsushita Electric Ind Co Ltd 定インピーダンスドライバ回路及びその設計方法
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
JP3721117B2 (ja) * 2001-10-29 2005-11-30 エルピーダメモリ株式会社 入出力回路と基準電圧生成回路及び半導体集積回路
JP4005086B2 (ja) * 2003-01-20 2007-11-07 株式会社ルネサステクノロジ 半導体集積回路
JP2005252588A (ja) * 2004-03-03 2005-09-15 Seiko Epson Corp 終端回路
GB0416977D0 (en) * 2004-07-30 2004-09-01 Koninkl Philips Electronics Nv Transconductor circuits
JP4688152B2 (ja) * 2005-09-01 2011-05-25 ルネサスエレクトロニクス株式会社 信号検出回路
JP2009267558A (ja) * 2008-04-23 2009-11-12 Nec Electronics Corp 増幅回路
US8242802B2 (en) * 2009-04-14 2012-08-14 Via Technologies, Inc. Location-based bus termination for multi-core processors
JP2012114566A (ja) * 2010-11-22 2012-06-14 Hitachi Ltd 信号多重化回路

Also Published As

Publication number Publication date
TWI523438B (zh) 2016-02-21
CN103580673A (zh) 2014-02-12
JP5632051B2 (ja) 2014-11-26
JP2014027657A (ja) 2014-02-06
DE102013107620A1 (de) 2014-01-30
DE102013107620B4 (de) 2017-02-23
US8547134B1 (en) 2013-10-01
CN103580673B (zh) 2016-08-10

Similar Documents

Publication Publication Date Title
EP3248290B1 (en) Serializing transmitter
US8415980B2 (en) Serializing transmitter
KR101290080B1 (ko) 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템
US6956407B2 (en) Pre-emphasis circuitry and methods
EP1911232B1 (en) Pre- and De-emphasis circuit.
US9312846B2 (en) Driver circuit for signal transmission and control method of driver circuit
US11139843B1 (en) SerDes driver with common-gate-based buffer to use core devices in relatively high power supply domain
JP6826545B2 (ja) シリアルデータストリームを処理するための装置
TW200824307A (en) Low to high voltage conversion output driver and conversion method, parallel to serial transmitter and output driver for driving a serial link
US6611218B1 (en) Transmitter with multiphase data combiner for parallel to serial data conversion
US9432061B2 (en) Serializing transmitter
TWI523438B (zh) 用於高速串列傳輸器之架構
US9444463B2 (en) Voltage level shifter
EP2027652A2 (en) Tri-stated driver for bandwidth-limited load
KR101405241B1 (ko) 데이터 통신용 송신기
KR102624454B1 (ko) 데이터 직렬화 회로
US9041564B2 (en) Bus signal encoded with data and clock signals
JPWO2018070261A1 (ja) ドライバ回路およびその制御方法、並びに、送受信システム
US9264155B2 (en) Apparatus and system for tracking data speed automatically
US7224739B2 (en) Controlled frequency signals
TWI234931B (en) Level shifter
US20040037382A1 (en) Receivers for controlled frequency signals
US20130195125A1 (en) Transmission circuit, communication system and transmission method
CN116974978A (zh) 一种混合驱动器及其驱动方法、串行通信设备
JP2013009157A (ja) 情報処理装置および情報処理装置の制御方法