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Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Treiben von langen Signalleitungen in integrierten Schaltungen.
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Lange Leitungen in integrierten mikroelektronischen Schaltungen im Millimeterbereich verfügen über eine hohe Kapazität und einen hohen elektrischen Widerstand, wodurch die erreichbare Bandbreite stark limitiert wird. Für hohe Geschwindigkeiten muss ein vorverzerrtes Signal am Leitungseingang eingespeist werden, das den Tiefpasseigenschaften der Leitung entgegen wirkt. Besonders einfach kann dies schaltungstechnisch realisiert werden, wenn zum Treiben der Leitung eine kapazitive Kopplung verwendet wird, wobei von einer Spannungsdomäne mit vollem CMOS-Pegel auf eine differentielle Leitung mit geringem Spannungshub eingekoppelt wird. Durch diese kapazitiven Treiber kann allerdings kein konstanter differentieller DC Pegel auf den Leitungen hergestellt werden. Dies ist insbesondere problematisch, wenn über die differentielle Leitung ein anhaltbares Taktsignal weitergeleitet werden soll, da während eines konstanten Eingangssignals die Spannungspegel weglaufen können.
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J. Seo, et al., ”High-Bandwidth and Low-Energy On-Chip Signaling with Adaptive Pre-Emphasis in 90 nm CMOS,” Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010 IEEE International, pp. 182–183, 7–11 Feb. 2010 betrifft Schaltungsverfahren zum Übertragen von Daten auf langen verdrillten Leitungen mit Tiefpassverhalten. Dabei wird ein DC-Pegel durch Pull-Up/Pull-Down Transistoren definiert, wobei aber der differentielle DC Pegel gleich null ist.
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R. Ho, et al.,”High Speed and Low Energy Capacitively Driven On-Chip Wires”, Solid State Circuits, IEEE Journal of, vol. 43, pp. 52–60, Jan. 2008 betrifft ein Verfahren zum kapazitiven Treiben von Leitungen auf Chips, wobei die Daten vor der Übertragung codiert werden, um einen konstanten Gleichspannungsanteil des Datenstroms zu realisieren.
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Des Weiteren können unterschiedliche Treiberschaltungen für Daten- und Taktsignal implementiert werden, bspw. Taktübertragung auf CMOS-Pegel.
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Mit den oben beschriebenen Lösungen kann kein jedoch kein anhaltbares Taktsignal parallel zu den Daten übertragen werden, da in Zeiträumen ohne Taktsignal kein differentieller DC Pegel definiert ist. Deshalb muss der Empfänger synchron zum Treiber getaktet werden. Dies ist bei modernen GALS (Globally-Asynchronous Locally-Synchronous) Systemen nicht erwünscht. Das Taktsignal muss GALS Systemen parallel zu den Daten übertragen werden, da die Generierung und Kalibrierung eines eigenen Taktes am Empfänger zu schaltungs- und energieaufwändig ist. Die Übertragung des Taktsignals mittels eines alternativen Treibers erfordert zusätzlich Schaltungs- und Kalibrierungsaufwand. Es können in diesen Fällen die Bandbreitvorteile der kapazitiven Treiber nicht genutzt werden, was die Gesamtbandbreite der Datenverbindung stark begrenzt. Zudem muss das Taktsignal aus Energieeffizienzgründen während fehlender Datenübertragung komplett angehalten werden können.
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US 2008/0159412 A1 betrifft eine integrierte Schaltung zum Treiben differentieller Leitungen bestehend aus einem ersten und einem zweiten Leitungsstrang, die Mittel zur kapazitiven Einkopplung eines Datensignals und die Mittel zur resistiven Einkopplung des Datensignals in mindestens einen Leitungsstrang in Form einer DC-Treiberschaltung aufweist. Die DC-Treiberschaltung ist derart ausgebildet, dass sich ein definierter differentieller Gleichspannungspegel mit dem gleichen logischen Wert wie das eingekoppelte Datensignal auf der differentiellen Leitung einstellt. Bezugnehmend auf die
5 der
US 2008/0159412 A1 erfolgt die Einstellung des definierten Gleichspannungspegels über die Referenzpotentiale V
High und V
Low, mithin durch Potentiale welche außerhalb der Treiberschaltung generiert werden. Da die Erzeugung der Referenzpotentiale außerhalb des DC-Treibers erfolgt, unterliegen die Schaltungsmittel zur Erzeugung der Referenzpotentiale im laufenden Betrieb anderen Bedingungen wie bspw. der Temperatur als die Treibertransistoren
520-1,
520-2,
520-3 und
520-4 der DC-Treiberschaltung, was sich nachteilig auf die Genauigkeit des definierten Gleichspannungspegels auswirkt. Zudem erfolgt kein individuelles Matching der Referenzpotentiale auf die Treibertransistoren der produzierten Schaltung, die bei der Fertigung der integrierten Schaltung Prozessschwankungen unterliegen und mithin nicht exakt identisch hinsichtlich ihrer Eigenschaften sind. Der Erfindung liegt daher die Aufgabe zugrunde, eine Treiberschaltung zu realisieren, welche einen konstanten differentiellen DC-Pegel definiert, auch wenn kein Signal übertragen wird. Der DC-Pegel soll zudem in der produzierten Schaltung veränderbar sein, um Anpassungen an Systemparameter vornehmen zu können.
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Diese Aufgabe wird durch ein Verfahren und eine Schaltung gemäß den unabhängigen Patentansprüchen gelöst. Die abhängigen Patentansprüche betreffen besondere Ausführungsformen.
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Die Erfindung betrifft ein Verfahren zum Treiben von differentiellen Signalleitungen, wobei ein Datensignal kapazitiv in eine differentielle Datenleitung eingekoppelt wird und das Datensignal gleichzeitig derart resistiv in die differentielle Datenleitung eingekoppelt wird, dass sich ein definierter differentieller Gleichspannungspegel mit dem gleichen logischen Wert wie das eingekoppelte Signal auf der differentiellen Leitung einstellt. Durch die gleichzeitige resistive Einkopplung wird erreicht, dass sich auch für den Fall eines angehaltenen Datensignals oder längeren Bitfolgen mit gleichem logischen Wert der Bits ein definierter Gleichspannungspegel am Ende der Leitung einstellt.
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Erfindungsgemäß ist vorgesehen, dass der definierte Gleichspannungspegel auf der differentiellen Leitung mittels eines regelbaren Widerstandes zwischen den Leitungen der differentiellen Leitung eingestellt wird.
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Die Erfindung betrifft eine Schaltung zum Treiben differentieller Leitungen bestehend aus einem ersten und einem zweiten Leitungsstrang, die Mittel zur kapazitiven Einkopplung eines Datensignals und die Mittel zur resistiven Einkopplung des Datensignals in mindestens einen Leitungsstrang aufweist, wobei die Mittel zur resistiven Einkopplung derart ausgebildet sind, dass ein definierter differentieller Gleichspannungspegel mit dem gleichen logischen Wert wie das eingekoppelte Datensignal auf der differentiellen Leitung einstellbar ist. Dadurch ist der logische Pegel auf der differentiellen Leitung jederzeit definiert.
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Die Mittel zur resistiven Einkopplung sind derart ausgebildet, dass das Datensignal jeweils in den ersten und komplementär in den zweiten Leitungsstrang der differentiellen Leitung eingekoppelt wird. Hierbei wird der erste Leitungsstrang mit einem ersten Referenzpotential und der zweite Leitungsstrang mit einem zweiten Referenzpotential beaufschlagt für den Fall, dass eine logische Eins übertragen wird. Soll eine logische Null übertragen werden, so wird der erste Leitungsstrang mit dem zweiten Referenzpotential und der zweite Leitungsstrang mit dem ersten Referenzpotential beaufschlagt.
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Erfindungsgemäß ist vorgesehen, dass die Schaltung zusätzlich Mittel zum Einstellen eines definierten differentiellen Gleichspannungspegels zwischen dem ersten und zweiten Leitungsstrang aufweist. Um Intersymbolinterferenzen zu vermeiden, muss der differentielle DC-Pegel an den Wechselspannungshub auf den Leitungen angepasst werden, wenn fortfolgend konstante Bits übertragen werden.
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Diese zusätzlichen Mittel zum Einstellen eines definierten Gleichspannungspegels sind in Form einer einstellbaren resistiven Terminierung zwischen dem ersten und zweiten Leitungsstrang ausgebildet.
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In einer Ausgestaltung der Schaltung ist vorgesehen, dass diese zusätzlich Mittel zum Erzeugen des ersten und zweiten Referenzpotentials aufweist.
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In einer Ausgestaltung der Schaltung ist vorgesehen, dass die Mittel zum Erzeugen des ersten und zweiten Referenzpotentials in Form eines Spannungsteilers ausgebildet sind, der das erste und zweite Referenzpotential von mindestens einem weiteren Potential, vorzugsweise einem CMOS-Pegel, ableitet.
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In einer Ausgestaltung der Schaltung ist vorgesehen, dass der Spannungsteiler in Form einer Transistorschaltung ausgebildet ist, wobei vorzugsweise der Spannungsteiler durch ein Steuerwort derart steuerbar ist, dass eine Vielzahl definierter erster und zweiter Referenzpotentiale ableitbar ist.
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In einer Ausgestaltung der Schaltung ist vorgesehen, dass die Mittel zur kapazitiven Einkopplung in Form einer Reihenschaltung von Inverter und Kapazität ausgebildet sind. Der Wechselspannungssignalhub auf der Leitung ist durch das Kapazitätsverhältnis des kapazitiven Treibers und der physischen Leitung definiert.
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In einer Ausgestaltung der Schaltung ist vorgesehen, dass die zusätzlichen Mittel zum Eistellen eines definierten Gleichspannungspegels in Form einer einstellbaren resistiven Terminierung zwischen dem ersten und zweiten Leitungsstrang ausgebildet sind. Der differentielle Gleichspannungspegel ist bevorzugt von einem Potential, welches überall auf einem Chip verfügbar ist, ableitbar.
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In einer Ausgestaltung der Schaltung ist vorgesehen, dass die Mittel zur resistiven Einkopplung derart ausgebildet sind, dass das Datensignal in den ersten Leitungsstrang der differentiellen Leitung eingekoppelt wird. Der erste Leitungsstrang wird mit einem ersten Referenzpotential beaufschlagt für den Fall, dass eine logische Eins übertragen und wird mit einem zweiten Referenzpotential beaufschlagt wird, für den Fall, dass eine logische Null übertragen wird. Der zweite Leitungsstrang wird mit einem dritten Referenzpotential beaufschlagt. Dadurch ist der logische Pegel auf der differentiellen Leitung jederzeit definiert.
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Durch die Erfindung ist der differentielle Gleichspannungspegel auf den Signalleitungen jederzeit definiert und kann angepasst werden. Es ist damit möglich, anhaltbare Taktsignale zu übertragen. Der differentielle Gleichspannungspegel kann weiterhin an den Wechselspannungshub des kapazitiven Treibers angepasst werden, um Inter-Symbol-Interferenzen (ISI) zu reduzieren und hohe Datenraten zu ermöglichen. Durch den hochohmigen Spannungsteiler auf Treiberseite wird der kapazitive Treiber nicht gestört. Ein gutes Matching der Widerstände ist durch die lokale Implementierung in der Treiberschaltung sichergestellt. Der höchste Spannungspegel auf den Leitungen kann mit einem wählbaren Sicherheitsabstand zur Spannungsversorgung eingestellt werden, so dass das durch den kapazitiven Treiber verursachte Überschießen keine Zuverlässigkeitsprobleme mit modernen CMOS-Technologien verursacht.
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Das Wesen der Erfindung ist ein Verfahren und eine Schaltung zum Treiben differentieller Leitungen, wobei ein DC Treiber parallel zum kapazitiven Treiber zugeschaltet ist. Der DC-Treiber weist hierbei einen in der produzierten Schaltung einstellbaren, zwischen den Ausgangsleitungen geschalteten Widerstand auf.
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Im Folgenden werden das Verfahren und die Schaltung werden unter Bezugnahme auf die beigefügten Figuren detaillierter anhand von Ausführungsbeispielen beschrieben.
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Es zeigen:
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1 ein Funktionsschaltbild einer Ausführungsform mit einstellbarer resistiver Terminierung,
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2 ein Funktionsschaltbild einer Ausführungsform ohne resistive Terminierung direkt zwischen den differentiellen Leitungseingängen,
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3 ein Funktionsschaltbild einer Ausführungsform als Single-Ended Variante,
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4 eine Schaltung mit NMOS DC-Treiber,
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5 eine Schaltung mit PMOS DC-Treiber,
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6 den Verlauf von Eingangs- und Ausgangsspannung der differentiellen Leitung bei kapazitiver Einkopplung,
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7 den Verlauf von Eingangs- und Ausgangsspannung der differentiellen Leitung bei kapazitiver und resistiver Einkopplung, bei optimalem DC-Pegel, und
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8 den Verlauf von Eingangs- und Ausgangsspannung der differentiellen Leitung bei kapazitiver und resistiver Einkopplung, bei zu hohem DC-Pegel.
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1 zeigt eine Ausführungsbeispiel mit einstellbarer resistiver Terminierung 17 zwischen erstem 12 und zweitem 13 Leitungsstrang der differentiellen on-Chip Leitung 11. Daten werden am differentiellen Dateneingang 16, welcher auf CMOS-Pegel liegt, über kapazitive Treiber 14 in den ersten 12 und komplementär in den zweiten 13 Leitungsstrang eingekoppelt. Die Daten werden zudem parallel über resistive Treiber 15 in den ersten 11 und komplementär in den zweiten 12 Leitungsstrang derart eingekoppelt, dass sich ein definierter differentieller Gleichspannungspegel auf der on-chip Leitung 11 einstellt, so dass am Ausgang 19 der Leitung der gleiche logische Wert wie der des am Dateneingang 16 anliegenden Datums mittels eines differentiellen Empfangsverstärkers 18 detektiert wird.
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Liegt eine logische Eins am Dateneingang 16 an, so wird der erste Leitungsstrang 12 mit einem ersten und der zweite Leitungsstrang 13 mit einem zweiten Referenzpotential beaufschlagt. Liegt eine logische Null am Dateneingang 16 an, so kehren sich die Potentialverhältnisse gerade um. Die Differenz zwischen erstem und zweiten Referenzpotential ist dabei kleiner als die Betriebsspannung VDD. Zusätzlich ist zwischen erstem 12 und zweitem 13 Leitungsstrang eine einstellbare resistive Terminierung 17 geschaltet, mit der sich das differentielle Gleichspannungspotential auf der differentiellen on-Chip Leitung 11 definieren lässt. Erstes und zweites Referenzpotential sind hier fest vorgegeben.
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2 zeigt ein zweites Ausführungsbeispiel, dass sich vom ersten Ausführungsbeispiel dadurch unterscheidet, dass das erste und zweite Referenzpotential des DC-Treibers mittels eines Spannungsteilers 21, 22 eingestellt werden, so dass hier keine einstellbare resistive Terminierung zwischen den Leitungssträngen erforderlich sind. Hinsichtlich der Referenzen wird auf 1 Bezug genommen.
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3 zeigt ein drittes Ausführungsbeispiel in Form einer single-ended Variante, wobei die Daten nicht differentiell übertragen werden. Zur Detektion dient ein differentieller Empfangsverstärker der an dessen negativem Eingang ein drittes Referenzpotential anliegt. Erstes, zweites und drittes Referenzpotential werden hierbei so eingestellt, dass der differentielle Gleichspannungspegel am Eingang des differentiellen Empfangsverstärkers jederzeit logisch definiert ist.
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4 zeigt eine Schaltung, wobei der DC Treiber mit NMOS-Transistoren realisiert ist. Die Mittel zur resistiven Einkopplung weisen einen Spannungsteiler in Form eines ersten 44a, zweiten 44b, dritten 45a und vierten 45b NMOS Transistors auf. Source des ersten NMOS-Transistors 44a und Drain des dritten NMOS-Transistors 45a sind miteinander verbunden sind. Source des zweiten NMOS-Transistors 44b und Drain des vierten NMOS-Transistors 45b sind miteinander verbunden. Drain des ersten NMOS-Transistors 44a und Drain des zweiten NMOS-Transistors 44b sind miteinander verbunden und liegen auf einem positiven Potential VDDnoc. Source des ersten NMOS-Transistors 44a und Drain des dritten NMOS-Transistors 45a sind mit dem negativen Ausgang 47a der Schaltung verbunden. Source des zweiten NMOS-Transistors 44b und Drain des vierten NMOS-Transistors 45b sind mit dem positiven Ausgang 47b der Schaltung verbunden. Gate des dritten MMOS-Transistors 45a und Gate des zweiten NMOS-Transistors 44b sind mit dem positiven Eingang 41a der Schaltung verbunden. Gate des vierten NMOS-Transistors 45b und Gate des ersten NMOS-Transistors 44a sind mit dem negativen Eingang 41b der Schaltung verbunden. Source des zweiten NMOS-Transistors 45a und Source des vierten NMOS-Transistors 45b liegen auf einem gemeinsamen Massepotential.
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Wenn die Transistoren „an” sind, dann befinden sie sich im linearen Bereich (Triode Region). In diesem Bereich verhalten sich ihre Drain-Source Strecken wie Widerstände, deren Widerstandswert durch die Gate-Source-Spannung gesteuert werden kann. Die Gate-Source Spannung ist hier nahezu konstant. Die Schaltung verhält sich damit elektrisch wie ein ohmscher Spannungsteiler.
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Zwischen negativem Ausgang 47a und positivem Ausgang 47b der Schaltung ist eine Reihenschaltung fünfter NMOS-Transistoren 46 geschaltet, deren Gates in Abhängigkeit des Steuerwortes mit einer Spannung beaufschlagt werden. Hierdurch wird eine einstellbare resistive Terminierung in Form eines Spannungsteilers zum Erzeugen von ersten zweitem Referenzpotential realisiert.
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5 zeigt eine analoge Schaltung, wobei der DC Treiber mit PMOS Transistoren realisiert ist. Die Mittel zur resistiven Einkopplung weisen einen Spannungsteiler in Form eines ersten 54a, zweiten 54b, dritten 55a und vierten 55b PMOS Transistors auf. Drain des ersten PMOS-Transistors 54a und Source des dritten PMOS-Transistors 55a sind miteinander verbunden. Drain des zweiten PMOS-Transistors 54b und Source des vierten PMOS-Transistors 55b sind miteinander verbunden. Source des ersten PMOS-Transistors 54a und Source des zweiten PMOS-Transistors 54b liegen auf einem positiven Betriebspotential. Drain des ersten PMOS-Transistors 54a und Source des dritten PMOS-Transistors 55a sind mit dem negativen Ausgang 57a der Schaltung verbunden. Drain des zweiten PMOS-Transistors 54b und Source des vierten PMOS-Transistors 55b sind mit dem positiven Ausgang 57b der Schaltung verbunden. Gate des dritten PMOS-Transistors 55a und Gate des zweiten PMOS-Transistors 54b sind mit dem negativen Eingang 51b der Schaltung verbunden. Gate des vierten PMOS-Transistors 55b und Gate des ersten PMOS-Transistors 54a sind mit dem positiven Eingang 51a der Schaltung verbunden. Drain des dritten PMOS-Transistors 55a und Drain des vierten PMOS-Transistors 55b sind miteinander verbunden sind und liegen auf einem gemeinsamen Potential VSSnoc. Zwischen negativem Ausgang 57a und positivem Ausgang 57b der Schaltung ist eine Reihenschaltung fünfter PMOS-Transistoren 56 angeordnet, deren Gates in Abhängigkeit des Steuerwortes mit einer Spannung beaufschlagt werden und die der Einstellung des DC-Pegels dient. Für den Fall, dass eine logische EINS übertragen wird ist der zweite 54b und der dritte 55a Transistor auf an. Für den Fall, dass eine logische NULL übertragen wird, ist der erste 54a und vierte 55b Transistor auf an. Wenn die Transistoren „an” sind, dann befinden sie sich im linearen Bereich (Triode Region). In diesem Bereich verhalten sich ihre Drain-Source Strecken wie Widerstände, deren Widerstandswert durch die Gate-Source-Spannung gesteuert werden kann. Die Gate-Source Spannung ist hier nahezu konstant. Die Schaltung verhält sich damit elektrisch wie ein ohmscher Spannungsteiler.
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Die fünften Transistoren 56 sind immer an und bilden die einstellbare resistive Terminierung zwischen den Leitungssträngen in Form eines Spannungsteilers.
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6 zeigt Eingangsspannung 61 und Ausgangsspannung 62 bei Abwesenheit des zusätzlichen resisitiven DC-Treibers. Der logische differentielle Pegel ist undefiniert. Das Ergebnis der logischen Detektion ist zufällig in Abhängigkeit des Rauschens des Empfangsverstärkers.
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7 zeigt Eingangsspannung 71 und Ausgangsspannung 72 der Leitung in Anwesenheit des zusätzlichen resistiven DC-Treibers. Der differentielle DC-Pegel ist auf einen Wert eingestellt, der dem durch den AC Treiber eingekoppelten Hub entspricht. Damit ist der differentielle logische Pegel am Leitungsausgang sowohl bei konstantem Eingangssignal als auch bei einer Signaltransition stets definiert.
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8 zeigt Eingangsspannung 81 und Ausgangsspannung 82 der Leitung in Anwesenheit des zusätzlichen resistiven DC-Treibers. Der differentielle DC-Pegel ist auf einen Wert eingestellt, der zu hoch im Vergleich zu dem durch den AC Treiber eingekoppelten Hub ist. Damit ist der differentielle logische Pegel am Leitungsausgang zwar bei konstantem Eingangssignal aber nicht bei einer Signaltransition definiert. Dies illustriert die Notwendigkeit, den DC Hub an den AC Hub anzupassen, was durch die resistive Terminierung in dieser Erfindung gelöst wird.
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Die Erfindung wurde anhand von Beispielen und den Figuren näher erläutert, wobei diese die Darstellung die Erfindung nicht einschränken soll. Es versteht sich, dass Fachleute Änderungen und Abwandlungen machen können, ohne den Umfang der folgenden Ansprüche zu verlassen. Insbesondere umfasst die Erfindung Ausführungsformen mit jeglicher Kombination von Merkmalen der verschiedenen Ausführungsformen, die hier beschrieben sind.
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Bezugszeichenliste
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- 11
- differentielle on-Chip Leitung
- 12
- erster Leitungsstrang
- 13
- zweiter Leitungsstrang
- 14
- Mittel zur kapazitiven Einkopplung
- 15
- Mittel zur resistiven Einkopplung
- 16
- differentieller Dateneingang
- 17
- einstellbare resistive Terminierung
- 18
- differentieller Empfangsverstärker
- 19
- Datenausgang
- 21
- erster Spannungsteiler
- 22
- zweiter Spannungsteiler
- 41a
- positiver Eingang
- 41b
- negativer Eingang
- 42a
- erster Drain-gekoppelter CMOS Inverter
- 42b
- zweiter Drain-gekoppelter CMOS Inverter
- 43a
- erste Kapazität
- 43b
- zweite Kapazität
- 44a
- erster NMOS Transistor
- 44b
- zweiter NMOS Transistor
- 45a
- dritter NMOS Transistor
- 45b
- vierter NMOS Transistor
- 46
- fünfter NMOS Transistor
- 47a
- negativer Ausgang
- 47b
- positiver Ausgang
