DE102005046192B4

DE102005046192B4 - Ausgangschaltung für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers und zum Ausgeben eines hochfrequenten Signals sowie ein Verfahren zum Betreiben einer Ausgangsschaltung

Info

Publication number: DE102005046192B4
Application number: DE102005046192A
Authority: DE
Inventors: Dirk Friebe
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-09-27
Filing date: 2005-09-27
Publication date: 2007-09-20
Anticipated expiration: 2025-09-28
Also published as: US20070085561A1; DE102005046192A1

Abstract

Ausgangsschaltung (20) für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers und zum Ausgeben eines hochfrequenten differenziellen Ausgangssignals zwischen einem ersten und einem zweiten Ausgangsknoten für einen Speicherbaustein,
mit einer Differenzverstärkereinheit, die umfasst:
– eine erste Schalteinrichtung (25) und einen ersten Abschlusswiderstand (26), die in Reihe zwischen einem hohen Versorgungspotential (V_DD) und einem niedrigen Versorgungspotential (GND) geschaltet sind und zwischen denen der erste Ausgangsknoten (K₁) vorgesehen ist,
– eine zweite Schalteinrichtung (28) und einen zweiten Abschlusswiderstand (29), die in Reihe zwischen dem hohen Versorgungspotential (V_DD) und dem niedrigen Versorgungspotential (GND) geschaltet sind und zwischen denen der zweite Ausgangsknoten (K₂) vorgesehen ist, wobei der erste Abschlusswiderstand (26) und der zweite Abschlusswiderstand (29) vorgesehen sind, um den ersten und den zweiten Ausgangsknoten (K₁, K₂) gegen eines der Versorgungspotentiale zu terminieren; und
mit einer Steuereinheit (21), die eine der ersten und der zweiten Schalteinrichtung (25, 28) bei einem vorzunehmenden...

Description

Die Erfindung betrifft eine Ausgangsschaltung für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers und zum Ausgeben eines hochfrequenten Signals. Die Erfindung betrifft weiterhin ein Verfahren zum Ansteuern eines solchen Hub-Bausteins zum Empfangen von Daten eines Speichercontrollers, mit dem ein hochfrquentes Signal ausgegeben werden soll.

Neuartige Speichermodule weisen einen Hub-Baustein auf, der hochfrequente externe Signale mit serialisierten Daten empfängt, diese parallelisiert und an Speicherbausteine des Speichermoduls weiterleitet, wenn eines oder mehrere der Speicherbausteine adressiert ist. Ist keiner der Speicherbausteine adressiert, seriellisiert der Hub-Baustein die empfangenen Daten, um diese z. B. zu einem Hub-Baustein eines nachgeschalteten Speichermoduls zu übertragen. Derartige Speichermodule werden auch Fully Buffered DIMMs (FB-DIMMs) genannt. Damit sind schnellere Speicherzugriffsgeschwindigkeiten möglich und die Gesamtspeicherkapazität pro Modul ist gegenüber herkömmlichen Speichermodulen vergrößert. Solche Fully Buffered DIMMs werden hintereinander in Form einer Daisy Chain geschaltet, so dass zwischen den Speichermodulen lediglich eine Punkt-zu-Punkt Signalverbindung zwischen den Hub-Bausteinen des jeweiligen Speichermoduls, die auch Advanced Memory Buffers (AMB) genannt werden, besteht.

Um eine sichere Signalübertragung auch bei hohen Datenübertragungsraten, wie beispielsweise zwischen 3,2 Gbit/s bis 4,8 Gbit/s zu gewährleisten, muss bei der Signalausgabe des Hub-Bausteins bestimmte von der Spezifikation vorgegebene Anfor derungen erfüllt werden. Es müssen beispielsweise zwei Datenströme in einem Transmitter des Hub-Bausteins, die jeweils einen Signalhub von 0 bis V_DD aufweisen, seriellisiert und zu einem differenziellen Datensignal gewandelt werden, der einen von dem ursprünglichen Signalhub abweichenden üblicherweise niedrigen Signalpegelhub aufweist. Zusätzlich müssen die Ausgänge über eine 50Ω Terminierung zum Massepotential referenziert sein. Eine weitere Anforderung besteht darin, dass das Mittenpotential zwischen den beiden Ausgangsknoten möglichst konstant ist und beim Schalten der Ausgangsknoten von einem Signalzustand auf einen weiteren nicht wesentlich von dem Mittenpotential zwischen dem hohen Signalpegel und dem niedrigen Signalpegel des Ausgangssignals abweicht. Dies ist für einen fehlerfreien Empfang der hochfrequenten Signale auf Empfängerseite notwendig.

Während der Hub-Baustein zur Reduzierung des Stromverbrauchs üblicherweise mit CMOS-Logik realisiert wird, wird, der Ausgangstreiber mithilfe einer sog. Common Mode Logic (CML) Schaltungstechnik realisiert, um die hohen Signalübertragungsraten zu erreichen. Insbesondere bei Verwendung von NMOS-Feldeffekttransistoren können dabei sehr hohe Geschwindigkeiten erreicht werden. Bei der Verwendung von NMOS-Feldeffekttransistoren lässt sich in einfacher Weise eine Terminierung gegenüber dem hohen Versorgungspotential V_DD erreichen, nicht jedoch gegenüber dem Massepotential, wie in der Spezifikation für den Hub-Baustein gefordert ist. Bei einer Terminierung zu dem Massepotential, wie sie im Fall des Hub-Bausteins für Fully Buffered DIMMs vorgesehen ist, ist eine reine CML-Realisierung aber nur mit PMOS-Transistoren möglich. Da PMOS-Transistoren bei gleicher Dimensionierung in der Regel um einiges langsamer schalten, als NMOS-Transistoren ist dadurch eine geforderte Datenübertragungsrate von 4,8 Gbit/s nicht mehr erreichbar. Dies kann durch geeignete Maßnahmen, z. B. größere Dimensionierung der PMOS-Transistoren, durch das Vorsehen von passiven oder aktiven Spulen, annähernd kompensiert werden, es wird jedoch dadurch eine erhöhte Fläche bei der Realisierung eines solchen Ausgangstreibers in der integrierten Schaltung des Hub-Bausteins notwendig.

Die Ausgangsschaltung eines solchen Hub-Bausteins wird üblicherweise in mehreren Stufen aufgebaut, in denen das CMOS-Ausgangssignal in ein CML-Signal umgewandelt werden muss. Ein grundsätzlicher Nachteil, bei mehreren Stufen die Ausgangsschaltung mit Common Mode Logic aufzubauen, besteht in der hohen Leistungsaufnahme von CML-Logik. Unabhängig vom Eingangssignal fließt ein statischer Strom, der durch die Amplitude und den Terminierungswiderstand am Ausgang der Ausgangsschaltung bestimmt wird.

Aus der Druckschrift JP 203258736 A ist ein Sensor zum Empfangen von Lichtsignalen offenbart, der zum Durchführen einer Datenkommunikation mit hohen Geschwindigkeiten über einen Hub-Baustein oder mehreren davon räumlich getrennten Knoten verwendet werden kann.

Es ist Aufgabe der vorliegenden Erfindung eine Ausgangsschaltung für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers und zum Ausgeben eines hochfrequenten differenziellen Signals zur Verfügung zu stellen, mit dem sich die vorgegebenen Spezifikationen einhalten lassen und die zudem eine gegenüber dem Stand der Technik verringerte Leistungsaufnahme aufweist.

Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben einer Ausgangsschaltung zur Verfügung zu stellen, mit dem die Ausgangsschaltung so betreibbar ist, dass die vorgegebenen Spezifikationen eingehalten werden können.

Diese Aufgabe wird durch die Ausgangsschaltung nach Anspruch 1 sowie durch das Verfahren zum Ansteuern einer Ausgangsschaltung nach Anspruch 8 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Ausgangsschaltung für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers und zum Ausgeben eines hochfrequenten differenziellen Ausgangssignals zwischen einem ersten und einem zweiten Ausgangsknoten für einen Speicherbaustein vorgesehen. Die Ausgangsschaltung weist eine Differenzverstärkereinheit auf, die eine erste Schalteinrichtung und einen ersten Abschlusswiderstand, die in Reihe zwischen einem hohen Versorgungspotential und einem niedrigen Versorgungspotential geschaltet sind und zwischen denen der erste Ausgangsknoten vorgesehen ist, sowie eine zweite Schalteinrichtung und einen zweiten Abschlusswiderstand aufweist, die in Reihe zwischen dem hohen Versorgungspotential und dem niedrigen Versorgungspotential geschaltet sind und zwischen denen der zweite Ausgangsknoten vorgesehen ist. Der erste Abschlusswiederstand und der zweite Abschlusswiderstand sind vorgesehen, um den ersten und den zweiten Ausgangsknoten gegen eines der Versorgungspotentiale zu terminieren. Ferner umfasst die Ausgangsschaltung eine Steuereinheit, die eine der ersten und zweiten Schalteinrichtung bei einem vorzunehmenden Pegelwechsel des Ausgangssignals öffnet und die jeweils andere schließt und derart ansteuert, dass die zu schließende Schalteinrichtung zeitlich nach der zu öffnenden Schalteinrichtung geschaltet wird.

Die erfindungsgemäße Ausgangsschaltung hat den Vorteil, dass ein Zustand, bei dem beide Schalteinrichtungen geschlossen sind, im Wesentlichen vermieden wird. Beim Übertragen von hochfrequenten differenziellen Ausgangssignalen ist es insbesondere bei der Übertragung von Signalen zwischen Hub-Bausteinen für Fully Buffered DIMM Speichermodule wünschenswert, dass das Mittenpotential (Common Mode Potential) möglichst konstant bleibt, jedenfalls aber ein Einbruch des Mittenpotentials auf das niedrige Versorgungspotential vermieden werden soll. Dadurch, dass durch das aufeinanderfolgende Schalten ein kurzzeitiger Schaltzustand vermieden wird, bei dem beide Schalteinrichtungen geschlossen sind, wird daher verhindert, dass aufgrund der ersten und des zweiten Abschlusswiderstandes das Mittenpotential sich in Richtung eines der Versorgungspotentiale, gegen das die Abschlusswiderstände terminiert sind, verändert.

Vorzugsweise kann der erste Abschlusswiederstand den ersten Ausgangsknoten und der zweite Abschlusswiederstand den zweiten Ausgangskonten gegen das niedrige Versorgungspotential terminieren, insbesondere gegen ein Massepotential. Auf diese Weise kann eine Ausgangsschaltung geschaffen werden, die den Spezifikationen für eine Ausgangsschaltung für ein Fully Buffered DIMM Speichermodul entspricht.

Gemäß einer bevorzugten Ausführungsform kann die Steuereinheit die Schalteinrichtungen so ansteuern, dass das Schließen der zu schließenden Schalteinrichtung gegenüber dem Öffnen der zu öffnenden Schalteinrichtung verzögert wird. Dies stellt eine einfache Weise dar, die Schalteinrichtungen zueinander versetzt zu schalten.

Weiterhin kann zum Bereitstellen des hohen und niedrigen Versorgungspotentials eine einstellbare Stromquelle vorgesehen sein, deren Stromstärke abhängig von einem gewünschten Pegelhub des Ausgangssignals eingestellt ist. Auf diese Weise kann der durch die Spezifikation vorgegebene Pegelhub des Ausgangssignals eingestellt werden.

Gemäß einer bevorzugten Ausführungsform der Erfindung kann mindestens eine der ersten und der zweiten Schalteinrichtung mithilfe von zwei parallel geschalteten Transistoren mit zueinander komplementären Leitfähigkeitstyp ausgebildet sein. Insbesondere kann die Steuereinheit Ansteuersignale generieren, die an Steuereingänge der komplementären Transistoren angelegt sind, wobei die Ansteuersignale für die bei einem Signalwechsel zu schließende Schalteinrichtung eine reduzierte Flankensteilheit gegenüber der Flankensteilheit der Ansteuersignale für die zu öffnende Schalteinrichtung aufweisen. Die reduzierte Flankensteilheit bewirkt, dass der Schaltzeitpunkt der Transistoren später erreicht wird, gegenüber einem Schaltzeitpunkt bei nicht reduzierter Flankensteilheit. Auf diese Weise kann eine Verzögerung des Schaltzeitpunktes dadurch in einfacher Weise erreicht werden.

Zum Generieren der Ansteuersignale kann die Steuereinheit eine Vortreibereinheit mit mehreren Vortreibern aufweisen, wobei jeder Vortreiber ein Ansteuersignal mit jeweils einer hö heren Flankensteilheit in einer ersten Flankenrichtung und einer niedrigeren Flankensteilheit in einer zweiten Flankenrichtung bereitstellt, wobei zumindest eine der Schalteinrichtungen, die zwei Transistoren mit komplementärem Leitfähigkeitstyp aufweist, so mit zwei Vortreibern verbunden ist, dass beim Schließen der Schalteinrichtung beide Transistoren mit der Flanke des entsprechenden Ansteuersignals angesteuert werden, die die niedrigere Flankensteilheit aufweist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Ansteuern einer Ausgangsschaltung für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers für die Ausgabe eines hochfrequenten differenziellen Ausgangssignals zwischen einem ersten Ausgangsknoten und einem zweiten Ausgangsknoten für einen Speicherbaustein vorgesehen. Die Ausgangsschaltung weist dabei eine erste Schalteinrichtung und einen ersten Abschlusswiderstand, die in Reihe zwischen einem hohen Versorgungspotential und einem niedrigen Versorgungspotential geschaltet sind und zwischen denen der erste Ausgangsknoten vorgesehen ist, sowie eine zweite Schalteinrichtung und einen zweiten Abschlusswiderstand auf, die in Reihe zwischen dem hohen Versorgungspotential und den niedrigen Versorgungspotential geschaltet sind und zwischen denen der zweite Ausgangsknoten vorgesehen ist. Erfindungsgemäß wird eine der ersten und der zweiten Schalteinrichtung bei vorzunehmenden Pegelwechsel des Ausgangssignals geöffnet und die jeweils andere geschlossen und derart angesteuert, dass die zu öffnende Schalteinrichtung zeitlich vor der zu schließenden Schalteinrichtung geschaltet wird. Das erfindungsgemäße Verfahren hat den Vorteil, dass eine Ausgangsschaltung zum Betreiben eines hochfrequenten Ausgangssignals, insbesondere für einen Hub-Baustein in einem Fully Buffered DIMM Speichermodul so betrieben werden kann, dass ein Mittenpotential des Ausgangssignals sich während der Schaltphase nicht in Richtung des Versorgungspotentials ändert, zu dem die Abschlusswiderstände terminiert sind.

Die Schalteinrichtungen können so angesteuert werden, dass bei einem vorzunehmenden Wechsel des Pegels des Ausgangssignals das Schließen der zu schließenden Schalteinrichtung gegenüber dem Öffnen der zu öffnenden Schalteinrichtung verzögert wird.

Gemäß einer bevorzugten Ausführungsform kann mindestens eine der ersten oder zweiten Schalteinrichtung mithilfe von zwei parallel geschalteten Transistoren mit zueinander komplementären Leitfähigkeitstypen ausgebildet sein, wobei Ansteuersignale an Steuereingängen der komplementären Transistoren angelegt werden, so dass die Ansteuersignale für die Transistoren der bei einem Signalwechsel zu schließenden Schalteinrichtung eine reduzierte Flankensteilheit gegenüber der Flankensteilheit der Ansteuersignale für die entsprechend andere Schalteinrichtung aufweisen.

Für jeden der Steuereingänge der Transistoren der ersten und der zweiten Schalteinrichtung kann ein Ansteuersignal mit jeweils einer hohen Flankensteilheit in einer ersten Flankenrichtung und einer niedrigen Flankensteilheit in einer zweiten Flankenrichtung bereitgestellt werden, wobei bei dem Wechsel des Pegels des Ausgangssignals beim Schließen der entsprechenden Schalteinrichtung beide Transistoren durch das jeweilige Ansteuersignal mit der niedrigeren Flankensteilheit angesteuert werden.

Bevorzugte Ausführungsformen der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Blockschaltbild einer Ausgangsschaltung für einen Hub-Baustein in einem Fully Buffered DIMM Speichermodul gemäß dem Stand der Technik;
2 ein Schaltbild für eine Ausgangsschaltung in einem Hub-Baustein gemäß dem Stand der Technik;
3 ein Schaltbild für eine Ausgangsschaltung gemäß einer bevorzugten Ausführungsform der Erfindung; und
4 Signalzeitdiagramme der Ansteuersignale für die Vortreiber in der Ausführungsform der erfindungsgemäßen Ausgangsschaltung gemäß der 3.
Neuartige Fully Buffered DIMM Speichermodule weisen neben Speicherbausteinen auch einen sog. Hub-Baustein auf, über den die Speicherbausteine mit einem Speicherkontroller kommunizieren. Der Hub-Baustein ist mit dem Speicherkontroller über eine Punkt-zu-Punkt Verbindung verbunden, die es ermöglicht, Daten mit sehr hohen Geschwindigkeiten zu übertragen. Der Hub-Baustein ist so vorgesehen, dass die Datenübertragung von und zu dem Speicherkontroller im Wesentlichen seriell durchgeführt wird. Empfangene Daten werden dann in dem Hub-Baustein parallelisiert und im Falle einer Adressierung eines der Speicherbausteine diesem zur Verfügung gestellt. Zu sendende Daten werden von dem Hub-Baustein zunächst seriellisiert und über eine Ausgangsschaltung seriell mit einer hohen Übertragungsrate von bis zu 4,8 Gbit/sec über eine weitere Punkt-zu-Punkt Verbindung entweder an den Speicherkontroller oder an einen weiteren Hub-Baustein in einem nächsten Fully Buffered DIMM Speichermodul gesendet. Bei mehreren Fully Buffered DIMM Speichermodulen werden diese vorzugsweise in Form einer Daisy Chain miteinander verbunden, d. h. Daten werden nicht von dem Speicherkontroller an jedes der Fully Buffered DIMM Speichermodule direkt übermittelt (sternförmig), sondern werden über getrennte Hin- und Rückleitungen zunächst an ein erstes Speichermodul und von dort an ein zweites Speichermodul gesendet oder von einem zweiten Speichermodul über das erste Speichermodul in dem Speicherkontroller empfangen.
Um die hohen Übertragungsraten zur Verfügung stellen zu können, müssen die Ausgangsschaltungen eines solchen Hub-Bausteins in geeigneter Weise ausgebildet sein. Insbesondere müssen die Ausgangsschaltungen ein Ausgangssignal bereitstellen, das bestimmten Spezifikationen genügt, die hinsichtlich der Fully Buffered DIMM-Speichermodule voraussichtlich in Kürze von der JEDEC zur Verfügung gestellt wird. Bereits bekannte Anforderungen an die Ausgangsschaltung in einem solchen Hub-Baustein bestehen darin, dass eine Datenübertragungsrate von mindestens 4,8 Gbit/sec erreicht werden muss. Das Ausgangssignal soll als differenzielles Ausgangssignal bereitgestellt werden, das gegen das Massepotential terminiert ist und das einen vorbestimmten von der Versorgungsspannung verschiedenen Signalhub von 250 bis 450 mV single ended (an einem Ausgangsknoten) aufweist. Ferner soll erreicht werden, dass die Mittenspannung des differenziellen Ausgangssignals auch während der Pegelwechsel möglichst konstant bleibt, um empfängerseitig eine sichere Funktion der Eingangsschaltung, auf die das differentielle Ausgangssignal getrieben wird, zu gewährleisten.
Das Seriellisieren der in dem Hub-Baustein vorliegenden parallelen Daten erfolgt mehrstufig, wobei einer Ausgangsschaltung z. B. zwei bereits teilweise seriellisierten Datensignale data0, data1 bereitgestellt werden. Ein Blockschaltbild einer Ausgangsschaltung gemäß dem Stand der Technik ist in 1 dargestellt. Die teilweise seriellisierten Daten data0, data1 werden einem 2:1-Muliplexer 1 zugeführt, der die Daten seriellisiert und als ein differenzielles Ausgangssignal data01P, data01N einer Vortreiberschaltung 2 zur Verfügung stellt. Die Vortreiberschaltung generiert Ansteuersignale für entsprechende Schalteinrichtungen eines Ausgangstreibers 3, um das differenzielle Ausgangssignal DTP, DTN zu erzeugen.
In 2 sind ein Beispiel für einen Vortreiber und einen Ausgangstreiber der 1 als Schaltbild detailliert dargestellt. Die Ausgangsschaltung der 2 umfasst einen Vortreiber 10, der in Form einer Differenzverstärkerschaltung ausgebildet ist und ein differenzielles Eingangssignal PMOS_P, PMOS_N empfängt. Die Differenzverstärkerschaltung weist zwei Strompfade mit jeweils einem PMOS-Transistor 11 und einen dazu in Reihe geschalteten Abschlusswiderstand 12 auf, wobei zwischen dem PMOS-Transistor 11 und dem Abschlusswiderstand 12 der jeweilige Ausgangsknoten zum Ausgeben eines differenziellen Steuersignals V_s angeordnet ist. Das differenzielle Steuersignal V_s weist einen an die Spezifikation angepassten Signalhub auf, der durch eine Stromquelle 13 eingestellt werden kann. Das auszugebende Signal wird differentiell an entsprechende Steuereingänge der PMOS-Transistoren 11 angelegt. Das von dem Vortreiber 10 ausgegebene differentielle Steuersignal V_S wird einem Ausgangstreiber 15 zur Verfügung gestellt, der einen weiteren Differenzverstärker aufweist, der gleichartig zu dem Differenzverstärker des Vortreibers 10 ausgebildet ist. Die Ausgangsknoten des Vortreibers 10 sind mit den Steueranschlüssen der PMOS-Transistoren des weiteren Differenzverstärkers des Ausgangstreibers 15 verbunden. Der weitere Differenzverstärker weist in jedem Strompfad einen PMOS-Transistor 16 und einen Abschlusswiderstand 17 auf, die in Reihe geschaltet sind, und zwischen denen der jeweilige Ausgangsknoten zum Ausgeben des Ausgangssignals vorgesehen ist. Der jeweilige Abschlusswiderstand 17 ist mit einem Anschluss mit dem Massepotential verbunden und bildet damit eine neue Terminierung gegen das Massepotential. Es ist eine weitere Stromquelle 18 vorgesehen, mit der der Signalhub des Ausgangssignals gemäß der Spezifikation eingestellt werden kann.
Eine solche Ausgangsschaltung hat den Nachteil, dass bei der Verwendung von PMOS-Transistoren bei vorgegebener Fläche nur eine geringere Datenübertragungsfrequenz erreicht werden kann, als bei der Verwendung von NMOS-Transistoren. NMOS-Transistoren könnten zum Aufbau einer solchen Ausgangsschaltung zwar verwendet werden, jedoch nur, wenn die Ausgangsknoten gegenüber dem hohen Versorgungspotential terminiert würden. Dies ist jedoch spezifikationsgemäß nicht zulässig.
Erfindungsgemäß ist eine Ausgangsschaltung vorgesehen, wie sie in 3 dargestellt ist. Die erfindungsgemäße Aus gangsschaltung 20 umfasst eine Vortreiberschaltung 21 und eine Ausgangsstufe 22, die eine Differenzverstärkerschaltung 23 umfasst. Die Differenzverstärkerschaltung 23 weist einen ersten Strompfad 24 und einen zweiten Strompfad 27 auf. Der erste Strompfad umfasst eine erste Schalteinrichtung 25 und einen Widerstand 26, die in Reihe zwischen einem hohen Versorgungspotential V_DD und einem niedrigen Versorgungspotential GND geschalten sind. Der zweite Strompfad 25 umfasst eine zweite Schalteinrichtung 28 und einen zweiten Widerstand 29, die ebenfalls in Reihe zwischen dem hohen Versorgungspotential V_DD und dem Massepotential GND geschaltet sind. Zwischen der jeweiligen Schalteinrichtung 25, 28 und dem entsprechenden Widerstand 26, 29 befinden sich Ausgangsknoten K₁, K₂ an denen das differentielle Ausgangssignal ausgegeben wird. Die Widerstände 26, 29 sind zwischen dem jeweiligen Ausgangsknoten K₁, K₂ und dem Massepotential angeordnet.
Es ist eine Stromquelle 30 vorgesehen, mit der der Strom durch die Differenzverstärkerschaltung 23 eingestellt werden kann. Die Widerstände 26, 29 sind als Abschlusswiderstände bezüglich der Datenübertragungsleitung, die an die Ausgangsknoten K₁, K₂ angelegt ist, vorgesehen. Insbesondere weisen die Widerstände 26, 29 einen Widerstandswert von jeweils 50Ω auf.
Die Schalteinrichtungen 25, 28 sind jeweils mit zwei parallel geschalteten Transistoren ausgebildet, die erste Schalteinrichtung 25 mit einem ersten p-Kanal-Feldeffekttransistor 31 und einem ersten n-Kanal-Feldeffekttransistor 32 und die zweite Schalteinrichtung 28 mit einem zweiten p-Kanal-Feldeffekttransistor 33 und einem zweiten n-Kanal-Feldeffekttransistor 34. Jeder der p-Kanal-Feldeffekttransistoren 31, 33 und jeder der n-Kanal-Feldeffekttransistoren 32, 34 werden durch ein separates Ansteuersignal S₁ bis S₄ angesteuert.
Das Bereitstellen der Ansteuersignale S₁ bis S₄ erfolgt durch die Vortreiberschaltung 21, wobei jedes der Ansteuersignale S₁ bis S₄ durch einen separaten Vortreiber 41, 42, 43, 44 bereitgestellt wird. Die Ansteuersignale S₁ bis S₄ sind so gewählt, dass bei einem anstehenden Pegelwechsel des Ausgangssignals die Schalteinrichtungen 25, 28 entgegengesetzt zueinander geschaltet werden. D. h. die jeweils offene Schalteinrichtung wird geschlossen und die jeweils geschlossene Schalteinrichtung geöffnet. Um zu vermeiden, dass die Mittenspannung des an den beiden Ausgangsknoten K₁ und K₂ ausgegebenen Ausgangssignals während der Schaltphase gegen das Massepotential einbricht, werden die Ansteuersignale S₁ bis S₄ so vorgesehen, dass die zu schließende Schalteinrichtung verzögert geschlossen wird, so dass der Zustand, dass beide Schalteinrichtungen geschlossen sind, vermieden wird.
Ferner dient der dem PMOS-Transistor parallel geschaltete NMOS-Transistor dazu, den PMOS-Transistor als bandlimitierenden Faktor der Ausgangsstufe zu kompensieren. Damit ergibt sich ein differenzieller P/NMOS-Schalter in der Ausgangsstufe. Durch diesen Aufbau der Schalteinrichtung wird in einem Schritt eine Erweitung der Bandbreite, d. h. eine Erhöhung der Treiberleistung und eine einfache Realisierung einer Signalpegelkonvertierung erreicht.
Der erste p-Kanal-Feldeffekttransistor 31 und der erste n-Kanal-Feldeffekttransistor 32 werden im Wesentlichen mit zueinander inversen Signalpegeln der Ansteuersignale S₁ und S₂ angesteuert. Der zweite p-Kanal-Feldeffekttransistor 33 und der zweite n-Kanal-Feldeffekttransistor 34 werden entsprechend mithilfe zueinander inverser Ansteuersignalpegel S₃ und S₄ angesteuert. Um zu gewährleisten, dass zu keinem Zeitpunkt beide Schalteinrichtungen geschlossen sind, wird das Schalten der zu schließenden Schalteinrichtung verzögert, indem die Flankensteilheit der entsprechende Flanke der Ansteuersignale verringert wird, so dass die Schaltschwelle des jeweiligen p-Kanal-Feldeffekttransistors und n-Kanal-Feldeffekttransistors später erreicht wird, als dies bei einer Flanke mit nicht reduzierter Flankensteilheit der Fall wäre.
Die Vortreiber 41 bis 44 sind jeweils als Inverterschaltung aufgebaut, bei der ein jeweils ein weiterer p-Kanal-Feldeffekttransistor 45 und ein weiterer n-Kanal-Feldeffekttransistor 46 in Reihe zueinander geschaltet sind. An den Steuereingängen des weiteren p-Kanal- und des weiteren n-Kanal-Feldeffekttransistors 45, 46 ist eines von zwei Signalteilen dt_p, dt_n des auszugebenen differentiellen Ausgangssignals angelegt. An den ersten und dritten Vortreiber ist eingangsseitig der Signalteil dt_p und an den zweiten und vierten Vortreiber ist eingangsseitig der Signalteil dt_n angelegt.
Die unterschiedliche Flankensteilheit der steigenden und fallenden Flanke kann beispielsweise durch die Kanalweite des weiteren p-Kanal-Feldeffekttransistors 45 bzw. n-Kanal-Feldeffekttransistors 46 in jedem der Vortreiber eingestellt werden. Soll die steigende Flanke des Ansteuersignals in ihrer Flankensteilheit reduziert werden, muss die Treiberfähigkeit, d. h. die Kanalweite des p-Kanal-Feldeffekttransistors 45 entsprechend reduziert gegenüber der Treiberleistung des n-Kanal-Feldeffekttransistors 46 bzw. dessen Kanalweite sein. Dabei ist zu berücksichtigen, dass die Treiberfähigkeiten von p-Kanal- und n-Kanal-Feldeffekttransistoren unterschiedlich sind, d. h. die Treiberfähigkeit eines n-Kanal-Feldeffekttransistors ist bei gleicher Kanalweite um das etwa Dreifache größer als die Treiberfähigkeit eines entsprechenden p-Kanal-Feldeffekttransistors.
Bezüglich der Dimensionierung der Vortreiber 41, 42, 43, 44 ist jeweils einer der Feldeffekttransistoren mit einer ersten Treiberfähigkeit und der jeweils andere Feldeffekttransistor mit einer dazu reduzierten zweiten Treiberfähigkeit vorzusehen, so dass eine der Flanken des entsprechenden Ansteuersignals S₁ bis S₄ eine reduzierte Flankesteilheit gegenüber der jeweils anderen Flanke aufweist. Die Vortreiber 41 und 44 sowie 42 und 43 sind identisch dimensioniert.
In 4 ist ein Signalzeitdiagramm der Ansteuersignale für das Ausführungsbeispiel der 3 in schematischer Weise dargestellt. Die realen Verläufe der Flanken entsprechen einer Exponentialfunktion mit einem hohen Steigungsbetrag zu Beginn einer einem reduzierten Steigungsbetrag gegen Ende der Flankendauer. Man erkennt, dass die steigende Flanke des Ansteuersignals S₁ und die fallende Flanke des Ansteuersignals S₂ eine reduzierte Flankensteilheit aufweisen, damit diesen Flanken der erste p-Kanal-Feldeffekttransistor und der erste n-Kanal-Feldeffekttransistor 31, 32 vom geöffneten Zustand in den geschlossenen Zustand geschaltet werden sollen. Dieses Schalten soll gegenüber einem Öffnen der zweiten Schalteinrichtung verzögert erfolgen. Aus diesem Grund weisen die steigende Flanke des dritten Ansteuersignals S₃ und die fallende Flanke des vierten Ansteuersignals S₄ keine reduzierte Flankensteilheit auf, so dass die zweite Schalteinrichtung 28 schnellstmöglich in den geöffneten Zustand übergeht.
Im umgekehrten Fall, bei dem an den zweiten Knoten K₂ ein niedriges Ausgangspotential und an den ersten Knoten K₁ ein hohes Ausgangspotential angelegt werden soll, wird dies durch eine fallende Flanke des ersten Ansteuersignals S₁ und eine steigende Flanke des zweiten Ansteuersignals S₂ mit jeweils nicht reduzierter Flankensteilheit erreicht, während die fallende Flanke des dritten Ansteuersignals S₃ und die steigende Flanke des vierten Ansteuersignals S₄ eine verringerte Flankensteilheit aufweisen.
Durch die Verwendung eines p-Kanal- und eines n-Kanal-Feldeffekttransistors zur Realisierung einer der Schalteinrichtungen können diese mit den herkömmlichen CMOS-Spannungspegel nämlich einem hohen Versorgungspotential und einem niedrigen Versorgungspotential angesteuert werden, ohne dass diese auf die entsprechenden CML-Spannungspegel gebracht werden müssen, die für das auszugebende Ausgangssignal vorgesehen sein sollen.
Die entsprechenden Spannungspegel des Ausgangssignals können bei der vorgeschlagenen Ausgangsschaltung durch Einstellen der Stromquelle 30 eingestellt werden, wobei die Pegel der Ansteuersignale der ersten und zweiten n-Kanal- und p-Kanal-Feldeffekttransistoren 31, 32, 33, 34 unkritisch sind.

10: Vortreiberschaltung
11: p-Kanal-Transistoren
12: Widerstände
13: Stromquelle
15: Ausgangstreiber
16: weiterer p-Kanal-Transistoren
17: Widerstände
18: weitere Stromquelle
20: Ausgangsschaltung
21: Vortreiberschaltung
22: Ausgangstreiber
23: Differenzverstärkerschaltung
24: erster Strompfad
25: erste Schalteinrichtung
26: erster Widerstand
27: zweiter Strompfad
28: zweite Schalteinrichtung
29: zweiter Widerstand
30: Stromquelle
31: erster p-Kanal-Feldeffekttransistor
32: erster n-Kanal-Feldeffekttransistor
33: zweiter p-Kanal-Feldeffekttransistor
34: zweiter n-Kanal-Feldeffekttransistor
41: erster Vortreiber
42: zweiter Vortreiber
43: dritter Vortreiber
44: vierter Vortreiber
S₁: erstes Ansteuersignal
S₂: zweites Ansteuersignal
S₃: drittes Ansteuersignal
S₄: viertes Ansteuersignal

Claims

Ausgangsschaltung (20) für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers und zum Ausgeben eines hochfrequenten differenziellen Ausgangssignals zwischen einem ersten und einem zweiten Ausgangsknoten für einen Speicherbaustein, mit einer Differenzverstärkereinheit, die umfasst: – eine erste Schalteinrichtung (25) und einen ersten Abschlusswiderstand (26), die in Reihe zwischen einem hohen Versorgungspotential (V_DD) und einem niedrigen Versorgungspotential (GND) geschaltet sind und zwischen denen der erste Ausgangsknoten (K₁) vorgesehen ist, – eine zweite Schalteinrichtung (28) und einen zweiten Abschlusswiderstand (29), die in Reihe zwischen dem hohen Versorgungspotential (V_DD) und dem niedrigen Versorgungspotential (GND) geschaltet sind und zwischen denen der zweite Ausgangsknoten (K₂) vorgesehen ist, wobei der erste Abschlusswiderstand (26) und der zweite Abschlusswiderstand (29) vorgesehen sind, um den ersten und den zweiten Ausgangsknoten (K₁, K₂) gegen eines der Versorgungspotentiale zu terminieren; und mit einer Steuereinheit (21), die eine der ersten und der zweiten Schalteinrichtung (25, 28) bei einem vorzunehmenden Pegelwechsel des Ausgangssignals öffnet und die jeweils andere schließt und derart ansteuert, dass die zu öffnende Schalteinrichtung (25, 28) zeitlich vor der zu schließenden anderen Schalteinrichtung (25, 28) geschaltet wird.
Ausgangsschaltung (20) nach Anspruch 1, wobei der erste Abschlusswiderstand (26) den ersten Ausgangsknoten (K₁) und der zweite Abschlusswiderstand (29) den zweiten Ausgangsknoten (K₂) gegen das niedrige Versorgungspotential (GND) terminiert.
Ausgangsschaltung (20) nach einem der Ansprüche 1 und 2, wobei die Steuereinheit (21) die Schalteinrichtungen so ansteuert, dass das Schließen der zu schließenden Schalteinrichtung, verzögert wird.
Ausgangsschaltung (20) nach einem der Ansprüche 1 bis 3, wobei zum Bereitstellen des hohen und niedrigen Versorgungspotentials (V_DD, GND) eine einstellbare Stromquelle (30) vorgesehen ist, die abhängig von einem gewünschten Pegelhub des Ausgangssignals eingestellt ist.
Ausgangsschaltung (20) nach einem der Ansprüche 1 bis 4, wobei mindestens eine der ersten und der zweiten Schalteinrichtung (25, 28) mit Hilfe von zwei parallel geschalteten Transistoren (31, 32, 33, 34) mit zueinander komplementärem Leitfähigkeitstyp ausgebildet sind.
Ausgangsschaltung (20) nach Anspruch 5, wobei die Steuereinheit (21) Ansteuersignale generiert, die an Steuereingänge der komplementären Transistoren (31, 32, 33, 34) angelegt sind, wobei die Ansteuersignale für die bei einem Signalwechsel zu schließende Schalteinrichtung (25, 28) eine reduzierte Flankensteilheit gegenüber der Flankensteilheit der Ansteuersignale für die zu öffnende Schalteinrichtung (25, 28) aufweisen.
Ausgangsschaltung (20) nach Anspruch 6, wobei die Steuereinheit (21) zum Generieren jedes der Ansteuersignale eine Vortreibereinheit mit mehreren Vortreibern (41, 42, 43, 44) aufweist, wobei jeder Vortreiber ein Ansteuersignal mit jeweils einer höheren Flankensteilheit in einer ersten Flankenrichtung und einer niedrigeren Flankensteilheit in einer zweiten Flankenrichtung bereitstellt, wobei zumindest eine der Schalteinrichtungen (25, 28) so mit zwei Vortreibern (41, 42, 43, 44) verbunden ist, dass beim Schließen der Schalteinrichtung (25, 28) beide Transistoren mit der Flanke des entsprechenden Ansteuersignals angesteuert werden, die die niedrigere Flankensteilheit aufweist.
Verfahren zum Ansteuern einer Ausgangsschaltung (20) für einen Hub-Baustein zum Empfangen von Daten eines Speichercontrollers für die Ausgabe eines hochfrequenten differentiellen Ausgangssignals zwischen einem ersten Ausgangsknoten und einem zweiten Ausgangsknoten für einen Speicherbaustein, wobei die Ausgangsschaltung aufweist: – eine erste Schalteinrichtung (25) und einen ersten Abschlusswiderstand (26), die in Reihe zwischen einem hohen Versorgungspotential (V_DD) und einem niedrigen Versorgungspotential (GND) geschaltet sind und zwischen denen der erste Ausgangsknoten vorgesehen ist, und – eine zweite Schalteinrichtung (28) und einen zweiten Abschlusswiderstand (29), die in Reihe zwischen dem hohen Versorgungspotential (V_DD) und dem niedrigen Versorgungspotential (GND) geschaltet sind und zwischen denen der zweite Ausgangsknoten vorgesehen ist, wobei eine der ersten und der zweiten Schalteinrichtung (25, 28) bei einem vorzunehmenden Pegelwechsel des Ausgangssignals geöffnet und die jeweils andere geschlossen und derart angesteuert, dass die zu öffnende Schalteinrichtung (25, 28) zeitlich vor der zu schließenden Schalteinrichtung (25, 28) geschaltet wird.
Verfahren nach Anspruch 8, wobei die Schalteinrichtungen (25, 28) so angesteuert werden, dass bei einem vorzunehmenden Wechsel des Pegels des Ausgangssignals das Schließen der zu schließenden Schalteinrichtung gegenüber dem Öffnen der zu öffnenden Schalteinrichtung verzögert wird.
Verfahren nach einem der Ansprüche 8 und 9, wobei mindestens eine der ersten und der zweiten Schalteinrichtung (25, 28) mit Hilfe von zwei parallel geschalteten Transistoren (31, 32, 33, 34) mit zueinander komplementärem Leitfähigkeitstyp ausgebildet sind, wobei Ansteuersignale an Steuereingänge der komplementären Transistoren angelegt werden, so dass die Ansteuersignale für die Transistoren (31, 32, 33, 34) der bei einem Signalwechsel zu schließenden Schalteinrichtung eine reduzierte Flankensteilheit gegenüber der Flankensteilheit der Ansteuersignale für die entsprechend andere Schalteinrichtung aufweisen.
Verfahren nach Anspruch 10, wobei für jeden der Steuereingänge der Transistoren (31, 32, 33, 34) der ersten und der zweiten Schalteinrichtung (25, 28) ein Ansteuersignal mit jeweils einer hohen Flankensteilheit in einer ersten Flankenrichtung und einer niedrigeren Flankensteilheit in einer zweiten Flankenrichtung bereitgestellt wird, wobei bei dem Wechsel des Pegels des Ausgangssignals beim Schließen der entsprechenden Schalteinrichtung (25, 28) beide Transistoren (31, 32, 33, 34) durch das jeweilige Ansteuersignal mit der niedrigeren Flankensteilheit angesteuert werden.