DE10310054A1

DE10310054A1 - Dynamischer Logik-Multiplexer

Info

Publication number: DE10310054A1
Application number: DE10310054A
Authority: DE
Inventors: Todd W. Fort Collins Mellinger; Jonathan E. Fort Collins Lachman; Michael Fort Collins Umphlett
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 2002-06-19
Filing date: 2003-03-07
Publication date: 2004-01-15
Anticipated expiration: 2023-03-08
Also published as: DE10310054B4; US6549060B1

Abstract

Ein dynamischer Logik-Multiplexer weist Pullups bzw. Hochzieheinrichtungen hinsichtlich seiner Eingangssignale auf, die die Eingangssignale hochziehen, wenn dieselben nicht ausgewählt sind. Dies reduziert einen Leckstrom, der zu einem falschen Schalten des Ausgangs beitragen kann. Die Ausgangsstufe des Multiplexers umfaßt einen "gelatchten" dynamischen Knoten, gefolgt durch zwei Verstärkungsstufen, und einen Open-Drain- bzw. Offenen-Drain-Ausgang.

Description

Diese Erfindung bezieht sich allgemein auf digitale integrierte elektronische Schaltungen und insbesondere auf einen digitalen dynamischen Multiplexer (MUX).
Ein Multiplexer (oder MUX oder Datenselektor) weist eine Gruppe von Steuerungseingängen auf, die verwendet wird, um einen einer Gruppe von Dateneingängen auszuwählen und diesen Eingang mit dem Ausgangsanschluß zu verbinden oder den Wert auf diesem Eingang weiterzuleiten. MUXs sind in vielen unterschiedlichen Logikfamilien implementiert, die statische Logikfamilien und dynamische Logikfamilien umfassen. Eine derartige Implementierung eines dynamischen Logik-MUX ist in 1 gezeigt.
Leider leidet der dynamische Logik-MUX aus 1 an zumindest einem Problem. Ein Leckstrom unterhalb einer Schwelle durch Transistoren auf den nicht ausgewählten Eingängen kann bewirken, daß der Ausgang falsch schaltet. Dieses Problem wird verschlimmert, wenn, um die Geschwindigkeit zu erhöhen, die Prozeßtechnologie modifiziert ist, um die Schwellenspannung der Transistoren kleiner zu machen.
Es ist die Aufgabe der vorliegenden Erfindung, einen Multiplexer mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch einen Multiplexer gemäß Anspruch 1, 6 oder 9 gelöst.
Ein dynamischer Logikmultiplexer weist Pullups bzw. Hochzieh-Einrichtungen hinsichtlich seiner Eingangssignale auf, die die Eingangssignale hochziehen, wenn dieselben nicht ausgewählt sind. Dies reduziert einen Leckstrom, der zu einem falschen Schalten des Ausgangs beitragen kann. Die Aus gangsstufe des Multiplexers umfaßt einen „gelatchten" dynamischen Knoten, gefolgt durch zwei Verstärkungsstufen, und einen Open-Drain- bzw. Offenes-Drain-Ausgang.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
1 einen dynamischen Logik-MUX des Stands der Technik; und
2 eine schematische Darstellung eines verbesserten dynamischen Logik-MUX.
1 ist ein dynamischer Logik-MUX des Stands der Technik. In 1 sind nur zwei Dateneingänge (INA und INB), zwei Steuerungseingänge (SELA und SELB) und zwei Eingangsstrukturen (die FETs, die mit den Signalen INA bzw. INB verbunden sind) gezeigt. Es wird jedoch darauf verwiesen, daß diese repräsentativ für potentiell viel mehr Eingänge und Eingangsstrukturen sind, so daß der MUX in 1 repräsentativ für einen Multiplexerentwurf mit entweder einer großen oder einer kleinen Anzahl von Eingängen ist.
2 ist eine schematische Darstellung eines verbesserten dynamischen Logik-MUX. In 2 sind, wie in 1, nur zwei Dateneingänge (INA und INB), zwei Steuerungseingänge (SELA und SELB) und zwei Eingangsstrukturen (230 und 231) gezeigt. Es wird jedoch darauf verwiesen, daß diese repräsentativ für potentiell viel mehr Eingänge und Eingangsstrukturen sind, so daß der MUX in 2 repräsentativ für einen Multiplexerentwurf mit entweder einen großen oder einer kleinen Anzahl von Eingängen ist.
In 2 ist ein Eingang CK mit dem Gate eines p-Kanal-Feldeffekttransistors (PFET) 210 und dem Eingang eines Inverters 226 verbunden. Die Source des PFET 210 ist mit der positiven Versorgungsspannung verbunden und das Drain ist mit einem Knoten MUXIN verbunden. Deshalb wird MUXIN, wenn CK auf einer logisch niedrigen Spannung ist (was eine ausreichend niedrige Spannung ist, um den PFET 210 anzuschalten), durch den PFET 210 auf eine logisch hohe Spannung vorgeladen. Wenn CK auf einer logisch hohen Spannung ist (die ausreichend hoch ist, um den PFET 210 auszuschalten), wird MUXIN nicht vorgeladen oder anderweitig durch den PFET 210 hochgezogen, wobei andere Leitungspfade (wie z. B. die Eingangsstrukturen) frei sind, um MUXIN auf eine logisch niedrige Spannung herunterzuziehen. So ist der MUXIN in Betrieb mit CK, das zwischen einer logisch niedrigen Spannung und einer logisch hohen Spannung umschaltet, ein dynamischer Vorlade-Herunterzieh-Knoten. Es wird darauf verwiesen, daß MUXIN bei einem anderen Ausführungsbeispiel ein dynamischer Knoten des Vorlade-Hochzieh-Typs sein kann.
Der Ausgang des Inverters 226 ist mit einem Knoten NCK verbunden. NCK ist außerdem mit dem Gate eines n-Kanal-Feldeffekttransistors (NFET) 216 verbunden. Die Source des NFET 216 ist mit der negativen Versorgungsspannung verbunden und das Drain des NFET 216 ist mit einem Knoten PD verbunden. Deshalb ist NCK, wenn CK auf einer logisch niedrigen Spannung ist, eine logisch hohe Spannung (die ausreichend hoch ist, um den NFET 216 anzuschalten), wobei PD über den NFET 216 auf eine logisch niedrige Spannung vorgeladen wird. Wenn NCK auf einer logisch niedrigen Spannung ist (d. h. wenn CK auf einer logisch hohen Spannung ist, ist NCK auf einer logisch niedrigen Spannung, die ausreichend niedrig ist, um den NFET 216 abzuschalten), wird PD nicht vorgeladen oder anderweitig durch den NFET 216 heruntergezogen, wobei andere Leitungspfade frei sind, um PD auf eine logisch hohe Spannung hochzuziehen. So ist PD in Betrieb mit CK und NCK, die zwischen einer logisch niedrigen Spannung und einer logisch hohen Spannung umschalten (und NCK umgekehrt zu CK ist), ein dynamischer Vorlade-Hochzieh-Knoten. Es wird darauf verwiesen, daß PD bei einem anderen Ausführungsbeispiel ein dynamischer Knoten des Vorlade-Herunterzieh-Typs sein kann.
In 2 sind Eingangsstrukturen 230 und 231 repräsentative Eingangsstrukturen. Anders ausgedrückt können, wie oben erläutert wurde, diese beiden Strukturen viel mehr ähnlich aufgebaute Eingangsstrukturen darstellen, wodurch es ermöglicht wird, daß eine große Anzahl von Signalen einem Multiplexen unterzogen wird. Die Eingangsstruktur 230 weist FETs 201 und 202 auf. Die Eingangsstruktur 231 weist FETs 203 und 204 auf. Der Steuerungseingang zu der ersten repräsentativen Eingangsstruktur 230 ist SELA und der Dateneingang ist INA. SELA ist mit dem Gate des NFET 201 und PFET 202 verbunden. Die Drains des NFET 201 und PFET 202 sind mit dem Dateneingang INA verbunden. Die Source des PFET 202 ist mit der positiven Versorgungsspannung verbunden. Die Source des NFET 201 ist mit dem Knoten MUXIN verbunden.
Der Steuerungseingang zu der zweiten repräsentativen Eingangsstruktur 231 ist SELB und der Dateneingang ist INB. SELB ist mit den Gates des NFET 203 und PFET 204 verbunden. Die Drains des NFET 203 und PFET 204 sind mit dem Dateneingang INB verbunden. Die Source des PFET 204 ist mit der positiven Versorgungsspannung verbunden. Die Source des NFET 203 ist mit dem Knoten MUXIN verbunden.
Der Knoten MUXIN ist außerdem mit dem Gate von PFET 214 und dem Drain von PFET 212 verbunden. Die Source von PFET 214 ist mit der positiven Versorgungsspannung verbunden und das Drain von PFET 214 ist mit dem Vorlade-Hochzieh-Knoten PD verbunden. Das Gate von PFET 212 ist auch mit dem Vorlade-Hochzieh-Knoten PD verbunden. Die Source von PFET 212 ist mit der positiven Versorgungsspannung verbunden. Der Vorlade-Hochzieh-Knoten PD ist außerdem mit dem Eingang des Inverters 220 und dem Ausgang des Inverters 218 verbunden. Der Ausgang des Inverters 220 ist mit dem Eingang des Inverters 218 verbunden. Deshalb bilden die Inverter 220 und 218 ein Paar von kreuz-gekoppelten Invertern, die den logischen Wert (oder die Spannung) an dem Knoten PD halten, wenn sowohl der PFET 214 als auch der NFET 216 aus sind.
Der Ausgang des Inverters 220 (und deshalb der Eingang des Inverters 218) ist ebenfalls mit dem Eingang des Inverters 222 verbunden. Der Ausgang des Inverters 222 ist mit dem Gate von NFET 224 verbunden. Das Drain des NFET 224 ist mit dem Ausgangsknoten OUT verbunden. Die Source des NFET 224 ist mit der negativen Versorgungsspannung verbunden. Folglich bildet der NFET 224 eine Offenes-Drain-Ausgangsstruktur zum Herunterziehen des Knotens OUT.
Um ordnungsgemäß zu funktionieren, sollten SELA und SELB gesteuert werden, um auf einer logisch niedrigen Spannung zu sein, wenn CK auf einer logisch niedrigen Spannung ist. Dies verhindert einen potentiellen Treiberkampf auf MUXIN zwischen einem der Eingänge (INA oder INB) und dem PFET 210.
In normalem Betrieb ist die Vorladephase, wenn CK auf einer logisch niedrigen Spannung ist. In dieser Phase ist der PFET 210 an und die NFETs 201 und 203 der Eingangsstrukturen sind aus. Dies lädt MUXIN auf einen logisch hohen Spannungspegel vor. Auch während der Vorladephase ist der NFET 216 an. Sobald MUXIN vorlädt, ist der PFET 214 aus. Deshalb lädt der NFET 216 PD während der Vorladephase auf einen 1o gisch niedrigen Pegel vor. Dieser logische Niedrigzustand auf PD schaltet den PFET 212 an, was auch beim Vorladen von MUXIN auf eine logisch hohe Spannung hilft. Der logische Niedrigzustand auf PD bewirkt außerdem eine logisch hohe Spannung auf dem Ausgang des Inverters 220. Der logische Hochzustand an dem Ausgang des Inverters 220 bewirkt eine logisch niedrige Spannung auf dem Ausgang des Inverters 222. Dies bewirkt, daß der NFET 224 aus ist. Schließlich sind, wenn die Steuerungseingänge der Eingangsstrukturen SELA, SELB niedrig sind, die PFETs 202 und 204 an, wodurch die Dateneingänge INA und INB auf eine logisch hohe Spannung vorgeladen werden.
Wenn CK zu einer logisch hohen Spannung übergeht, beginnt es die Bewertungsphase. Anders ausgedrückt ist die Bewertungsphase, wenn CK auf einer logisch hohen Spannung ist. Wenn CK auf einer logisch hohen Spannung ist, sind der PFET 210 und der NFET 216 beide aus. Die kreuz-gekoppelten Inverter 220 und 210 bilden eine Knotenhaltevorrichtung, um die logisch niedrige Spannung auf dem Knoten PD schwach zu halten, es sei denn, der PFET 214 wird angeschaltet, und bis der PFET 214 angeschaltet ist.
Um einen Eingang zu multiplexen, wird einer der Steuerungseingänge zu einer der Eingangsstrukturen auf eine logisch hohe Spannung angehoben. SELA z. B. kann auf einen logisch hohen Spannungspegel angehoben werden. Dies sollte nur während der Bewertungsphase durchgeführt werden. Wenn SELA auf einem logisch hohen Spannungspegel ist, ist der NFET 201 an und der PFET 202 ist aus. Dies ermöglicht es, daß der Spannungspegel auf dem Dateneingang INA durch den NFET 201 zu MUXIN gelangt. Wenn der Dateneingang INA auf seinem Vorladepegel einer logisch hohen Spannung verbleibt, bleibt MUXIN bei einer logisch hohen Spannung, der PFET 214 bleibt aus, PD bleibt auf einer logisch niedrigen Spannung, der Ausgang des Inverters 220 verbleibet bei einer logisch hohen Spannung, der Ausgang des Inverters 222 verbleibt auf einer logisch niedrigen Spannung und der NFET 224 bleibt aus. Wenn der Dateneingang INA von seinem Vorladepegel zu einer logisch niedrigen Spannung übergeht, wird MUXIN über die Eingangsstruktur auf eine logisch niedrige Spannung gezogen, die den PFET 212 übersteuert, der PFET 214 wird angeschaltet, PD geht zu einer logisch hohen Spannung über, der Ausgang des Inverters 220 geht zu einer logisch niedrigen Spannung über, der Ausgang des Inverters 222 geht zu einer logisch hohen Spannung über und der NFET 224 wird angeschaltet. Dieser Zustand wird bis zu dem Ende der Bewertungsstufe beibehalten, wenn CK zu einem logisch niedrigen Spannungspegel übergeht und der gesamte Prozeß von neuem beginnt.
Wenn 1 mit 2 verglichen wird, ist anzumerken, daß in 2 die Gates der Eingangsstruktur-Vorlade-PFETs 202 und 204 mit den Auswahlleitungen SELA bzw. SELB verbunden sind, was im Gegensatz zu 1 steht, bei der die entsprechenden Gates der Vorlade-PFETs mit CK verbunden sind. Diese Veränderung dient dazu, die nichtausgewählten Dateneingangsknoten auf einem logisch hohen Spannungspegel zu halten (da auf den nichtausgewählten Leitungen der Steuerungseingang eine logisch niedrige Spannung ist, wodurch die PFET 202, 204 usw. anbleiben). Dies liefert eine negative Gate-zu-Source-Spannung auf den NFETs 201 und 203. Diese negative Gate-zu-Source-Spannung reduziert einen Leckstrom durch die NFETs 201 und 203 verglichen mit dem Multiplexer aus 1. In 1 kann eine Leckage (Leckstrom) durch die FETs, die durch SELA und SELB gesteuert werden, zu INA und INB, die auf einer logisch niedrigen Spannung sein können, insbesondere bei Multiplexern mit vielen Eingängen, bewirken, daß der Knoten in 1, der MUXIN entspricht, sich entlädt, wenn er dies nicht tun sollte, wodurch ein falsches Ausgangssignal erzeugt wird. Folglich weist der in 2 gezeigte Entwurf eine verbesserte Eingangsstruktur auf. Es wird darauf verwiesen, daß in den 1 und 2 diese Vorlade-FETs PFETs sind. Bei einem anderen Ausführungsbeispiel, das die Dateneingänge auf einen logisch niedrigen Spannungspegel vorladen soll, können NFETs als die Vorlade-FETs mit einem Treibersignal mit geeigneter Polarität verwendet werden.
Ein Problem dabei, die PFETs 202 und/oder 204 für die nichtausgewählten Eingänge eingeschaltet zu halten, besteht darin, daß dies einen Treiberkampf mit einer Schaltung erzeugen kann, die versucht, einen nichtausgewählten Dateneingang (INA und/oder INB) herunterzuziehen. Solange jedoch die Treiberstärke davon, was den Dateneingang herunterzieht, verglichen mit der Stärke der Eingangsstruktur PFET 202, 204 klein ist, bleibt der Dateneingang hoch und ein Leckstrom bleibt reduziert.
Eine weitere Veränderung zwischen den 1 und 2 ist der Pfad von PD zu dem Ausgangsknoten OUT. In 1 ist bei dem Offenes-Drain-Ausgang-NFET dessen Gate direkt mit dem Knoten verbunden, der PD entspricht. In 2 ist der Ausgangs-NFET 224 über einen Pfad getrieben, der bei PD beginnt und durch zwei Verstärkungsstufen (in der Form der Inverter 220 bzw. 222) geht, bevor das Gate des Rusgangs-NFET 224 getrieben wird. Dies erhöht die Schaltungsrauschreserve, indem es ermöglicht wird, daß der Knoten MUXIN (von einem Leckstrom, einem gekoppelten Rauschen oder anderen Quellen) um einen größeren Betrag abfällt, ohne daß das Gate des Ausgangs-NFET 224 ansteigt. Ein Auswählen eines geeigneten NFET-zu-PFET-Verhältnisses für die Transistoren, die den Inverter 220 aufweisen, liefert eine Steuerung des Auslösepunktes der Schaltung. Ein Treiben des Ausgangs-NFET über den Pfad mit zwei Verstärkungsstufen, wie bei 2, ermöglicht außerdem einen Anstieg der Größe des Ausgangs-NFET 224 und eine Reduzierung der Größe des PFET 214 verglichen mit dem Multiplexer aus 1, während die Flankenraten des Signals an dem Gate des Ausgangstransistors 224 verbessert werden.

Claims

Dynamischer Multiplexer mit folgenden Merkmalen: einem ersten dynamischen Knoten; einer Mehrzahl von Eingangsstrukturen (230, 231), die mit dem ersten dynamischen Knoten verbunden sind; einem zweiten dynamischen Knoten, der mit dem ersten dynamischen Knoten gekoppelt ist, der ansprechend auf Logikspannungspegelveränderungen auf dem ersten dynamischen Knoten während einer Bewertungsphase eines Betriebs ist; einer ersten (220) und einer zweiten (222) Verstärkungsstufe, die in Serie geschaltet sind, die ansprechend auf Logikspannungspegelveränderungen auf dem zweiten dynamischen Knoten sind; einem Ausgangstransistor (224), der durch die zweite Verstärkungsstufe gesteuert wird, und bei dem die Mehrzahl von Eingangsstrukturen (230, 231) einen Vorlade-FET (202, 204) aufweist, der durch ein Auswahlsignal gesteuert wird, wobei der Vorlade-FET (202, 204) während der Bewertungsphase eines Betriebes fortfährt, einen nichtausgewählten Dateneingang vorzuladen.
Dynamischer Multiplexer gemäß Anspruch 1, bei dem der erste dynamische Knoten ein Vorlade-Herunterzieh-Knoten ist, der zweite dynamische Knoten ein Vorlade-Hochzieh-Knoten ist und der Vorlade-FET (202, 204) ein PFET ist.
Dynamischer Multiplexer gemäß Anspruch 1, bei dem der erste dynamische Knoten ein Vorlade-Hochzieh-Knoten ist, der zweite dynamische Knoten, ein Vorlade-Herunterzieh-Knoten ist und der Vorlade-FET (202, 204) ein NFET ist.
Dynamischer Multiplexer gemäß einem der Ansprüche 1 bis 3, der folgendes Merkmal aufweist: eine Knotenhaltevorrichtung (220, 218), die mit dem zweiten dynamischen Knoten verbunden ist.
Dynamischer Multiplexer gemäß Anspruch 4, bei dem die Knotenhaltevorrichtung (220, 218) die erste Verstärkungsstufe (220) aufweist.
Multiplexer mit folgenden Merkmalen: einer Eingangsstruktur (230, 231), die ihren Dateneingang während einer Bewertungsphase, wenn die Eingangsstruktur (230, 231) nicht ausgewählt ist, und während einer Vorladephase vorlädt; einem ersten dynamischen Knoten, der mit einer Mehrzahl der Eingangsstrukturen (230, 231) verbunden ist; einer ersten Verstärkungsstufe (220), die einen ersten Verstärkungseingang, der mit dem ersten dynamischen Knoten gekoppelt ist, und einen ersten Verstärkungsausgang aufweist; einer zweiten Verstärkungsstufe (222), die einen zweiten Verstärkungseingang aufweist, der mit dem ersten Verstärkungsausgang verbunden ist; und einem Ausgangstransistor (224), der mit einem Zweite-Verstärkungsstufe-Ausgang verbunden ist.
Multiplexer gemäß Anspruch 6, bei dem die erste Verstärkungsstufe (220) Teil einer Knotenhaltevorrichtung (218, 220) ist.
Multiplexer gemäß Anspruch 6 oder 7, bei dem der erste dynamische Knoten ein Vorlade-Herunterzieh-Knoten ist und die Mehrzahl von Eingangsstrukturen den Dateneingang auf einen logisch hohen Spannungspegel vorlädt.
Multiplexer mit folgenden Merkmalen: einer Mehrzahl von Eingangsstrukturen (230, 231), wobei die Eingangsstrukturen eine erste Schaltvorrichtung eines ersten Typs (202, 204) und eine zweite Schaltvorrichtung eines zweiten Typs (201, 203) aufweisen und die erste Schaltvorrichtung einen Dateneingang vorlädt, wenn ein Steuerungssignal in einem ersten Logikzustand ist, und die zweite Schaltvorrichtung einen Dateneingang der Eingangsstruktur mit einem ersten dynamischen Knoten verbindet, wenn das Steuerungssignal in einem zweiten Logikzustand ist; einer ersten Verstärkungsstufe (220), die einen ersten Eingang und einen ersten Ausgang aufweist, wobei der erste Eingang mit dem ersten dynamischen Knoten gekoppelt ist; einer zweiten Verstärkungsstufe (222), die einen zweiten Eingang, der mit dem ersten Ausgang gekoppelt ist und einen zweiten Ausgang aufweist; und einem Ausgangstransistor (224), der durch den zweiten Ausgang gesteuert wird.
Multiplexer gemäß Anspruch 9, der einen zweiten dynamischen Knoten aufweist, der zwischen den ersten dynamischen Knoten und den ersten Eingang geschaltet ist.
Multiplexer gemäß Anspruch 9 oder 10, bei dem die erste Schaltvorrichtung eines ersten Typs ein PFET ist.
Multiplexer gemäß einem der Ansprüche 9 bis 11, bei dem die zweite Schaltvorrichtung eines zweiten Typs ein NFET ist.
Multiplexer gemäß Anspruch 9 oder 10, bei dem die erste Schaltvorrichtung eines ersten Typs ein NFET ist.
Multiplexer gemäß Anspruch 9 oder 10, bei dem die zweite Schaltvorrichtung eines zweiten Typs ein PFET ist.
Multiplexer gemäß Anspruch 9 oder 10, bei dem die erste Schaltvorrichtung eines ersten Typs ein PFET ist und die zweite Schaltvorrichtung eines zweiten Typs ein NFET ist.
Multiplexer gemäß Anspruch 9 oder 10, bei dem die erste Schaltvorrichtung eines ersten Typs ein NFET ist und die zweite Schaltvorrichtung eines zweiten Typs ein PFET ist.
Multiplexer gemäß Anspruch 15, bei dem der erste dynamische Knoten ein Vorlade-Herunterzieh-Knoten ist.
Multiplexer gemäß Anspruch 16, bei dem der erste dynamische Knoten ein Vorlade-Hochzieh-Knoten ist.
Multiplexer gemäß einem der Ansprüche 9 bis 18, bei dem die erste Verstärkungsstufe Teil einer Knotenhaltevorrichtung ist.
Multiplexer gemäß Anspruch 19, bei dem die erste Schaltvorrichtung eines ersten Typs ein NFET ist und die zweite Schaltvorrichtung eines zweiten Typs ein PFET ist und der erste dynamische Knoten ein Vorlade-Herunterzieh-Knoten ist.