DE69833231T2

DE69833231T2 - MOS-Logikschaltung und Halbleiterbauteil mit einer solchen

Info

Publication number: DE69833231T2
Application number: DE69833231T
Authority: DE
Inventors: Yuichi Naga-gun Sato
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-18
Filing date: 1998-04-15
Publication date: 2006-09-28
Anticipated expiration: 2018-04-16
Also published as: KR100324940B1; KR19980081498A; US6144227A; EP1191695A3; DE69809623T2; EP0872958A3; TW451554B; EP0872958A2; EP1191695B1; JP3178799B2; DE69833231D1; EP1191695A2; EP0872958B1; DE69809623D1; JPH10294663A; US6320423B1

Description

HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG
Die Erfindung betrifft eine Metalloxid-Halbleiter nachfolgend einfach als "MOS" bezeichnet)-Logikschaltung. Genauer gesagt, betrifft die Erfindung eine MOS-Logikschaltung mit verringerter Anzahl von Elementen und kleinerer Schaltungsfläche, die mit niedrigem Energieverbrauch betrieben werden kann. Die Erfindung betrifft ferner ein Halbleiterbauteil mit einer derartigen MOS-Logikschaltung.
2. BESCHREIBUNG DER EINSCHLÄGIGEN TECHNIK
In jüngerer Zeit hat eine Durchlasstransistor-Logikschaltung viel Aufmerksamkeit als Logikschaltung auf sich gezogen. Eine Durchlasstransistor-Logikschaltung ist gegenüber einer statischen Komplementär-MOS(nachfolgend einfach als "CMOS" bezeichnet)-Schaltung angesichts ihrer verringerten Anzahl von Transistoren (d.h. Elementen), und ihres schnelleren Betriebs von Vorteil.
Die 8 ist ein Schaltbild, das ein Beispiel einer herkömmlichen UND(NAND)-Schaltung mit zwei Eingängen mit einer Durchlasstransistor-Logikschaltung und einer CMOS-Latchstufe 14 zeigt. Die Durchlasstransistor-Logikschaltung verfügt über vier NMOS(n-Kanal-MOS)-Transistoren 11-1 bis 11-4.
Eine UND(NAND)-Schaltung mit zwei Eingängen erhält im Allgemeinen zwei Eingangssignale, (z. B. Signale A und B). Jedoch benötigt die in der 8 dargestellte Durchlasstransistor Logikschaltung vier Signale, d.h. Signale A und B sowie deren jeweilige invertierte Signale AX und BX. Jeder der NMOS-Durchlasstransistoren 11-1 bis 11-4 lässt ein Signal von logisch "0" auf dem Pegel GND (Masse), d.h. auf einem "niedrigen" Pegel (nachfolgend einfach als "Pegel L" bezeichnet) durch, ohne den Spannungspegel desselben zu ändern. Jedoch lässt jeder der NMOS-Durchlasstransistoren 11-1 bis 11-4 ein Signal von logisch "1" auf einem Pegel VDD (Spannungsquellenpegel), d.h. einem "hohen" Pegel (nachfolgend einfach als "Pegel H" bezeichnet) so durch, dass der Spannungspegel des Signals um den Schwellenspannungspegel der jeweiligen NMOS-Transistoren 11-1 bis 11-4 abgesenkt ist. Die CMOS-Latchstufe 14 ist so vorhanden, um den ursprünglichen Pegel "H" wiederherzustellen und das Lasttreibervermögen zu verbessern.
Um den Pegel "H" auf den Pegel VDD hochzuziehen, ist es beispielsweise bekannt, einen PMOS(p-Kanal-Feldeffekt-MOS)-Transistor als Hochziehelement zu verwenden. Die 9 ist ein Schaltbild, das ein Beispiel einer derartigen herkömmlichen MOS-Logikschaltung mit einer Durchlasstransistor-Logikschaltung aus zwei NMOS-Transistoren 11-1 und 11-2 sowie zwei PMOS-Transistoren 12-1 und 12-2 zeigt.
Bei der in der 9 dargestellten herkömmlichen MOS-Logikschaltung wird der NMOS-Transistor 11-1 dazu verwendet, eine Logikoperation auszuführen, die dann gültig ist, wenn sich ein Eingangssignal auf dem Pegel "H" befindet, während der PMOS-Transistor 12-1 dazu verwendet wird, eine Logikoperation auszuführen, die dann gültig ist, wenn sich ein Eingangssignal auf dem Pegel "L" befindet. So sind keine invertierten Signale erforderlich.
Ein NMOS-Durchlasstransistor, d.h. der NMOS-Transistor 11-1, lässt ein Signal auf dem Pegel "L" durch, ohne dessen Spannungspegel zu ändern. Jedoch wird hinsichtlich eines Signals auf dem Pegel "H" der Spannungspegel desselben um den Schwellenspannungspegel des NMOS-Transistors 11-1 abgesenkt. Andererseits lässt ein PMOS-Durchlasstransistor, d.h. der PMOS-Transistor 12-1, ein Signal auf dem Pegel "H" durch, während er ein Signal auf dem Pegel "L" so durchlässt, dass sein Spannungspegel um den Schwellenspannungspegel des PMOS-Transistors 12-1 erhöht wird.
Daher ist bei der in der 9 dargestellten MOS-Logikschaltung der PMOS-Transistor 12-2 vorhanden, um das Ausgangssignal der Durchlasstransistor-Logikschaltung auf den Pegel VDD hochzuziehen. In ähnlicher Weise ist der NMOS-Transistor 11-2 vorhanden, um das Ausgangssignal der Durchlasstransistor-Logikschaltung auf den Pegel GND herabzuziehen. Gemäß der 9 verfügt die Schaltung ferner über einen Inverter 13.
Ferner ist die 10B ein Schaltbild, das eine herkömmliche Logikschaltung unter Verwendung invertierter Eingangssignale zeigt. Die 10A ist ein Schaltbild, das eine herkömmliche CMOS-Schaltung mit verbesserter Kon figuration gegenüber der in der 10B dargestellten Logikschaltung zeigt, die ohne Verwendung invertierter Eingangssignale realisiert ist.
Wie es durch Vergleich der 10A und 10B erkennbar ist, benötigt die in der 10A dargestellte CMOS-Schaltung die bei der in der 10B dargestellten Logikschaltung erforderlichen Inverter 13-1 und 13-2 nicht. Darüber hinaus sind bei der in der 10A dargestellten CMOS-Schaltung die invertierten Eingangssignale AX und BX nicht erforderlich. Im Ergebnis ist die Leiterbahnfläche bei der in der 10A dargestellten CMOS-Schaltung verringert. Jedoch wird, wie oben beschrieben, ein Ausgangssignal auf dem Pegel "H" durch die Schwellenspannung jeder der jeweiligen NMOS-Transistoren 11-1 bis 11-4 abgesenkt, während ein Ausgangssignal auf dem Pegel "L" durch den Schwellenspannungspegel jedes der jeweiligen PMOS-Transistoren 12-1 bis 12-4 angehoben wird.
Die in der 8 dargestellte herkömmliche Durchlasstransistor-Logikschaltung ist gegenüber einer statischen CMOS-Schaltung hinsichtlich ihrer verringerten Anzahl von Transistoren von Vorteil, wie oben beschrieben. Jedoch zeigt sie die folgenden Nachteile.

(1) Da die in der 8 dargestellten Durchlasstransistor-Logikschaltung invertierte Signale benötigt, ist die Anzahl der benötigten Signale im Vergleich zu der verdoppelt, die bei einer statischen CMOS-Schaltung erforderlich ist. Im Ergebnis ist die Anzahl der Signalleitungen erhöht, was zu einer vergrößerten Leiterbahnfläche führt.
(2) Die verdoppelte Anzahl von Signalleitungen führt zu einer verdoppelten Anzahl von Signalübergängen (d.h. Signalabwechslungen) zwischen den Pegeln "H" und "L". Im Ergebnis nimmt die zum Laden und Entladen der Leiterbahnkapazität erforderliche Strommenge zu, was zu erhöhtem Energieverbrauch führt.
(3) Während einer Übergangsperiode, in der sich die Pegel positiver und negativer Signale abwechseln, kann ein Moment existieren, zu dem sich sowohl die positiven als auch die negativen Signale auf dem Pegel "H" befinden. In diesem Zustand wird der NMOS-Transistor eingeschaltet, was dazu führt, dass zwischen dem Pegel VDD und dem Pegel GND in der Durchlasstransistor-Logikschaltung ein direkter Strompfad errichtet wird, durch den ein Durchdringungsstrom fließt.
(4) Der von der Durchlasstransistor-Logikschaltung ausgegebene Pegel "H" wird durch die Schwellenspannung Vthn des NMOS-Transistors ausgehend vom Pegel VDD abgesenkt. Wenn diese Spannung VDD – Vthn an das Gate eines PMOS-Transistors der CMOS-Latchstufe 14 angelegt wird, wobei die Schwellenspannung Vthp des PMOS-Transistors dergestalt ist, dass Vthn > |Vthp| gilt, schaltet der PMOS-Transistor ein, so dass die Spannung VDD – Vthn an das Gate des NMOS-Transistors angelegt wird. Im Ergebnis fließt zwischen dem Pegel VDD und dem Pegel GND ein Durchdringungsstrom über den NMOS-Transistor im EIN-Zustand, bis die CMOS-Latchstufe 14 invertiert.

Ferner zeigt die in der 9 dargestellte Logikschaltung Nachteile hinsichtlich eines Durchdringungsstroms, der immer dann durch die Schaltung fließt, wenn der Pegel des Ausgangssignals wechselt. Dies beruht auf dem folgenden Grund.
Wie oben beschrieben, ist die CMOS-Latchstufe 12, d.h. der PMOS-Transistor 12-2 und der NMOS-Transistor 11-2, vorhanden, um das Potenzial des Pegels "H" des Ausgangssignals Y1 auf den Pegel VDD anzuheben und das Potenzial vom Pegel "L" des Ausgangssignals Y1 auf den Pegel GND abzusenken. In dieser Situation wird, wenn der NMOS-Transistor 11-1 einschaltet und das Signal B vom Pegel "H" als Ausgangssignal Y1 geliefert wird, der Pegel "H" durch den Schwellenspannungspegel des NMOS-Transistors 11-1 abgesenkt. Das Potenzial des Ausgangssignals Y1 wird auf Grundlage des Verhältnisses des aus dem Signal B durch den NMOS-Transistor 11-1 herrrührenden Pegels "H" zum aus dem Pegel GND durch den eingeschalteten NMOS-Transistor 11-2 herrührenden Pegel "L" bestimmt. Daher ist die Impedanz des NMOS-Transistors 11-2 auf einen derartig hohen Pegel eingestellt, dass das Potenzial des Ausgangssignals Y1 höher als die Invertierspannung des Inverters 13 der CMOS-Latchstufe 12 ist, wenn das Signal B vom Pegel "H" vom eingeschalteten NMOS-Transistor 11-1 als Ausgangssignal Y1 geliefert wird.
Demgemäß erhält das Ausgangssignal Y2 des Inverters 13 den Pegel "L", wenn das Potenzial des Ausgangssignals Y1 auf dem Pegel "H" die Invertierspannung des Inverters 13 überschreitet. Wenn das Ausgangssignal Y2 den Pegel "L" einnimmt, wird der NMOS-Transistor 11-2 abgeschaltet, während der PMOS-Transistor 11-2 eingeschaltet wird. Da der NMOS-Transistor 11-2 abgeschaltet wird, wird ein direkter Strompfad von einem Punkt, an dem das Signal B eingegeben wird, zum Pegel GND über den NMOS-Transistor 11-1 und den NMOS-Transistor 11-2 gesperrt, wodurch kein Durchdringungsstrom durchfließt. Andererseits wird, da der PMOS-Transistor 12-2 eingeschaltet wird, der Pe gel "H" des Ausgangssignals Y1 auf den Pegel VDD erhöht.
Wenn der PMOS-Transistor 12-1 eingeschaltet wird und das Signal A vom Pegel "L" als Ausgangssignal Y1 geliefert wird, wird der Pegel "L" ausgehend vom Pegel GND durch die Schwellenspannung des PMOS-Transistors 12-1 angehoben. Das Potenzial des Ausgangssignals Y1 wird auf Grundlage des Verhältnisses des aus dem Pegel GND durch den PMOS-Transistor 12-1 herrührenden Pegel "L" zum aus dem Pegel VDD durch den PMOS-Transistor 12-2 herrührenden Pegel "H" bestimmt. Daher ist die Impedanz des PMOS-Transistors 12-2 auf einen derartig hohen Wert eingestellt, dass das Potenzial des Ausgangssignals Y1 niedriger als die Invertierspannung des Inverters 13 der CMOS-Latchstufe 12 ist, wenn das Signal A vom Pegel "L" vom eingeschalteten PMOS-Transistor 12-1 als Ausgangssignal Y1 geliefert wird. Demgemäß wird, wenn das Ausgangssignal Y1 vom Pegel "H" auf den Pegel "L" wechselt und das Potenzial des Ausgangssignals Y1 niedriger als die Invertierspannung des Inverters 13 wird, das Ausgangssignal Y2 des Inverters 13 auf dem Pegel "H" umgekehrt. Wenn das Ausgangssignal Y2 den Pegel "H" einnimmt, wird der PMOS-Transistor 12-2 abgeschaltet, während der NMOS-Transistor 11-2 eingeschaltet wird. Da der PMOS-Transistor 12-2 abgeschaltet wird, wird ein direkter Strompfad vom Pegel GND zum Pegel VDD über den PMOS-Transistor 12-1 und den PMOS-Transistor 12-2 gesperrt, wodurch kein Durchdringungsstrom hindurchfließt. Da der NMOS-Transistor 11-2 eingeschaltet ist, wird der Pegel "L" des Ausgangssignals Y2 auf den Pegel GND herabgezogen. Jedoch verbleiben sowohl die NMOS- als auch die PMOS-Transistoren des Inverters 13 im EIN-Zustand, bis er invertiert wird, wodurch zwischen dem Pegel VDD und dem Pegel GND ein Durchdringungsstrom über den Inverter 13 fließt.
So zeigt die in der 9 dargestellte Logikschaltung ein Problem dahingehend, dass auf die oben beschriebene Weise ein Durchdringungsstrom durch sie fließt.
In jüngerer Zeit zieht eine Technik zum Verringern des Energieverbrauchs von LSIs (Large Scale Integrated circuits) Aufmerksamkeit auf sich. Um niedrigen Energieverbrauch zu realisieren, ist es wirkungsvoll, für Schaltungen zu sorgen, die bei niedrigerer Spannung betrieben werden können. Die Schwellenspannung des Transistors muss niedrig sein, damit eine Durchlasstransistor-Logikschaltung bei niedriger Spannung betrieben werden kann.
Die 11 ist ein Schaltbild, das eine beispielhafte Logikschaltung zeigt.
Hierbei ist angenommen, dass die Schwellenspannung eines NMOS-Transistors Vthn ist und die Schwellenspannung eines PMOS-Transistors Vthp ist. Wenn Eingangssignale (A, B, C, AX, BX, CX) von (1, 0, 0, 0, 1, 1) auf (1, 1, 0, 0, 0, 1) in der in der 11 dargestellten Logikschaltung wechseln, wechselt das Potenzial eines Ausgangssignals von 0 V auf VDD – Vthn. Die Spannung VDD – Vthn muss die Schwellenspannung Vthn eines NMOS-Transistors der CMOS-Latchstufe 12 überschreiten. Um dies zu realisieren, muss die folgende Beziehung (1) erfüllt sein: VDD – Vthn > Vthn (1)die wie folgt vereinfacht werden kann: VDD > 2Vthn (2)
Gemäß der obigen Beziehung (2) kann, wenn z. B. Vthn den Wert 0,6 V hat, die Schaltung nicht mit einer Spannung VDD von 1,2 V oder weniger betrieben werden.
Bei der in der 9 dargestellten Logikschaltung wird der Pegel "L" durch die Schwellenspannung Vthp des PMOS-Transistors angehoben. So muss gleichzeitig die folgende Beziehung (3) erfüllt sein: VDD > 2Vthn, VDD > 2|Vthp| (3)
Wenn die Anzahl der aufgestapelten Durchlasstransistoren erhöht wird, wird die scheinbare Schwellenspannung auf Grund eines Sperrgateeffekts größer, und demgemäß muss der Pegel VDD höher sein. Alternativ muss die Anzahl der aufgestapelten Durchlasstransistoren den kleinen Wert 2 aufweisen, damit der Pegel VDD nicht hoch wird, was zu einem Nachteil hinsichtlich einer erhöhten Anzahl von Verstärkern führt.
Damit die Logikschaltung mit VDD = 1 V betrieben werden kann, um den Energieverbrauch abzusenken, müssen Vthn und |Vthp| ungefähr 0,3 V oder weniger entsprechen, wobei Schwankungen der Schwellenspannung Vthn berücksichtigt sind. Wenn jedoch die Schwellenspannung den niedrigen Wert von ungefähr 0,3 V aufweist, wird die Stärke eines beim Abschalten des Transistors erzeugten Leckstroms groß, was die Menge eines Durchdringungsstroms in unerwünschter Weise erhöht.
Aus den oben beschriebenen Gründen ist es wünschenswert, eine Logikschaltung mit kleinerer Anzahl von Elementen und kleinerer Schaltungsfläche zu schaffen, die mit niedrigem Energieverbrauch betrieben werden kann.
Weitere Information zum Stand der Technik findet sich im Dokument EP 0 339 737 , das einen integrierten Schaltkreis mit der Funktion einer kombinatorischen Logik angibt, der mit Durchlassgattern niedriger Schwellenspannung versehen ist, insbesondere einen integrierten CMOS-Logikschaltkreis, der mit einer abgesenkten Versorgungsspannung zwischen 2 und 3,6 Volt arbeitet. Um für zuverlässigen Betrieb der Schaltung bei dieser niedrigen Versorgungsspannung zu sorgen und um die Verlustenergie wesentlich einzuschränken, ist es vorgeschlagen, dass bei dieser Logikschaltung die Durchlassgatter als Schaltung mit einem einzelnen n-Kanal-Transistor mit einer Schwellenspannung konzipiert sind, die kleiner als diejenige von NMOS-Transistoren in weiteren Gates der CMOS-Logikschaltung ist, oder der Hälfte derselben entspricht. Vorzugsweise beträgt die untere Schwellenspannung der NMOS-Transistoren in den Durchlassgattern ungefähr 0,3 Volt.
Das US-Patent 5,548,231 gibt ein Design einer seriellen Differenz-Durchlassgatterlogik an, insbesondere eine serielle Differenzzelle mit komplementären Positiv- und Negativ-Durchlassgatter-Netzwerken in Verbindung mit einem Differenzverstärker, der ein gültiges Logikausgangssignal erzeugt. Die komplementären Durchlassgatter-Netzwerke können über ein oder mehrere Durchlassgatterstufen, die in Reihe geschaltet sind, verfügen. Bei einem seriellen Differenzmultiplexer verfügt eine Stufe über einen ersten und einen zweiten Eingang sowie einen Auswähleingang, um zu steuern, welcher Eingang mit einem Ausgang der Stufe verbunden wird. Bei mehreren Stufen ist der Ausgang einer ersten Stufe mit einem der Eingänge einer nächsten Stufe verbunden. Es kann eine Anzahl von Stufen in Reihe miteinander verbunden werden, um Netzwerke zu bilden, wobei ein Differenzverstärker zwischen ein Positiv- und ein Negativnetzwerk geschaltet ist, wo dies erforderlich ist, um für ein gültiges Logikausgangssignal zu sorgen.
ZUSAMMENFASSUNG DER ERFINDUNG
Durch die Erfindung ist eine MOS-Logikschaltung gemäß dem unabhängigen Anspruch 1 geschaffen. Bevorzugte Ausführungsformen der Erfindung spiegeln sich in den unabhängigen Ansprüchen wieder.
Die beanspruchte Erfindung ist unter Berücksichtigung der nachfolgend beschriebenen Ausführungsformen einer MOS-Logikschaltung besser verständlich. Allgemein gesagt, beschreiben die beschriebenen Ausführungsformen bevorzugte Ausführungsformen der Erfindung. Der aufmerksame Leser erkennt jedoch, dass sich einige Gesichtspunkte der beschriebenen Ausführungsformen über den Schutzumfang der Ansprüche hinaus erstrecken. In dem Umfang, in dem die beschriebenen Ausführungsformen sich tatsächlich über den Schutzumfang der Ansprüche hinaus erstrecken, sind dieselben als zusätzliche Hintergrundinformation anzusehen, und sie bilden keine Definitionen der Erfindung als solcher. Dies gilt auch für die folgende "Kurze Beschreibung der Zeichnungen" sowie die "Beschreibung der bevorzugten Ausführungsformen".
Eine MOS-Logikschaltung gemäß einer bevorzugten Ausführungsform ist mit Folgendem versehen: einer Durchlasstransistor-Logikschaltung mit mindestens einem ersten MOS-Transistor zum Ausführen einer vorbestimmten Logikoperation, um ein Ausgangssignal zu liefern; und einer Verstärkungsschaltung mit mindestens einem zweiten MOS-Transistor zum Verbessern der Treiberfähigkeiten betreffend das Ausgangssignal der Durchlasstransistor-Logikschaltung. Der Absolutwert einer Schwellenspannung des mindestens einen zweiten MOS-Transistors wird größer als der Absolutwert einer Schwellenspannung des mindestens einen ersten MOS-Transistors eingestellt.
Der erste MOS-Transistor kann über einen ersten NMOS-Transistor und einen ersten PMOS-Transistor verfügen, und der zweite MOS-Transistor kann über einen zweiten NMOS-Transistor und einen zweiten PMOS-Transistor verfügen. In diesem Fall wird der erste NMOS-Transistor bei der Logikoperation der Durchlasstransistor-Logikschaltung verwendet, die hinsichtlich eines Signals von hohem Pegel gültig ist, und der erste PMOS-Transistor wird bei der Logikoperation der Durchlasstransistor-Logikschaltung verwendet, die hinsichtlich eines Signals von niedrigem Pegel gültig ist.
Eine MOS-Logikschaltung, die gemäß einer anderen bevorzugten Ausführungsform geschaffen ist, ist mit Folgendem versehen: einem ersten MOS-Transistor für eine Vorab-Ladeoperation; einer Bestimmungsschaltung, mit einem zweiten MOS-Transistor, zum Bestimmen einer Logik auf Grundlage eines Eingangssignals entweder durch Entladen oder Halten einer durch den ersten MOS-Transistor vorab geladenen Ladung; und einer Verstärkungsschaltung mit einem dritten MOS-Transistor zum Verstärken eines Ausgangssignals der Bestimmungsschaltung. Sowohl der erste als auch der zweite und der dritte MOS-Transistor ist ein DTMOS-Transistor, der mit einer zugeordneten Wanne verbunden ist, in der ein zugehöriger Kanal ausgebildet ist.
Eine MOS-Logikschaltung, die gemäß einer noch anderen bevorzugten Ausführungsform zu schaffen ist, verfügt über einen n-DTMOS-Transistor und einen p-DTMOS-Transistor mit jeweils einem Gate, das mit einer zugeordneten Wanne verbunden ist, in der ein zugehöriger Kanal ausgebildet ist, wobei an das Gate sowohl des n-DTMOS-Transistors als auch des p-DTMOS-Transistors ein invertiertes Signal angelegt wird.
Gemäß noch einer anderen bevorzugten Ausführungsform kann ein Halbleiterbauteil mit der oben beschriebenen MOS-Logikschaltung geschaffen werden.
Die hier beschriebene Erfindung ermöglicht die folgenden Vorteile: (1) Schaffen einer neuartigen MOS-Logikschaltung, die mit niedrigem Energieverbrauch betrieben werden kann, und eines Halbleiterbauteils mit einer derartigen MOS-Logikschaltung; und (2) Schaffen einer neuartigen MOS-Logikschaltung, in der kein stationärer Durchdringungsstrom fließt, und eines Halbleiterbauteils mit einer derartigen MOS-Logikschaltung.
Diese und andere Vorteile der Erfindung werden dem Fachmann beim Lesen und Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Figuren ersichtlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer ersten Ausführungsform zeigt;
2 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer zweiten bevorzugten Ausführungsform zeigt;
3 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer dritten bevorzugten Ausführungsform zeigt;
4 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer vierten bevorzugten Ausführungsform zeigt;
5 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer fünften bevorzugten Ausführungsform mit verbesserter Konfiguration einer Schaltung, mit hauptsächlicher Verwendung als Befehlsdecodierer, zeigt;
6 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer sechsten bevorzugten Ausführungsform mit verbesserter Konfiguration gegenüber den in den 10A und 10B dargestellten herkömmlichen Schaltungen zeigt;
7 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer siebten bevorzugten Ausführungsform mit verbesserter Konfiguration gegenüber der in der 11 dargestellten herkömmlichen Schaltung zeigt;
8 ist ein Schaltbild, das ein Beispiel einer herkömmlichen UND(NAND)-Schaltung mit zwei Eingängen zeigt;
9 ist ein Schaltbild, das eine herkömmliche Logikschaltung mit einer Durchlasstransistor-Logikschaltung aus NMOS-und PMOS-Transistoren zeigt;
10A ist ein Schaltbild, das eine herkömmliche CMOS-Schaltung mit verbesserter Konfiguration gegenüber der in der 10B dargestellten herkömmlichen CMOS-Schaltung zeigt, während die 10B ein Schaltbild ist, das eine herkömmliche Logikschaltung unter Verwendung invertierter Eingangssignale zeigt;
11 ist ein Schaltbild, das eine herkömmliche Logikschaltung zeigt; und
12 ist ein Schaltbild, das eine hauptsächlich als herkömmlicher Befehlsdecodierer verwendete Schaltung zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Nachfolgend wird die Erfindung mittels veranschaulichender Beispiele unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
In der vorliegenden Beschreibung wird ein MOS-Transistor, bei dem Gate mit einer Wanne verbunden ist, in der ein Kanal des MOS-Transistors vorhanden ist, als DTMOS(Dynamic Threshold MOS)-Transistor bezeichnet. Insbesondere wird dabei ein "L", bei dem ein Gate mit einer derartigen Wanne verbunden ist, als NDTMOS-Transistor bezeichnet. In ähnlicher Weise wird ein PMOS-Transistor, bei dem ein Gate mit einer derartigen Wanne verbunden ist, als PDTMOS-Transistor bezeichnet.
(Beispiel 1)
Die 1 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer ersten bevorzugten Ausführungsform zeigt.
Die MOS-Logikschaltung gemäß der ersten bevorzugten Ausführungsform ist eine NAND-Schaltung mit zwei Eingängen mit einem NDTMOS-Transistor 1, einem PDTMOS-Transistor und einem Inverter 3. Der NDTMOS-Transistor 1 und der PDTMOS-Transistor 2 bilden eine Durchlasstransistor-Logikschaltung. Der Inverter 3 besteht aus einem DTMOS-Transistor.
In die NAND-Schaltung mit zwei Eingängen werden zwei Signale A und B eingegeben. Logikoperationen der NAND-Schaltung mit zwei Eingängen sind dergestalt, dass das Ausgangssignal Y2 den Pegel "L" einnimmt, wenn sich beide Signale A und B auf dem Pegel "H" befinden, und es für andere Kombinationen der Signale A und B den Pegel "H" einnimmt.
Genauer gesagt, wird, gemäß der 1, wenn sich beide Signale A und B auf dem Pegel "H" befinden, der NDTMOS-Transistor 1 eingeschaltet, und der PDT-MOS-Transistor wird abgeschaltet, da sich das Signal A auf dem Pegel "H" befindet, wodurch der Pegel "H" des Signals B als Ausgangssignal Y1 geliefert wird. Wenn sich das Signal A auf dem Pegel "H" befindet, während sich das Signal B auf dem Pegel "L" befindet, schaltet der NDTMOS-Transistor ein und der PDTMOS-Transistor 2 schaltet ab, wodurch der Pegel "L" des Signals B als Ausgangssignal Y1 geliefert wird. Darüber hinaus wird, wenn sich das Signal A auf dem Pegel "L" befindet, der NDTMOS-Transistor 1 abgeschaltet und der PDTMOS-Transistor 2 wird eingeschaltet, wodurch der Pegel "L" unabhängig vom Pegel des Signals B als Ausgangssignal Y1 geliefert wird. Als Ausgangssignal Y2 wird vom Inverter 3 das invertierte Signal zum Ausgangssignal Y1 (d.h./Y1) geliefert.
Die bei der ersten bevorzugten Ausführungsform verwendeten MOS-Transistoren, d.h. der NDTMOS-Transistor 1 und der PDTMOS-Transistor 2, sind DTMOS-Transistoren mit einer solchen Schwellenspannungscharakteristik, dass ihre Schwellenspannung niedriger wird, wenn sie sich im EIN-Zustand befinden, und sie höher wird, wenn sie sich im AUS-Zustand befinden.
Der DTMOS-Transistor wird dadurch realisiert, dass sein Gate mit einer Wanne kurzgeschlossen wird, in der sein Kanal zugeordnet ist (auch als "zugeordnete Wanne" bezeichnet). Wenn z. B. ein MOS-Transistor mit einer Schwel lenspannung von ungefähr 0,4 V so hergestellt wird, dass sein Gate und die zugeordnete Wanne kurzgeschlossen sind, nimmt die Schwellenspannung auf ungefähr 0,2 V ab, wenn der MOS-Transistor eingeschaltet ist, wenn die Schwellenspannung ungefähr 0,4 V beträgt, wenn er ausgeschaltet ist. In diesem Fall kann eine Schaltung mit einer niedrigen Spannung wie einem Pegel VDD von ungefähr 0,6 V betrieben werden.
Der DTMOS-Transistor ist sowohl bei NMOS- als auch PMOS-Transistoren anwendbar. Unter Verwendung eines DTMOS-Transistors wird die Schwellenspannung im EIN-Zustand niedriger, und es existiert keine Zunahme der scheinbaren Schwellenspannung, zu der es durch einen Sperrgateeffekt kommen könnte. Daher besteht eine geringere Einschränkung für die Anzahl aufgestapelter Durchlasstransistoren, und demgemäß kann die Anzahl der Verstärker verringert werden.
Wenn das Ausgangssignal des NDTMOS-Transistors 1 der Durchlasstransistor-Logikschaltung den Pegel "H" aufweist, wird das Ausgangssignal Y1 zu VDD-Vthnon, wobei Vthnon die Schwellenspannung des NDTMOS-Transistors 1 ist, wenn er sich im EIN-Zustand befindet. Gemäß der ersten bevorzugten Ausführungsform besteht der Inverter 3 als Verstärker ebenfalls aus einem DTMOS-Transistor, und demgemäß ist es möglich, die Beziehung |Vthpoff| Vthnon zu realisieren, wobei Vthpoff die Schwellenspannung des PDTMOS-Transistors 2 ist, wenn er sich im AUS-Zustand befindet. Im Ergebnis fließt kein stationärer Durchdringungsstrom durch den Inverter 3, was einen PMOS-Transistor zum Hochziehen auf den Pegel "H" überflüssig macht.
Andererseits wird, wenn das Ausgangssignal des NDTMOS-Transistors 1 der Durchlasstransistorlogik auf den Pegel "L" gesetzt ist, das Ausgangssignal Y1 GND – Vthpon, wobei Vthpon die Schwellenspannung des PDTMOS-Transistors 2 ist, wenn er sich im EIN-Zustand befindet. Gemäß der ersten bevorzugten Ausführungsform besteht der Inverter 3 als Verstärker ebenfalls aus einem DTMOS-Transistor, und demgemäß ist es möglich, die Beziehung Vthnoff > |Vthpon| zu realisieren, wobei Vthnoff die Schwellenspannung des NDTMOS-Transistors 1 ist, wenn er sich im AUS-Zustand befindet. Im Ergebnis fließt kein stationärer Durchdringungsstrom durch den Inverter 3, was einen NMOS-Transistor zum Herunterziehen auf den Pegel "L" überflüssig macht.
Außerdem ist, da die Schwellenspannung des DTMOS-Transistors im AUS-Zustand größer als im EIN-Zustand ist, die Menge eines AUS-Leckstroms klein. Daher ist die Menge des in der Durchlasstransistor-Logikschaltung erzeugten Durchdringungsstroms sehr klein.
Demgemäß sind bei der MOS-Logikschaltung gemäß der ersten bevorzugten Ausführungsform die Anzahl der Elemente und die Anzahl der Signalleitungen verringert, weswegen die Schaltungsfläche und die Leiterbahnfläche ebenfalls verringert sind. Darüber hinaus wird die MOS-Logikschaltung gemäß dem ersten bevorzugten Ausführungsform mit niedrigem Energieverbrauch betrieben.
(Beispiel 2)
Die 2 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer zweiten bevorzugten Ausführungsform zeigt.
Eine Durchlasstransistor-Logikschaltung gemäß der zweiten bevorzugten Ausführungsform verfügt nur über NDTMOS-Transistoren. Genauer gesagt, verfügt die MOS-Logikschaltung gemäß der zweiten bevorzugten Ausführungsform über NDTMOS-Transistoren 1-1 und 1-2 als Durchlasstransistor-Logikschaltung sowie einen Inverter 3. Der Inverter 3 besteht aus einem NDTMOS-Transistor, und er verstärkt das Ausgangssignal der Durchlasstransistor-Logikschaltung, um deren Treibervermögen zu verbessern.
Die Durchlasstransistor-Logikschaltung gemäß der zweiten bevorzugten Ausführungsform führt Logikoperationen zum Erzeugen eines Ausgangssignals auf im Wesentlichen dieselbe Weise wie die Durchlasstransistor-Logikschaltung gemäß der ersten bevorzugten Ausführungsform aus, jedoch mit der Ausnahme, dass drei Eingangssignale A,/A und B verwendet werden.
Wie bei der ersten bevorzugten Ausführungsform ist bei der MOS-Logikschaltung gemäß der zweiten bevorzugten Ausführungsform kein PMOS-Transistor zum Hochziehen auf den Pegel "H" oder ein NMOS-Transistor zum Herunterziehen auf den Pegel "L" erforderlich, wie sie herkömmlicherweise benötigt werden. Im Ergebnis benötigt die MOS-Logikschaltung gemäß der zweiten bevorzugten Ausführungsform eine kleinere Anzahl von Elementen und eine kleinere Schaltungsfläche, und sie kann mit niedrigerem Energieverbrauch betrieben werden.
(Beispiel 3)
Die 3 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer dritten bevorzugten Ausführungsform zeigt.
Eine Durchlasstransistor-Logikschaltung gemäß der dritten bevorzugten Ausführungsform verfügt nur über PDTMOS-Transistoren. Genauer gesagt, verfügt die MOS-Logikschaltung gemäß der dritten bevorzugten Ausführungsform über PDTMOS-Transistoren 2-1 und 2-2 als Durchlasstransistor-Logikschaltung sowie einen Inverter 3. Der Inverter 3 besteht aus einem PDTMOS-Transistor, und er verstärkt das Ausgangssignal der Durchlasstransistor-Logikschaltung, um deren Treibervermögen zu verbessern.
Die Durchlasstransistor-Logikschaltung gemäß der dritten bevorzugten Ausführungsform führt Logikoperationen zum Erzeugen eines Ausgangssignals auf im Wesentlichen dieselbe Weise wie die Durchlasstransistor-Logikschaltung gemäß der ersten bevorzugten Ausführungsform mit der Ausnahme aus, dass drei Eingangssignale/A, A und B verwendet werden.
Wie bei der ersten bevorzugten Ausführungsform ist bei der MOS-Logikschaltung gemäß der dritten bevorzugten Ausführungsform kein PMOS-Transistor zum Hochziehen auf den Pegel "H" oder kein NMOS-Transistor zum Herunterziehen auf den Pegel "L" erforderlich, wie sie herkömmlicherweise benötigt wurden. Im Ergebnis benötigt die MOS-Logikschaltung gemäß der dritten bevorzugten Ausführungsform über eine kleinere Anzahl von Elementen und eine kleinere Schaltungsfläche, und sie kann mit niedrigerem Energieverbrauch betrieben werden.
(Beispiel 4)
Die 4 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer vierten bevorzugten Ausführungsform zeigt.
Die MOS-Logikschaltung gemäß der vierten bevorzugten Ausführungsform verfügt über einen NMOS-Transistor 1' und einen PMOS-Transistor 2' als Durchlasstransistor-Logikschaltung sowie einen Inverter 3'. Der Inverter 3' besteht aus NMOS-und PMOS-Transistoren, und er verstärkt das Ausgangssignal der Durchlasstransistor-Logikschaltung, um deren Treibervermögen zu verbessern. Ferner werden zwei Signale A und B in die Durchlasstransistor-Logikschaltung eingegeben, und ein Ausgangssignal Y1 wird auf Grundlage von Logikoperationen erhalten, die im Wesentlichen auf dieselbe Weise wie bei der ersten Beispiel ausgeführt werden.
Bei der vierten bevorzugten Ausführungsform wird jede der Schwellenspannungen der NMOS- und PMOS-Transistoren des Inverters 3' als Verstärker auf einen höheren Wert als jede der Schwellenspannungen des NMOS-Transistors 1' und des PMOS-Transistors 2' eingestellt.
Nachfolgend wird der Betrieb der MOS-Logikschaltung gemäß der vierten bevorzugten Ausführungsform beschrieben.
Gemäß der 4 wird das Potenzial des Ausgangsignals Y1 VDD – Vthn1', wenn der Pegel "H", der um die Schwellenspannung Vthn1' des NMOS-Transistors 1' niedriger als der Pegel VDD ist, als Ausgangssignal Y1 geliefert wird. Die Beziehung zwischen der Schwellenspannung Vthp3' des PMOS-Transistors des Inverters 3' und der Schwellenspannung Vthn1' des NMOS-Transistors 1' ist |Vthp3'| > Vthn1' und demgemäß wird der PMOS-Transistor des Inverters 3' durch das Potenzial VDD – Vthn1' des Ausgangssignals Y1 nicht eingeschaltet, sondern es wird nur der NMOS-Transistor des Inverters 3' eingeschaltet. Im Ergebnis fließt in der MOS-Logikschaltung gemäß der vierten bevorzugten Ausführungsform selbst dann kein stationärer Durchdringungs-Strom durch den Inverter 3', wenn kein Pullup-PMOS-Transistor verwendet wird.
Ferner ist, wenn der Pegel "L" um die Schwellenspannung Vthp2' des PMOS-Transistors 2' höher als der Pegel GND ist, als Ausgangssignal Y1 geliefert wird, die Beziehung zwischen der Schwellenspannung Vthn3' des NMOS-Transistors des Inverters 3' und der Schwellenspannung Vthp2' des PMOS-Transistors 2' |Vthn3'| > Vthp2', und demgemäß wird der NMOS-Transistor des Inverters 3' durch das Potenzial 0 – Vthn2' des Ausgangssignals Y1 nicht eingeschaltet, sondern es wird nur der PMOS-Transistor des Inverters 3' eingeschaltet. Im Ergebnis fließt in der MOS-Logikschaltung gemäß der vierten bevorzugten Ausführungsform selbst dann kein stationärer Durchdringungsstrom durch den Inverter 3', wenn kein Pulldown-NMOS-Transistor verwendet wird.
Demgemäß weist die MOS-Logikschaltung gemäß der vierten bevorzugten Ausführungsform eine kleinere Anzahl von Elementen und eine kleinere Schaltungsfläche auf, und sie kann mit niedrigerem Energieverbrauch betrieben werden.
(Beispiel 5)
Die 5 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer fünften bevorzugten Ausführungsform zeigt, das als Schaltung beschrieben wird, die hauptsächlich als Befehlsdecodierer verwendet wird.
Die MOS-Logikschaltung gemäß der fünften bevorzugten Ausführungsform verfügt über NDTMOS-Transisotoren 1-1 bis 1-6, PDTMOS-Transistoren 2-1 bis 2-6, einen NDTMOS-Transistor 1 und einen Inverter 3. Vorteile der Logikschaltung des vorliegenden Beispiels, wie es in der 5 dargestellt ist, werden unter Vergleich mit dem in der 12 dargestellten herkömmlichen Befehlsdecodierer erläutert. Die 12 ist ein Schaltbild, das eine herkömmliche Schaltung zeigt, die hauptsächlich als Befehlsdecodierer verwendet wird und die NMOS-Transistoren 11-1 bis 11-12, einen PMOS-Transistor 12-1 sowie Inverter 13-1 bis 13-5 aufweist. Die Inverter 13-2 bis 13-5 erzeugen invertierte Ausgangssignale AX, BX, CX und DX.
Wie es aus der 5 ersichtlich ist, verwendet die MOS-Logikschaltung gemäß der fünften bevorzugten Ausführungsform keinerlei invertiertes Signal. Anders gesagt, werden bei der in der 5 dargestellten MOS-Logikschaltung Logikoperationen unter Verwendung nur positiver Signale ausgeführt. Daher ist der Leiterbahnumfang kleiner als beim herkömmlichen, in der 12 dargestellten Befehlsdecodierer. Darüber hinaus benötigt die MOS-Logikschaltung gemäß der fünften bevorzugten Ausführungsform keinerlei Generator für negative Signale.
Außerdem wird, bei der MOS-Logikschaltung gemäß der fünften bevorzugten Ausführungsform eine Vorladespannung zu VDD-Vthnon, wobei Vthnon die Schwellenspannung des NDTMOS-Transistors 1 ist, wenn er sich im EIN-Zustand befindet. Selbst wenn die vorab geladene Ladung entsprechend einer Logikoperation entladen wird, wird sie lediglich auf einen Pegel entladen, die 0-Vthpon entspricht, wobei Vthpon die Schwellenspannung jedes der PDTMOS-Transistoren 2-1 bis 2-6 ist, wenn sie sich im EIN-Zustand befinden. So wird nur eine kleine Ladungsmenge verbraucht.
Ferner ist bei der fünften bevorzugten Ausführungsform verhindert, dass ein stationärer Durchdringungsstrom durch den als Verstärker wirkenden Inverter 3 fließt, was durch Einstellen der Schwellenspannung des Inverters 3 in solcher Weise erfolgt, dass ein Beziehung zu anderen Schwellenspannungen existiert, wie sie oben in Verbindung mit der ersten bevorzugten Ausführungsform beschrieben wurde.
(Beispiel 6)
Die 6 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer sechsten bevorzugten Ausführungsform zeigt.
Diese MOS-Logikschaltung verfügt über eine verbessete Konfiguration im Vergleich zu den in den 10A und 10B dargestellten herkömmlichen Logikschaltungen, die dieselben Gesamt-Logikoperationen ausführen. Genauer gesagt, verfügt die MOS-Logikschaltung gemäß der sechsten bevorzugten Ausführungsform über NDTMOS-Transistoren 1-1 bis 1-4 sowie PDTMOS-Transistoren 2-1 bis 2-4.
Nachfolgend werden Vorteile der MOS-Logikschaltung gemäß der sechsten bevorzugten Ausführungsform durch Vergleichen derselben mit den in den 10A und 10B dargestellten herkömmlichen Logikschaltungen beschrieben.
Wie oben beschrieben, zeigt die herkömmliche, in der 10A dargestellte CMOS-Schaltung die Nachteile z. B. eines stationären Durchdringungsstroms, der durch einen Verstärker fließt, wenn der Ausgangspegel der vorangehenden Schaltung abnimmt. Bei der MOS-Logikschaltung gemäß der sechsten bevorzugten Ausführungsform ist jedoch der Fluss eines derartigen stationären Durchdringungsstroms dadurch verhindert, dass die Schwellenspannungen der DTMOS-Transistoren, d.h. der NDTMOS-Transistoren 1-1 bis 1-4 sowie der PDT-MOS-Transistoren 2-1 bis 2-4 auf solche Weise eingestellt sind, wie es in Zusammenhang mit der ersten bevorzugten Ausführungsform beschrieben wurde.
Darüber hinaus ist, da in der MOS-Logikschaltung gemäß der sechsten bevorzugten Ausführungsform kein invertiertes Signal benötigt wird, die Anzahl der Signalleitungen im Vergleich zur in der 10B dargestellten herkömmlichen MOS-Logikschaltung verringert. Demgemäß weist die MOS-Logikschaltung gemäß der sechsten bevorzugten Ausführungsform eine kleinere Leiterbahnfläche auf, und sie wird mit niedrigerem Energieverbrauch betrieben.
Bei der sechsten bevorzugten Ausführungsform werden verschiedene Vorteile (d.h. das Verhindern eines stationären Durchdringungsstroms, eine Verringerung der Leiterbahnfläche und des Energieverbrauchs) gleichzeitig erreicht, die herkömmlicherweise schwierig zu erreichen waren.
(Beispiel 7)
Die 7 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einer siebten bevorzugten Ausführungsform zeigt.
Die MOS-Logikschaltung gemäß der vorliegenden bevorzugten Ausführungsform verfügt über verbesserte Konfiguration im Vergleich zur in der 11 dargestellten herkömmlichen MOS-Logikschaltung, die dieselben Gesamt-Logikoperationen ausführt. Genauer gesagt, verfügt die MOS-Logikschaltung gemäß der siebten bevorzugten Ausführungsform über NDTMOS-Transistoren 1-1 bis 1-3, PDTMOS-Transistoren 2-1 bis 2-3 sowie einen Inverter 3.
Nachfolgend werden Vorteile der MOS-Logikschaltung gemäß der siebten bevorzugten Ausführungsform durch Vergleichen desselben mit der in der 11 dargestellten herkömmlichen MOS-Logikschaltung beschrieben.
Wie oben beschrieben, wird bei der in der 11 dargestellten herkömmlichen Schaltung z. B. dann, wenn sich beide Eingangssignale A und B auf dem Pegel "H" befinden, der NMOS-Transistor eingeschaltet, so dass ein Ausgangssignal vom Pegel VDD als Ausgangssignal Y1 erzeugt wird. Wenn jedoch die Schwellenspannung des NMOS-Durchlasstransistors Vthn ist, wird das Ausgangssignal Y1 durch diesen NMOS-Durchlasstransistor auf einen Pegel abgesenkt, der VDD – Vthn entspricht. Andererseits wird, wenn das Ausgangssignal vom Pegel GND als Ausgangssignal Y2 erzeugt wird, der PMOS-Transistor, dessen Gate mit dem Ausgang Y2 verbunden ist, der CMOS-Latchstufe 12 eingeschaltet, während der NMOS-Transistor, dessen Gate mit dem Ausgang Y2 verbunden ist, der CMOS-Latchstufe 12 abgeschaltet wird. Im Ergebnis wird das Ausgangssignal Y1 auf den Pegel VDD hochgezogen. Wenn jedoch Vthn > |Vthp| gilt, wobei Vthp die Schwellenspannung jedes der PMOS-Transistoren der CMOS-Latchstufe 12 ist, befinden sich sowohl der NMOS-Transistor als auch der PMOS-Transistor, deren Gates mit dem Ausgang Y1 verbunden sind, der CMOS-Latchstufe 12 während der Zeitperiode, in der das Eingangssignal Y1 auf VDD – |Vthp| hochgezogen ist, im EIN-Zustand. Dies führt dazu, dass zwischen dem Pegel VDD und dem Pegel GND ein Durchdringungsstrom fließt.
Darüber hinaus sind bei der in der 11 dargestellten herkömmlichen MOS-Logikschaltung invertierte Signale AX, BX, CX und Y1 zu den jeweiligen Signalen A, B, C bzw. Y2 erforderlich. Im Ergebnis ist die Leiterbahnfläche groß und auf Grund der großen Anzahl zugehöriger Signalwechsel wird eine große Energiemenge verbraucht. Außerdem führt die große Anzahl von Transis toren zu einer komplizierten Schaltungskonfiguration, durch die wiederum die Herstellkosten erhöht werden.
Demgegenüber fließt bei der MOS-Logikschaltung gemäß der siebten bevorzugten Ausführungsform dann kein Durchdringungsstrom durch die Schaltung, wenn die Schwellenspannungen der NDTMOS-Transistoren 1-1 bis 1-3 und der PDTMOS-Transistoren 2-1 bis 2-3 auf solche Weise eingestellt werden, wie sie oben in Zusammenhang mit der ersten bevorzugten Ausführungsform beschrieben wurde.
Ferner ist bei der siebten bevorzugten Ausführungsform die Anzahl der Transistoren kleiner, da keine invertierten Signale zu den Signalen A, B und Y erforderlich sind. Demgemäß verfügt eine MOS-Logikschaltung gemäß der siebten bevorzugten Ausführungsform über eine kleinere Schaltungsfläche, und sie wird mit niedrigerem Energieverbrauch betrieben.
Die Erfindung kann auch für verschiedene Halbleiterbauteile sorgen, die die oben beschriebenen Vorteile zeigen, wenn in sie eine der oben beschriebenen MOS-Logikschaltungen gemäß den bevorzugten Ausführungsformen eingebaut wird.
Wie oben beschrieben, verfügt die MOS-Logikschaltung im Wesentlichen über eine Durchlasstransistor-Logikschaltung aus mindestens einem NDTMOS-Transistor und/oder mindestens einem PDTMOS-Transistor sowie einen Verstärker zum Verstärken des Ausgangssignals der Durchlasstransistor-Logikschaltung, um deren Treibervermögen zu verbessern. Der NDTMOS-Transistor wird dazu verwendet, eine Logikoperation auszuführen, die dann gültig ist, wenn sich ein Signal auf dem Pegel "H" befindet, während ein PDTMOS-Transistor dazu verwendet wird, eine Logikoperation auszuführen, die dann gültig ist, wenn sich ein Signal auf dem Pegel "L" befindet. Demgemäß ist, abweichend von einer herkömmlichen Logikschaltung, eine solche Logikschaltung konfiguriert, die keine invertierten Signale benötigt. Im Ergebnis ist die Anzahl der Signalleitungen verringert, und demgemäß ist die Leiterbahnfläche verringert. Ferner ist auch die Anzahl von Signalwechseln verringert, da kein invertiertes Signal benötigt wird. Im Ergebnis ist die Menge des zum Laden und Entladen der Leiterbahnkapazität erforderlichen Strom verringert, wodurch niedriger Energieverbrauch realisiert wird.
Bei der Logikschaltung gemäß einer bevorzugten Ausführungsform ist die Menge des Durchdringungsstroms sehr klein, der fließt, während sowohl positive als auch negative Signale den Pegel "H" zeigen. Dies, da die oben beschriebene Logikschaltung nur durch ein positives Signal realisiert wird, in welchem Fall ein direkter Strompfad zwischen dem Pegel der Versorgungsspannung (dem Pegel VDD) und dem Pegel GND auf dieselbe Weise wie bei einer statischen CMOS-Schaltung blockiert wird. Daher sind keine Pullup- und Pulldownelemente erforderlich, was dahingehend von Vorteil ist, dass die Anzahl der Elemente verringert wird und dadurch die Schaltungsfläche verkleinert wird.
Bei der Durchlasstransistor-Logikschaltung der bevorzugten Ausführungsformen können sowohl NDTMOS- als auch PDTMOS-Transistoren als Durchlasstransistor-Logikschaltung verwendet werden. Alternativ kann eine Durchlasstransistor-Logikschaltung gemäß der Erfindung nur NDTMOS-Transistoren aufweisen, wobei ein invertiertes Signal/A in einen derselben eingegeben wird, oder sie kann nur PDTMOS-Transistoren aufweisen, wobei ein invertiertes Signal/A in einen derselben eingegeben wird. Beide derartige Durchlasstransistor-Logikschaltungen weisen im Wesentlichen dieselbe Logikfunktion wie eine Durchlasstransistor-Logikschaltung mit sowohl NDTMOS- als auch PDTMOS-Transistoren auf, wodurch eine verringerte Anzahl von Elementen realisiert wird und demgemäß eine verringerte Schaltungsfläche erzielt wird und auch Betrieb mit niedrigerem Energieverbrauch möglich ist.
Ferner verfügt eine MOS-Logikschaltung, gemäß einer anderen bevorzugten Ausführungs, im Wesentlichen über eine Durchlasstransistor-Logikschaltung aus mindestens einem MOS-Transistor und einem Verstärker aus mindestens einem MOS-Transistor, wobei der Absolutwert der Schwellenspannung des MOS-Transistors im Verstärker größer als der Absolutwert der Schwellenspannung des MOS-Transistors in der Durchlasstransistor-Logikschaltung ist. Bei einer derartigen Konfiguration ist selbst dann, wenn keinerlei Pullup- oder Pulldown-Element vorhanden ist, verhindert, dass ein stationärer Durchdringungsstrom durch die Schaltung fließt. Demgemäß wird eine MOS-Logikschaltung mit einer kleineren Anzahl von Elementen und kleinerer Schaltungsfläche realisiert, die mit niedrigerem Energieverbrauch betrieben wird.
Der im obigen zu verwendete MOS-Transistor kann ein NMOS-Transistor, ein PMOS-Transistor oder ein komplementärer MOS-Transistor mit NMOS- und PMOS-Transistoren sein.
Ferner kann eine MOS-Logikschaltung gemäß den bevorzugten Ausführungsformen einen DTMOS-Transistor für einen Vorabladevorgang, eine Bestimmungsschaltung aus einem DTMOS-Transistor zum Bestimmen einer Logik auf Grundlage davon, ob eine entsprechend einem Eingangssignal vorab geladene Ladung entladen oder gehalten wird, und einen Verstärker aus einem DTMOS-Transistor zum Verstärken des Ausgangssignals der Bestimmungsschaltung aufweisen. Gemäß dieser Konfiguration ist die Menge der vorab geladenen Ladung, die dann entsprechend einer Logik zu entladenist, klein, wodurch die Ladungsverbrauchsmenge niedrig ist. Im Ergebnis ist eine MOS-Logikschaltung geschaffen, die mit verringertem Energieverbrauch betreibbar ist.
Ferner kann, gemäß einer bevorzugten Ausführungsform, ein PMOS-Transistor verwendet werden, dessen Gate mit einer Wanne verbunden ist, anstatt dass ein NMOS-Transistor in einer MOS-Logikschaltung verwendet wird, der es erfordert, dass an seinem Gate ein invertiertes Signal eingegeben wird, wobei am Gate des PMOS-Transistors ein nicht invertiertes Signal eingegeben wird, und es kann auch ein NMOS-Transistor mit einem mit einer Wanne verbundenen Gate an Stelle eines PMOS-Transistors in einer MOS-Logikschaltung verwendet werden, der es erfordert, dass an seinem Gate ein invertiertes Signal angegeben wird, wobei am Gate des NMOS-Transistors ein nicht invertiertes Signal eingegeben wird. Eine derartige Konfiguration erlaubt es, einen herkömmlicherweise erforderlichen Generator für negative Signale wegzulassen. Außerdem kann die Leiterbahnfläche verringert werden, da kein negatives Signal benötigt wird, wie es bei einer herkömmlichen CMOS-Schaltung erforderlich ist. Darüber hinaus kann die Menge des Stroms, der zum Laden und Entladen von Kapazitäten entsprechend Signalwechseln erforderlich ist, verringert werden, was zu verringertem Energieverbrauch führt.
Darüber hinaus können gemäß weiteren Ausführungsformen verschiedene Halb1eiterbauteile, die die oben beschriebenen Vorteile zeigen, dadurch realisiert werden, dass in sie die oben beschriebenen MOS-Logikschaltungen eingebaut werden.

Claims

MOS-Logikschaltung mit: – einer Durchlassvorrichtung-Logikschaltung (1', 2') mit mindestens einem ersten MOS-Transistor zum Ausführen einer vorbestimmten Logikoperation, um ein Ausgangssignal zu liefern; und – einer Verstärkungsschaltung (3') mit mindestens einem zweiten MOS-Transistor, um die Treiberfähigkeiten betreffend das Ausgangssignal der Durchlassvorrichtung-Logikschaltung zu verbessern; – wobei der Absolutwert der Schwellenspannung des mindestens einen zweiten MOS-Transistors größer als der Absolutwert einer Schwellenspannung des mindestens einen ersten MOS-Transistors eingestellt ist; und – von den ersten MOS-Transistoren und den zweiten MOS-Transistoren mindestens einer ein DTMOS-Transistor mit einem Gate ist, das mit einer zugeordneten Wanne verbunden ist, in der ein zugehöriger Kanal ausgebildet ist.
MOS-Logikschaltung nach Anspruch 1, bei der der erste MOS-Transistor über einen ersten NMOS-Transistor (1) und einen ersten PMOS-Transistor (2) verfügt und der zweite MOS-Transistor über einen zweiten NMOS-Transistor und einen zweiten PMOS-Transistor verfügt; und – der erste NMOS-Transistor bei einer Logikoperation der Durchlasstransistor-Logikschaltung verwendet wird, die hinsichtlich eines Signals von hohem Pegel gültig ist, und der erste PMOS-Transistor bei einer Logikoperation der Durchlasstransistor-Logikschaltung verwendet wird, die hinsichtlich eines Signals von niedrigem Pegel gültig ist.
MOS-Logikschaltung nach Anspruch 1, ferner mit: – einem dritten MOS-Transistor (1) für eine Vorab-Ladeoperation; – einer Bestimmungsschaltung mit dem ersten MOS-Transistor zum Bestimmen einer Logik auf Grundlage eines Eingangssignals entweder durch Entladen oder durch Halten einer durch den dritten MOS-Transistor vorab geladenen Ladung; wobei – die Verstärkungsschaltung so konfiguriert und ausgebildet ist, dass sie das Ausgangssignal der Bestimmungsschaltung verstärkt; und – sowohl der erste als auch der zweite und der dritte MOS-Transistor ein DTMOS-Transistor mit einem Gate ist, das mit einer zugeordneten Wanne verbunden ist, in der ein zugehöriger Kanal ausgebildet ist.
Halbleiterbauteil mit der MOS-Logikschaltung nach Anspruch 1.
Halbleiterbauteil mit der MOS-Logikschaltung nach Anspruch 3.