JPH0964283A - パストランジスタ論理回路 - Google Patents
パストランジスタ論理回路Info
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- JPH0964283A JPH0964283A JP7221795A JP22179595A JPH0964283A JP H0964283 A JPH0964283 A JP H0964283A JP 7221795 A JP7221795 A JP 7221795A JP 22179595 A JP22179595 A JP 22179595A JP H0964283 A JPH0964283 A JP H0964283A
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- transistor
- pass transistor
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- inverter
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Abstract
(57)【要約】
【課題】消費電力の低減化が図られるとともにチップ面
積を小さく抑えたパストランジスタ論理回路を提供す
る。 【解決手段】反転生成回路１３，２３，３３で入力され
てきたコントロール信号Ｃ，Ｆ，Ｇの論理を反転するこ
とにより反転前後の論理信号のペアからなる相補信号を
生成し、かつ反転生成回路１３，２３，３３で反転前の
論理信号を遅延させることにより反転後の論理信号との
位相を調整しパストランジスタ１１，１２，２１，２
２，３１，３２に入力する。
積を小さく抑えたパストランジスタ論理回路を提供す
る。 【解決手段】反転生成回路１３，２３，３３で入力され
てきたコントロール信号Ｃ，Ｆ，Ｇの論理を反転するこ
とにより反転前後の論理信号のペアからなる相補信号を
生成し、かつ反転生成回路１３，２３，３３で反転前の
論理信号を遅延させることにより反転後の論理信号との
位相を調整しパストランジスタ１１，１２，２１，２
２，３１，３２に入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばゲートアレ
イ方式の半導体集積回路等に用いられるパストランジス
タ論理回路に関する。
イ方式の半導体集積回路等に用いられるパストランジス
タ論理回路に関する。
【０００２】
【従来の技術】従来より、複数のパストランジスタをツ
リー状に接続して所望の論理回路を構成するパストラン
ジスタ論理回路が知られている。このようなパストラン
ジスタ論理回路は、ＣＭＯＳトランジスタを複数使用し
て所望の論理回路を構成するＣＭＯＳトランジスタ論理
回路と比較し、同じ機能を実現するにあたり、使用する
トランジスタ数が少なくて済み、高集積化、低消費電力
化、高速化が容易に実現される。
リー状に接続して所望の論理回路を構成するパストラン
ジスタ論理回路が知られている。このようなパストラン
ジスタ論理回路は、ＣＭＯＳトランジスタを複数使用し
て所望の論理回路を構成するＣＭＯＳトランジスタ論理
回路と比較し、同じ機能を実現するにあたり、使用する
トランジスタ数が少なくて済み、高集積化、低消費電力
化、高速化が容易に実現される。
【０００３】しかし、このようなパストランジスタ論理
回路では、複数のパストランジスタをツリー状に接続す
る構成のため、各パストランジスタの電圧降下が累積さ
れ電圧ノイズマージンが小さく、また各パストランジス
タの容量も累積され外部負荷変動に応じて遅延時間が変
動しタイミング調整が困難であった。そこで、パストラ
ンジスタ論理回路に関し、これらの問題を解決するため
の技術が提案されている。
回路では、複数のパストランジスタをツリー状に接続す
る構成のため、各パストランジスタの電圧降下が累積さ
れ電圧ノイズマージンが小さく、また各パストランジス
タの容量も累積され外部負荷変動に応じて遅延時間が変
動しタイミング調整が困難であった。そこで、パストラ
ンジスタ論理回路に関し、これらの問題を解決するため
の技術が提案されている。
【０００４】図６は、文献「ＩＥＥＥ １９９４ ＣＵ
ＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳ Ｃ
ＯＮＦＥＲＥＮＣＥ ２６．５ Ｌｅａｎ Ｉｎｔｅｇ
ｒａｔｉｏｎ： Ａｃｈｉｅｖｉｎｇ ａ Ｑｕａｎｔ
ｕｍ Ｌｅａｐ ｉｎ Ｐｅｒｆｏｒｍａｎｃｅ ａｎ
ｄ Ｃｏｓｔ ｏｆ Ｌｏｇｉｃ ＬＳＩｓ」に提案さ
れた、パストランジスタを使用した３種類の基本セルの
回路図（ａ）、（ｂ）、（ｃ）である。
ＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳ Ｃ
ＯＮＦＥＲＥＮＣＥ ２６．５ Ｌｅａｎ Ｉｎｔｅｇ
ｒａｔｉｏｎ： Ａｃｈｉｅｖｉｎｇ ａ Ｑｕａｎｔ
ｕｍ Ｌｅａｐ ｉｎ Ｐｅｒｆｏｒｍａｎｃｅ ａｎ
ｄ Ｃｏｓｔ ｏｆ Ｌｏｇｉｃ ＬＳＩｓ」に提案さ
れた、パストランジスタを使用した３種類の基本セルの
回路図（ａ）、（ｂ）、（ｃ）である。
【０００５】図６（ａ）に示す基本セルでは、１組のパ
ストランジスタ６１，６２の各一端に入力信号としてパ
ス信号Ａ，Ｂが入力される。またパストランジスタ６
１，６２の各ゲートには相互に論理が反転した相補信号
としてのコントロール信号Ｃ，Ｃ_ が入力される。パス
トランジスタ６１，６２の各他端は、後述する出力イン
バータ６３に接続されている。
ストランジスタ６１，６２の各一端に入力信号としてパ
ス信号Ａ，Ｂが入力される。またパストランジスタ６
１，６２の各ゲートには相互に論理が反転した相補信号
としてのコントロール信号Ｃ，Ｃ_ が入力される。パス
トランジスタ６１，６２の各他端は、後述する出力イン
バータ６３に接続されている。
【０００６】ここで、パストランジスタ６１，６２の各
一端にパス信号Ａ，Ｂとして、それぞれ‘Ｈ’レベル，
‘Ｌ’レベルの信号が印加され、また各ゲートにコント
ロール信号Ｃ，Ｃ_ としてそれぞれ‘Ｈ’レベル，
‘Ｌ’レベルの信号が印加されると、パストランジスタ
６１が導通状態になりパストランジスタ６２が遮断状態
になるため、パストランジスタ６１に印加されている
‘Ｈ’レベルの入力信号Ａがパストランジスタ６１を経
由して、‘Ｈ’レベルのパス信号Ｙとして出力される。
出力されたパス信号Ｙは出力インバータ６３に入力され
る。
一端にパス信号Ａ，Ｂとして、それぞれ‘Ｈ’レベル，
‘Ｌ’レベルの信号が印加され、また各ゲートにコント
ロール信号Ｃ，Ｃ_ としてそれぞれ‘Ｈ’レベル，
‘Ｌ’レベルの信号が印加されると、パストランジスタ
６１が導通状態になりパストランジスタ６２が遮断状態
になるため、パストランジスタ６１に印加されている
‘Ｈ’レベルの入力信号Ａがパストランジスタ６１を経
由して、‘Ｈ’レベルのパス信号Ｙとして出力される。
出力されたパス信号Ｙは出力インバータ６３に入力され
る。
【０００７】ここで、出力インバータ６３の詳細につい
て図７を参照して説明する。図７は、図６に示す出力イ
ンバータの回路図である。図７に示す出力インバータ６
３には、その出力インバータ６３の入力側と電源ＶDDと
の間にＰＭＯＳトランジスタ７１が配置されている。ま
た電源ＶDDとグラウンドＧＮＤとの間に直列接続され
た、電源ＶDD側から順にＰＭＯＳトランジスタ７２とＮ
ＭＯＳトランジスタ７３からなるインバータ７４が備え
られている。さらに、電源ＶDDとグラウンドＧＮＤとの
間に直列接続された、電源ＶDD側から順にＰＭＯＳトラ
ンジスタ７５とＮＭＯＳトランジスタ７６からなるイン
バータ７７も備えられている。各インバータ７４、７７
の入力側は互いに接続され、出力インバータ６３の入力
端を構成している。またインバータ７４の出力側はＰＭ
ＯＳトランジスタ７１のゲートに接続され、インバータ
７７の出力は、出力インバータ６３全体としての出力と
なる。
て図７を参照して説明する。図７は、図６に示す出力イ
ンバータの回路図である。図７に示す出力インバータ６
３には、その出力インバータ６３の入力側と電源ＶDDと
の間にＰＭＯＳトランジスタ７１が配置されている。ま
た電源ＶDDとグラウンドＧＮＤとの間に直列接続され
た、電源ＶDD側から順にＰＭＯＳトランジスタ７２とＮ
ＭＯＳトランジスタ７３からなるインバータ７４が備え
られている。さらに、電源ＶDDとグラウンドＧＮＤとの
間に直列接続された、電源ＶDD側から順にＰＭＯＳトラ
ンジスタ７５とＮＭＯＳトランジスタ７６からなるイン
バータ７７も備えられている。各インバータ７４、７７
の入力側は互いに接続され、出力インバータ６３の入力
端を構成している。またインバータ７４の出力側はＰＭ
ＯＳトランジスタ７１のゲートに接続され、インバータ
７７の出力は、出力インバータ６３全体としての出力と
なる。
【０００８】このように構成された出力インバータ６３
に、前述した‘Ｈ’レベルのパス信号Ｙが入力される。
この‘Ｈ’レベルのパス信号Ｙは、パストランジスタ６
１に入力されている‘Ｈ’レベルの入力信号Ａと比較
し、パストランジスタ６１による電圧降下分だけ小さく
なっている。この‘Ｈ’レベルのパス信号Ｙがインバー
タ７４に入力されると、インバータ７４で‘Ｌ’レベル
に反転される。反転された‘Ｌ’レベルの信号はＰＭＯ
Ｓトランジスタ７１のゲートに入力され、これによりＰ
ＭＯＳトランジスタ７１は遮断状態から導通状態に変化
し、ＰＭＯＳトランジスタ７１から電源ＶDDとほぼ等し
い電圧が出力される。この電圧はインバータ７７に入力
され、インバータ７７で‘Ｌ’レベルに反転され出力さ
れる。このようにしてパストランジスタ６１による電圧
降下分だけ電圧の低い‘Ｈ’レベルのパス信号Ｙは、Ｐ
ＭＯＳトランジスタ７１で電源ＶDDとほぼ等しい電圧に
引き上げられ、電圧ノイズマージンが改善されている。
またＰＭＯＳトランジスタ７１には小さなサイズのトラ
ンジスタが使用されており、パストランジスタ６１が
‘Ｌ’レベルに変化した場合に、まだ導通状態にあるＰ
ＭＯＳトランジスタ７１からパストランジスタ６１に向
けて大電流が流れるのを防止している。
に、前述した‘Ｈ’レベルのパス信号Ｙが入力される。
この‘Ｈ’レベルのパス信号Ｙは、パストランジスタ６
１に入力されている‘Ｈ’レベルの入力信号Ａと比較
し、パストランジスタ６１による電圧降下分だけ小さく
なっている。この‘Ｈ’レベルのパス信号Ｙがインバー
タ７４に入力されると、インバータ７４で‘Ｌ’レベル
に反転される。反転された‘Ｌ’レベルの信号はＰＭＯ
Ｓトランジスタ７１のゲートに入力され、これによりＰ
ＭＯＳトランジスタ７１は遮断状態から導通状態に変化
し、ＰＭＯＳトランジスタ７１から電源ＶDDとほぼ等し
い電圧が出力される。この電圧はインバータ７７に入力
され、インバータ７７で‘Ｌ’レベルに反転され出力さ
れる。このようにしてパストランジスタ６１による電圧
降下分だけ電圧の低い‘Ｈ’レベルのパス信号Ｙは、Ｐ
ＭＯＳトランジスタ７１で電源ＶDDとほぼ等しい電圧に
引き上げられ、電圧ノイズマージンが改善されている。
またＰＭＯＳトランジスタ７１には小さなサイズのトラ
ンジスタが使用されており、パストランジスタ６１が
‘Ｌ’レベルに変化した場合に、まだ導通状態にあるＰ
ＭＯＳトランジスタ７１からパストランジスタ６１に向
けて大電流が流れるのを防止している。
【０００９】インバータ７４はＰＭＯＳトランジスタ７
１のみを駆動するものであるため、そのインバータ７４
を構成するＰＭＯＳトランジスタ７２，ＮＭＯＳトラン
ジスタ７３には小さなサイズのトランジスタが用いられ
ている。一方、インバータ７７は外部負荷を駆動する必
要があるため、インバータ７７を構成するＰＭＯＳトラ
ンジスタ７５，ＮＭＯＳトランジスタ７６には大きなサ
イズのトランジスタが用いられている。
１のみを駆動するものであるため、そのインバータ７４
を構成するＰＭＯＳトランジスタ７２，ＮＭＯＳトラン
ジスタ７３には小さなサイズのトランジスタが用いられ
ている。一方、インバータ７７は外部負荷を駆動する必
要があるため、インバータ７７を構成するＰＭＯＳトラ
ンジスタ７５，ＮＭＯＳトランジスタ７６には大きなサ
イズのトランジスタが用いられている。
【００１０】このように図６（ａ）に示す基本セルで
は、出力インバータ６３でパストランジスタ６１やパス
トランジスタ６２による電圧降下が補償され、かつ外部
負荷変動による遅延時間の変動が防止されている。図６
（ｂ）は、図６（ａ）に示す基本セルにもう１組のパス
トランジスタ６４，６５を加えることにより３つの入力
信号Ａ，Ｂ，Ｄと４つのコントロール信号Ｃ，Ｃ_ ，
Ｅ，Ｅ_ に対応できる基本セル、図６（ｃ）は、図６
（ｂ）に示す基本セルにさらに１組のパストランジスタ
６６，６７を加えることにより４つの入力信号Ａ，Ｂ，
Ｄ，Ｅと４つのコントロール信号Ｃ，Ｃ_ ，Ｆ，Ｆ_ に
対応できる基本セルである。これら図６（ａ）、図６
（ｂ）、図６（ｃ）に示す３種類の基本セルを用いて種
々のパストランジスタ論理回路を構成することができ
る。
は、出力インバータ６３でパストランジスタ６１やパス
トランジスタ６２による電圧降下が補償され、かつ外部
負荷変動による遅延時間の変動が防止されている。図６
（ｂ）は、図６（ａ）に示す基本セルにもう１組のパス
トランジスタ６４，６５を加えることにより３つの入力
信号Ａ，Ｂ，Ｄと４つのコントロール信号Ｃ，Ｃ_ ，
Ｅ，Ｅ_ に対応できる基本セル、図６（ｃ）は、図６
（ｂ）に示す基本セルにさらに１組のパストランジスタ
６６，６７を加えることにより４つの入力信号Ａ，Ｂ，
Ｄ，Ｅと４つのコントロール信号Ｃ，Ｃ_ ，Ｆ，Ｆ_ に
対応できる基本セルである。これら図６（ａ）、図６
（ｂ）、図６（ｃ）に示す３種類の基本セルを用いて種
々のパストランジスタ論理回路を構成することができ
る。
【００１１】図８は、図６に示す文献とは異なる文献
「１９９５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃ
ｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌＰａｐｅｒｓ １６−１ Ｐａｓｓ Ｔｒａｎｓｉ
ｓｔｏｒ Ｂａｓｅｄ Ｇａｔｅ Ａｒｒａｙ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ」に提案されたパストランジスタ論
理回路の、概略回路図およびそのレイアウト図である。
「１９９５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃ
ｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌＰａｐｅｒｓ １６−１ Ｐａｓｓ Ｔｒａｎｓｉ
ｓｔｏｒ Ｂａｓｅｄ Ｇａｔｅ Ａｒｒａｙ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ」に提案されたパストランジスタ論
理回路の、概略回路図およびそのレイアウト図である。
【００１２】図８の左半分には、パストランジスタ論理
回路を構成する１つのパストランジスタセルの概略回路
図８０が示されており、図８の右半分にはそのレイアウ
ト図９０が示されている。概略回路図８０に示されてい
るパストランジスタ・ツリー部８１は、相互にペアを成
し、各一端に相互に論理が反転した入力信号Ａ，Ａ_
Ｂ，Ｂ_ が入力されるとともに各ゲートに、やはり相互
に論理が反転したコントロール信号Ｃ，Ｃ_ が入力さ
れ、 各他端が互いに接続された、パストランジスタ８１
ａ，８１ｂ，８１ｃ，８１ｄから成る組を複数備えたＣ
ＰＬ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏｇｉｃ）で論理が構成されてい
る。パストランジスタ・ツリー部８１のパストランジス
タ８１ａ，８１ｂ，８１ｃ，８１ｄには、レイアウト図
９０に示すような比較的小さなサイズのＮＭＯＳトラン
ジスタが使用されている。パストランジスタ・ツリー部
８１からは、相互に論理が反転したパス信号Ｙ、Ｙ_ が
出力される。出力されたパス信号Ｙ、Ｙ_ は、レイアウ
ト図９０に示すような小さなサイズのＰＭＯＳトランジ
スタ８２ａ，８２ｂで構成されたラッチ部８２に入力さ
れラッチされる。ラッチ部８２からは電源ＶDDとほぼ等
しい電圧の信号およびその信号の論理が反転した信号が
出力される。このようにしてパストランジスタ・ツリー
部８１におけるパストランジスタ８１ａ，８１ｂ，８１
ｃ，８１ｄ等による電圧降下が補償される。ラッチ部８
２からの出力はドライバ部８３，８４の双方に入力さ
れ、ドライバ部８３，８４からは互いに論理が反転した
信号ＯＵＴ，ＯＵＴ_ が外部に出力される。ここでドラ
イバ部８３およびドライバ部８４には、外部負荷による
遅延時間の変動防止のために、図９０に示されているよ
うな大きなサイズのＮＭＯＳトランジスタ８３ａ，ＰＭ
ＯＳトランジスタ８３ｂ、およびＮＭＯＳトランジスタ
８４ａ，ＰＭＯＳトランジスタ８４ｂが用いられてい
る。このように図８に示すパストランジスタ論理回路で
は、パストランジスタ・ツリー部８１のパストランジス
タによる電圧降下がラッチ部８２で補償され、またドラ
イバ部８３，８４で外部負荷による遅延時間の変動が防
止されている。
回路を構成する１つのパストランジスタセルの概略回路
図８０が示されており、図８の右半分にはそのレイアウ
ト図９０が示されている。概略回路図８０に示されてい
るパストランジスタ・ツリー部８１は、相互にペアを成
し、各一端に相互に論理が反転した入力信号Ａ，Ａ_
Ｂ，Ｂ_ が入力されるとともに各ゲートに、やはり相互
に論理が反転したコントロール信号Ｃ，Ｃ_ が入力さ
れ、 各他端が互いに接続された、パストランジスタ８１
ａ，８１ｂ，８１ｃ，８１ｄから成る組を複数備えたＣ
ＰＬ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏｇｉｃ）で論理が構成されてい
る。パストランジスタ・ツリー部８１のパストランジス
タ８１ａ，８１ｂ，８１ｃ，８１ｄには、レイアウト図
９０に示すような比較的小さなサイズのＮＭＯＳトラン
ジスタが使用されている。パストランジスタ・ツリー部
８１からは、相互に論理が反転したパス信号Ｙ、Ｙ_ が
出力される。出力されたパス信号Ｙ、Ｙ_ は、レイアウ
ト図９０に示すような小さなサイズのＰＭＯＳトランジ
スタ８２ａ，８２ｂで構成されたラッチ部８２に入力さ
れラッチされる。ラッチ部８２からは電源ＶDDとほぼ等
しい電圧の信号およびその信号の論理が反転した信号が
出力される。このようにしてパストランジスタ・ツリー
部８１におけるパストランジスタ８１ａ，８１ｂ，８１
ｃ，８１ｄ等による電圧降下が補償される。ラッチ部８
２からの出力はドライバ部８３，８４の双方に入力さ
れ、ドライバ部８３，８４からは互いに論理が反転した
信号ＯＵＴ，ＯＵＴ_ が外部に出力される。ここでドラ
イバ部８３およびドライバ部８４には、外部負荷による
遅延時間の変動防止のために、図９０に示されているよ
うな大きなサイズのＮＭＯＳトランジスタ８３ａ，ＰＭ
ＯＳトランジスタ８３ｂ、およびＮＭＯＳトランジスタ
８４ａ，ＰＭＯＳトランジスタ８４ｂが用いられてい
る。このように図８に示すパストランジスタ論理回路で
は、パストランジスタ・ツリー部８１のパストランジス
タによる電圧降下がラッチ部８２で補償され、またドラ
イバ部８３，８４で外部負荷による遅延時間の変動が防
止されている。
【００１３】
【発明が解決しようとする課題】図９は、図６に示す基
本セルのタイミングチャートである。例えば図６（ａ）
に示す１組のパストランジスタ６１，６２に、図９
（ａ）に示すように、相互に論理が反転した入力信号
Ａ，Ｂが入力されている状態で、ファンアウトや配線容
量に起因してコントロール信号Ｃ，Ｃ_ の位相がずれて
入力されると、そのコントロール信号Ｃ，Ｃ_ の‘Ｈ’
レベルが重なった部分でパストランジスタ６１，６２双
方のゲートが同時に開くため、入力信号Ａ，Ｂが衝突し
て、図９（ａ）に示すパス信号Ｙの一部分に貫通電流ｉ
が流れ消費電力が増大するという問題がある。
本セルのタイミングチャートである。例えば図６（ａ）
に示す１組のパストランジスタ６１，６２に、図９
（ａ）に示すように、相互に論理が反転した入力信号
Ａ，Ｂが入力されている状態で、ファンアウトや配線容
量に起因してコントロール信号Ｃ，Ｃ_ の位相がずれて
入力されると、そのコントロール信号Ｃ，Ｃ_ の‘Ｈ’
レベルが重なった部分でパストランジスタ６１，６２双
方のゲートが同時に開くため、入力信号Ａ，Ｂが衝突し
て、図９（ａ）に示すパス信号Ｙの一部分に貫通電流ｉ
が流れ消費電力が増大するという問題がある。
【００１４】また図９（ｂ）に示すように、入力信号
Ａ，Ｂとコントロール信号Ｃ，Ｃ_ の位相ズレによるグ
リッチｇも発生し、誤動作の要因となる。さらに、図６
に示す基本セルに採用されている出力インバータ６３
は、パス信号Ｙの‘Ｈ’レベルをインバータ７４とＰＭ
ＯＳトランジスタ７１の双方を用いて引き上げる構成の
ため、そのインバータ７４を構成するＰＭＯＳトランジ
スタ７２およびＮＭＯＳトランジスタ７３と、ＰＭＯＳ
トランジスタ７１とによるチップサイズの増大や消費電
力の増大という問題がある。さらに、パス信号Ｙの負荷
容量は、インバータ７７の入力容量に加え、ＰＭＯＳト
ランジスタ７２，ＮＭＯＳトランジスタ７３双方のゲー
ト容量も加わるため、そのパス信号Ｙの負荷容量は大き
く、従って信号の遅延時間が大きく回路動作の高速化が
妨げられるという問題も抱えている。
Ａ，Ｂとコントロール信号Ｃ，Ｃ_ の位相ズレによるグ
リッチｇも発生し、誤動作の要因となる。さらに、図６
に示す基本セルに採用されている出力インバータ６３
は、パス信号Ｙの‘Ｈ’レベルをインバータ７４とＰＭ
ＯＳトランジスタ７１の双方を用いて引き上げる構成の
ため、そのインバータ７４を構成するＰＭＯＳトランジ
スタ７２およびＮＭＯＳトランジスタ７３と、ＰＭＯＳ
トランジスタ７１とによるチップサイズの増大や消費電
力の増大という問題がある。さらに、パス信号Ｙの負荷
容量は、インバータ７７の入力容量に加え、ＰＭＯＳト
ランジスタ７２，ＮＭＯＳトランジスタ７３双方のゲー
ト容量も加わるため、そのパス信号Ｙの負荷容量は大き
く、従って信号の遅延時間が大きく回路動作の高速化が
妨げられるという問題も抱えている。
【００１５】一方、図８に示すパストランジスタ論理回
路では、ラッチ部８２により互いに論理が反転した信号
ＯＵＴ，ＯＵＴ_ が出力され、これら信号ＯＵＴ，ＯＵ
Ｔ_がそのままペアに配線され、次段のパストランジス
タ・ツリ部に入力される。このため、コントロール信号
の位相ずれやグリッチが小さく抑えられている。しか
し、コントロール信号Ｃ，Ｃ_ および入力Ａ，Ａ_ ，
Ｂ，Ｂ_ を伝達させるためのペア配線でセル間どうしを
接続する必要があるため、配線本数が多くなりこれら配
線が占める大きな面積のため、チップサイズが大きくな
るという問題がある。
路では、ラッチ部８２により互いに論理が反転した信号
ＯＵＴ，ＯＵＴ_ が出力され、これら信号ＯＵＴ，ＯＵ
Ｔ_がそのままペアに配線され、次段のパストランジス
タ・ツリ部に入力される。このため、コントロール信号
の位相ずれやグリッチが小さく抑えられている。しか
し、コントロール信号Ｃ，Ｃ_ および入力Ａ，Ａ_ ，
Ｂ，Ｂ_ を伝達させるためのペア配線でセル間どうしを
接続する必要があるため、配線本数が多くなりこれら配
線が占める大きな面積のため、チップサイズが大きくな
るという問題がある。
【００１６】本発明は、上記事情に鑑み、消費電力の低
減化が図られるとともにチップ面積を小さく抑えたパス
トランジスタ論理回路を提供することを目的とする。
減化が図られるとともにチップ面積を小さく抑えたパス
トランジスタ論理回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成する本発
明のパストランジスタ論理回路は、相互にペアを成し各
ゲートに相互に論理が反転した相補信号が入力される少
なくとも１組のパストランジスタを有するパストランジ
スタセルを複数備えたパストランジスタ論理回路であっ
て、上記パストランジスタセルが、そのパストランジス
タセルに入力されてきた所定の論理信号の論理を反転す
ることにより反転前後の論理信号のペアからなる相補信
号を生成する反転生成回路を備え、その反転生成回路
が、反転前の論理信号を遅延させることにより反転後の
論理信号との位相を調整する遅延回路を備えたことを特
徴とするものである。
明のパストランジスタ論理回路は、相互にペアを成し各
ゲートに相互に論理が反転した相補信号が入力される少
なくとも１組のパストランジスタを有するパストランジ
スタセルを複数備えたパストランジスタ論理回路であっ
て、上記パストランジスタセルが、そのパストランジス
タセルに入力されてきた所定の論理信号の論理を反転す
ることにより反転前後の論理信号のペアからなる相補信
号を生成する反転生成回路を備え、その反転生成回路
が、反転前の論理信号を遅延させることにより反転後の
論理信号との位相を調整する遅延回路を備えたことを特
徴とするものである。
【００１８】ここで、遅延回路が１対の抵抗とキャパシ
タによる積分回路であることが好ましい。また、上記パ
ストランジスタセルを構成するパストランジスタがＮＭ
ＯＳトランジスタから成り、そのパストランジスタセル
が、そのパストランジスタセル内部で生成された出力信
号を反転してそのパストランジスタセル外部に出力する
インバータと、そのインバータの入力側と高電位側電源
との間に配置されゲートがそのインバータの出力側と接
続されたＰＭＯＳトランジスタとから成る出力回路を備
えると効果的である。
タによる積分回路であることが好ましい。また、上記パ
ストランジスタセルを構成するパストランジスタがＮＭ
ＯＳトランジスタから成り、そのパストランジスタセル
が、そのパストランジスタセル内部で生成された出力信
号を反転してそのパストランジスタセル外部に出力する
インバータと、そのインバータの入力側と高電位側電源
との間に配置されゲートがそのインバータの出力側と接
続されたＰＭＯＳトランジスタとから成る出力回路を備
えると効果的である。
【００１９】また、上記パストランジスタセルを構成す
るパストランジスタがＰＭＯＳトランジスタから成り、
パストランジスタセルが、そのパストランジスタセル内
部で生成された出力信号を反転してそのパストランジス
タセル外部に出力するインバータと、そのインバータの
入力側と低電位側電源との間に配置されゲートがそのイ
ンバータの出力側と接続されたＮＭＯＳトランジスタと
から成る出力回路を備えたものであってもよい。
るパストランジスタがＰＭＯＳトランジスタから成り、
パストランジスタセルが、そのパストランジスタセル内
部で生成された出力信号を反転してそのパストランジス
タセル外部に出力するインバータと、そのインバータの
入力側と低電位側電源との間に配置されゲートがそのイ
ンバータの出力側と接続されたＮＭＯＳトランジスタと
から成る出力回路を備えたものであってもよい。
【００２０】尚、ここでいう低電位側電源とは、通常は
グラウンドを指し、あるいはマイナス電源の場合はその
マイナス電源を指す。
グラウンドを指し、あるいはマイナス電源の場合はその
マイナス電源を指す。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態のパストランジ
スタ論理回路を構成する１つのパストランジスタセルを
示す図である。本実施形態のパストランジスタ論理回路
は、図１に示すパストランジスタセルが複数組み合わさ
れて構成されたものである。
説明する。図１は、本発明の一実施形態のパストランジ
スタ論理回路を構成する１つのパストランジスタセルを
示す図である。本実施形態のパストランジスタ論理回路
は、図１に示すパストランジスタセルが複数組み合わさ
れて構成されたものである。
【００２２】図１に示すパストランジスタセルは、複数
のインバータ１ａから成る入力インバータ回路１と、パ
ストランジスタ１１，１２，反転生成回路１３から成る
単位回路１０と、パストランジスタ２１，２２，反転生
成回路２３から成る単位回路２０と、パストランジスタ
３１，３２，反転生成回路３３から成る単位回路３０
と、ＰＭＯＳトランジスタ４２，４１ａ，ＮＭＯＳトラ
ンジスタ４１ｂから成る出力回路４０とから構成されて
いる。
のインバータ１ａから成る入力インバータ回路１と、パ
ストランジスタ１１，１２，反転生成回路１３から成る
単位回路１０と、パストランジスタ２１，２２，反転生
成回路２３から成る単位回路２０と、パストランジスタ
３１，３２，反転生成回路３３から成る単位回路３０
と、ＰＭＯＳトランジスタ４２，４１ａ，ＮＭＯＳトラ
ンジスタ４１ｂから成る出力回路４０とから構成されて
いる。
【００２３】入力インバータ回路１は、パストランジス
タセルに入力される入力信号Ａ，Ｂ，Ｄ，Ｅを必要に応
じて反転して単位回路１０，２０に出力する。ここで、
単位回路１０について、図２を参照して説明する。図２
は、図１に示す単位回路１０の詳細回路図である。尚、
単位回路２０，３０も、図２に示す単位回路１０と同様
の回路構成を有している。
タセルに入力される入力信号Ａ，Ｂ，Ｄ，Ｅを必要に応
じて反転して単位回路１０，２０に出力する。ここで、
単位回路１０について、図２を参照して説明する。図２
は、図１に示す単位回路１０の詳細回路図である。尚、
単位回路２０，３０も、図２に示す単位回路１０と同様
の回路構成を有している。
【００２４】図２に示すパストランジスタ１１，１２に
は、ドライブ電流の大きいＮＭＯＳトランジスタが使用
されており、そのパストランジスタ１１，１２の各一端
に、入力インバータ回路１から出力されたパス信号Ａ
１，Ｂ１が入力される。パストランジスタ１１，１２の
各他端は互いに接続されている。一方、反転生成回路１
３は、電源ＶDDとグラウンドＧＮＤとの間に直列接続さ
れた、電源ＶDD側から順にＰＭＯＳトランジスタ１４，
ＮＭＯＳトランジスタ１５から成るインバータ１６、お
よびそのインバータ１６の入力側とグラウンドＧＮＤと
の間に直列接続された、インバータ１６の入力側から順
に抵抗１７，キャパシタ１８から成る遅延回路１９を備
えている。
は、ドライブ電流の大きいＮＭＯＳトランジスタが使用
されており、そのパストランジスタ１１，１２の各一端
に、入力インバータ回路１から出力されたパス信号Ａ
１，Ｂ１が入力される。パストランジスタ１１，１２の
各他端は互いに接続されている。一方、反転生成回路１
３は、電源ＶDDとグラウンドＧＮＤとの間に直列接続さ
れた、電源ＶDD側から順にＰＭＯＳトランジスタ１４，
ＮＭＯＳトランジスタ１５から成るインバータ１６、お
よびそのインバータ１６の入力側とグラウンドＧＮＤと
の間に直列接続された、インバータ１６の入力側から順
に抵抗１７，キャパシタ１８から成る遅延回路１９を備
えている。
【００２５】また、抵抗１７とキャパシタ１８の接続点
がパストランジスタ１１のゲートに接続され、インバー
タ１６の出力側がパストランジスタ１２のゲートに接続
されている。このように構成された単位回路１０の動作
について図３を参照して説明する。図３は、図２に示す
単位回路のタイミングチャートである。
がパストランジスタ１１のゲートに接続され、インバー
タ１６の出力側がパストランジスタ１２のゲートに接続
されている。このように構成された単位回路１０の動作
について図３を参照して説明する。図３は、図２に示す
単位回路のタイミングチャートである。
【００２６】図３に示すコントロール信号Ｃは、インバ
ータ１６，抵抗１７の双方に入力される。コントロール
信号Ｃ２は、インバータ１６でコントロール信号Ｃの論
理が反転され生成された信号である。このコントロール
信号Ｃ２は、インバータ１６でコントロール信号Ｃを反
転するのに必要な時間ｔ１だけ遅延してパストランジス
タ１２のゲートに入力される。尚、時間ｔ１は必要以上
の速度低下にならない程度に小さくなるようにインバー
タ１６を設定する。一方、抵抗１７に入力されたコント
ロール信号Ｃは抵抗１７とキャパシタ１８で時間ｔ１と
ほぼ等しい時間ｔ２だけ遅延され、これにより図３に示
すコントロール信号Ｃ１が生成される。生成されたコン
トロール信号Ｃ１はパストランジスタ１１のゲートに入
力される。このようにしてパストランジスタ１１，１２
の各ゲートに相互に論理が反転した相補信号であるコン
トロール信号Ｃ１，Ｃ２が入力されるため、コントロー
ル信号Ｃ１とコントロール信号Ｃ２との位相のずれ（ス
キュー）を小さくできる。
ータ１６，抵抗１７の双方に入力される。コントロール
信号Ｃ２は、インバータ１６でコントロール信号Ｃの論
理が反転され生成された信号である。このコントロール
信号Ｃ２は、インバータ１６でコントロール信号Ｃを反
転するのに必要な時間ｔ１だけ遅延してパストランジス
タ１２のゲートに入力される。尚、時間ｔ１は必要以上
の速度低下にならない程度に小さくなるようにインバー
タ１６を設定する。一方、抵抗１７に入力されたコント
ロール信号Ｃは抵抗１７とキャパシタ１８で時間ｔ１と
ほぼ等しい時間ｔ２だけ遅延され、これにより図３に示
すコントロール信号Ｃ１が生成される。生成されたコン
トロール信号Ｃ１はパストランジスタ１１のゲートに入
力される。このようにしてパストランジスタ１１，１２
の各ゲートに相互に論理が反転した相補信号であるコン
トロール信号Ｃ１，Ｃ２が入力されるため、コントロー
ル信号Ｃ１とコントロール信号Ｃ２との位相のずれ（ス
キュー）を小さくできる。
【００２７】ここで、抵抗１７とキャパシタ１８から成
る遅延回路１９の効果を確認するために、図２に示すパ
ストランジスタセルにおいて、以下のシミュレーション
を行った。図４は、抵抗１７が短絡されキャパシタ１８
が除去された場合のシミュレーションにおける波形図、
図５は、抵抗１７の値が９ｋΩ，キャパシタ１８の値が
７ｆＦの場合のシミュレーションにおける波形図であ
る。
る遅延回路１９の効果を確認するために、図２に示すパ
ストランジスタセルにおいて、以下のシミュレーション
を行った。図４は、抵抗１７が短絡されキャパシタ１８
が除去された場合のシミュレーションにおける波形図、
図５は、抵抗１７の値が９ｋΩ，キャパシタ１８の値が
７ｆＦの場合のシミュレーションにおける波形図であ
る。
【００２８】なお、抵抗値とキャパシタ値は一例であり
種々の組合せをとりうる。消費電量を減らすためには、
抵抗値を大きくし、キャパシタ値を小さくする方が望ま
しい。図２のパストランジスタ１１のゲートキャパシタ
ンスがキャパシタ１８を不要にできればなお望ましい。
種々の組合せをとりうる。消費電量を減らすためには、
抵抗値を大きくし、キャパシタ値を小さくする方が望ま
しい。図２のパストランジスタ１１のゲートキャパシタ
ンスがキャパシタ１８を不要にできればなお望ましい。
【００２９】図４に示す波形図には、コントロール信号
Ｃと、そのコントロール信号Ｃがインバータ１６で反転
され生成されたコントロール信号Ｃ２とが示されてい
る。ここで、パストランジスタ１１，１２のしきい値を
およそ１．７Ｖとすると、抵抗１７が短絡されキャパシ
タ１８が除去されているため、パストランジスタ１１，
１２の各ゲートには、図４に示すような、しきい値付近
で互いに交差点がずれたコントロール信号Ｃ，Ｃ２が入
力されている。コントロール信号Ｃとコントロール信号
Ｃ２の位相のずれを示す時間ｔは、およそ０．１ｎｓと
なり、このため入力信号の衝突による大きな貫通電流が
発生する。
Ｃと、そのコントロール信号Ｃがインバータ１６で反転
され生成されたコントロール信号Ｃ２とが示されてい
る。ここで、パストランジスタ１１，１２のしきい値を
およそ１．７Ｖとすると、抵抗１７が短絡されキャパシ
タ１８が除去されているため、パストランジスタ１１，
１２の各ゲートには、図４に示すような、しきい値付近
で互いに交差点がずれたコントロール信号Ｃ，Ｃ２が入
力されている。コントロール信号Ｃとコントロール信号
Ｃ２の位相のずれを示す時間ｔは、およそ０．１ｎｓと
なり、このため入力信号の衝突による大きな貫通電流が
発生する。
【００３０】一方、図５に示す波形図には、図４に示す
コントロール信号Ｃ，Ｃ２に加え、コントロール信号Ｃ
が抵抗１７とキャパシタ１８により遅延されたコントロ
ール信号Ｃ１が示されている。パストランジスタ１１，
１２の各ゲートには、図５に示すような、しきい値付近
で互いに交差するコントロール信号Ｃ１，Ｃ２が入力さ
れる。ここで、コントロール信号Ｃ１は、抵抗１７とキ
ャパシタ１８により、コントロール信号Ｃ２の、インバ
ータ１６で遅延される時間とほぼ等しい時間だけ遅延さ
れているため、コントロール信号Ｃ１とコントロール信
号Ｃ２の位相のずれを示す時間ｔは極めて小さく、従っ
て小さな貫通電流で済む。これら２つのシミュレーショ
ンにおける消費電力を比較すると、図４の場合よりも図
５の場合の方が消費電力をおよそ２５％以上減らすこと
ができる。また１つのコントロール信号Ｃを入力して２
つのコントロール信号Ｃ１，Ｃ２を単位回路１０内で生
成するため、コントロール信号Ｃ用の配線は１本で済
む。
コントロール信号Ｃ，Ｃ２に加え、コントロール信号Ｃ
が抵抗１７とキャパシタ１８により遅延されたコントロ
ール信号Ｃ１が示されている。パストランジスタ１１，
１２の各ゲートには、図５に示すような、しきい値付近
で互いに交差するコントロール信号Ｃ１，Ｃ２が入力さ
れる。ここで、コントロール信号Ｃ１は、抵抗１７とキ
ャパシタ１８により、コントロール信号Ｃ２の、インバ
ータ１６で遅延される時間とほぼ等しい時間だけ遅延さ
れているため、コントロール信号Ｃ１とコントロール信
号Ｃ２の位相のずれを示す時間ｔは極めて小さく、従っ
て小さな貫通電流で済む。これら２つのシミュレーショ
ンにおける消費電力を比較すると、図４の場合よりも図
５の場合の方が消費電力をおよそ２５％以上減らすこと
ができる。また１つのコントロール信号Ｃを入力して２
つのコントロール信号Ｃ１，Ｃ２を単位回路１０内で生
成するため、コントロール信号Ｃ用の配線は１本で済
む。
【００３１】尚、遅延回路１９は、抵抗１７とキャパシ
タ１８に代わる小さなインバータ等を２段使用して構成
してもよい。再び図１に戻って説明を続ける。単位回路
１０は、単位回路２０と互いに並列に配置されている。
また、単位回路１０，２０の各出力側にパストランジス
タ３１，３２が配置されている。このように１段目の単
位回路１０，２０と、２段目の単位回路３０から成る２
段構成にすることにより多種の論理の組合せを実現する
ことができる。パストランジスタ１１，１２，２１，２
２，３１，３２の各ゲートに入力される６つのコントロ
ール信号は、反転生成回路１３，２３，３３に入力され
る３つのコントロール信号Ｃ，Ｆ，Ｇから生成されるた
め、各パストランジスタセル間どうしを接続する、コン
トロール信号用の配線は、従来技術の、図８に示すパス
トランジスタセルの場合と比較し、半分で済みチップ面
積を小さく抑えることができる。
タ１８に代わる小さなインバータ等を２段使用して構成
してもよい。再び図１に戻って説明を続ける。単位回路
１０は、単位回路２０と互いに並列に配置されている。
また、単位回路１０，２０の各出力側にパストランジス
タ３１，３２が配置されている。このように１段目の単
位回路１０，２０と、２段目の単位回路３０から成る２
段構成にすることにより多種の論理の組合せを実現する
ことができる。パストランジスタ１１，１２，２１，２
２，３１，３２の各ゲートに入力される６つのコントロ
ール信号は、反転生成回路１３，２３，３３に入力され
る３つのコントロール信号Ｃ，Ｆ，Ｇから生成されるた
め、各パストランジスタセル間どうしを接続する、コン
トロール信号用の配線は、従来技術の、図８に示すパス
トランジスタセルの場合と比較し、半分で済みチップ面
積を小さく抑えることができる。
【００３２】単位回路３０の出力側に備えられている出
力回路４０は、電源ＶDDとグラウンドＧＮＤとの間に直
列接続された、電源ＶDD側から順にＰＭＯＳトランジス
タ４１ａとＮＭＯＳトランジスタ４１ｂから成るインバ
ータ４１、およびそのインバータ４１の入力側と電源Ｖ
DDとの間に配置されゲートがインバータ４１の出力側と
接続されて成るＰＭＯＳトランジスタ４２から構成され
ている。出力回路４０は、このように構成されているた
め、インバータ４１から出力された‘Ｌ’レベルの信号
ＹがＰＭＯＳトランジスタ４２のゲートに入力される
と、ＰＭＯＳトランジスタ４２が遮断状態から導通状態
に変化し、これによりＰＭＯＳトランジスタ４２からイ
ンバータ４１に電源ＶDDとほぼ等しい電圧が印加され
る。これにより単位回路３０から出力された‘Ｈ’レベ
ルの信号が電源ＶDDとほぼ等しい電圧にまで引き上げら
れ、例えばパストランジスタ１１，３１による電圧降下
が補償されるとともにインバータ４１への貫通電流も少
なくて済む。また従来技術の、図７に示す出力インバー
タ６３と比較し、部品点数が少なくかつ負荷容量も小さ
いため、同サイズの場合に約１０％消費電力が少なく、
また３０％以上高速である。尚、ＰＭＯＳトランジスタ
４２のサイズは、そのＰＭＯＳトランジスタ４２の負荷
容量による遅延と消費電力とのトレードオフで決めれば
よく、またインバータ４１は、ファンアウトと配線負荷
容量に応じて複数並列接続して使用してもよい。尚、入
力信号Ａ，Ｂ，Ｄ，Ｅは、一般にコントロール信号Ｃ，
Ｆ，Ｇに比べ、負荷が重く遅延するため、反転生成回路
１３，２３内の遅延回路に対応する遅延回路は不要であ
る。
力回路４０は、電源ＶDDとグラウンドＧＮＤとの間に直
列接続された、電源ＶDD側から順にＰＭＯＳトランジス
タ４１ａとＮＭＯＳトランジスタ４１ｂから成るインバ
ータ４１、およびそのインバータ４１の入力側と電源Ｖ
DDとの間に配置されゲートがインバータ４１の出力側と
接続されて成るＰＭＯＳトランジスタ４２から構成され
ている。出力回路４０は、このように構成されているた
め、インバータ４１から出力された‘Ｌ’レベルの信号
ＹがＰＭＯＳトランジスタ４２のゲートに入力される
と、ＰＭＯＳトランジスタ４２が遮断状態から導通状態
に変化し、これによりＰＭＯＳトランジスタ４２からイ
ンバータ４１に電源ＶDDとほぼ等しい電圧が印加され
る。これにより単位回路３０から出力された‘Ｈ’レベ
ルの信号が電源ＶDDとほぼ等しい電圧にまで引き上げら
れ、例えばパストランジスタ１１，３１による電圧降下
が補償されるとともにインバータ４１への貫通電流も少
なくて済む。また従来技術の、図７に示す出力インバー
タ６３と比較し、部品点数が少なくかつ負荷容量も小さ
いため、同サイズの場合に約１０％消費電力が少なく、
また３０％以上高速である。尚、ＰＭＯＳトランジスタ
４２のサイズは、そのＰＭＯＳトランジスタ４２の負荷
容量による遅延と消費電力とのトレードオフで決めれば
よく、またインバータ４１は、ファンアウトと配線負荷
容量に応じて複数並列接続して使用してもよい。尚、入
力信号Ａ，Ｂ，Ｄ，Ｅは、一般にコントロール信号Ｃ，
Ｆ，Ｇに比べ、負荷が重く遅延するため、反転生成回路
１３，２３内の遅延回路に対応する遅延回路は不要であ
る。
【００３３】近年ＣＭＯＳ論理回路の採用が主流になっ
ているゲートアレイ方式の半導体集積回路に、例えば本
実施形態のパストランジスタ論理回路を適用すると、小
チップ化、低消費電力化、高速化が容易に実現される。
ここで、ゲートアレイ方式の半導体集積回路において、
メモリやレジスタを構成する場合に、図１に示すパスト
ランジスタセルを基本セルとしてもよいし、またＰＭＯ
Ｓトランジスタ、ＮＭＯＳトランジスタ単体を基本セル
としてもよい。あるいはレイアウト上の高密度化のた
め、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを複
数個まとめたものを基本セルとしてもよい。尚、メモリ
やレジスタを構成する際は、入力インバータ回路１がデ
ータ保持回路の一部になる。
ているゲートアレイ方式の半導体集積回路に、例えば本
実施形態のパストランジスタ論理回路を適用すると、小
チップ化、低消費電力化、高速化が容易に実現される。
ここで、ゲートアレイ方式の半導体集積回路において、
メモリやレジスタを構成する場合に、図１に示すパスト
ランジスタセルを基本セルとしてもよいし、またＰＭＯ
Ｓトランジスタ、ＮＭＯＳトランジスタ単体を基本セル
としてもよい。あるいはレイアウト上の高密度化のた
め、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを複
数個まとめたものを基本セルとしてもよい。尚、メモリ
やレジスタを構成する際は、入力インバータ回路１がデ
ータ保持回路の一部になる。
【００３４】
【発明の効果】以上説明したように、本発明のパストラ
ンジスタ論理回路によれば、消費電力の低減化が図られ
るとともに、チップ面積を小さく抑えることができ高速
動作が可能である。
ンジスタ論理回路によれば、消費電力の低減化が図られ
るとともに、チップ面積を小さく抑えることができ高速
動作が可能である。
【図１】本発明の一実施形態のパストランジスタ論理回
路における１つのパストランジスタセルを示す図であ
る。
路における１つのパストランジスタセルを示す図であ
る。
【図２】図１に示す単位回路１０の詳細回路図である。
【図３】図２に示す単位回路のタイミングチャートであ
る。
る。
【図４】抵抗１７を短絡し、かつキャパシタ１８を除去
した場合の波形図である。
した場合の波形図である。
【図５】抵抗１７の値として９ｋΩ，キャパシタ１８の
値として７ｆＦを使用した場合の波形図である。
値として７ｆＦを使用した場合の波形図である。
【図６】文献に提案された、パストランジスタを使用し
た３種類の基本セルの回路図（ａ）、（ｂ）、（ｃ）で
ある。
た３種類の基本セルの回路図（ａ）、（ｂ）、（ｃ）で
ある。
【図７】図６に示す出力インバータの回路図である。
【図８】図６に示す文献とは異なる文献に提案されたパ
ストランジスタ論理回路の、概略回路図およびそのレイ
アウト図である。
ストランジスタ論理回路の、概略回路図およびそのレイ
アウト図である。
【図９】図６に示す基本セルのタイミングチャートであ
る。
る。
１ 入力インバータ回路 １ａ．１６，４１ インバータ １０，２０，３０ 単位回路 １１，１２，２１，２２，３１，３２ パストランジ
スタ １３，２３，３３ 反転生成回路 １４，４１ａ，４２ ＰＭＯＳトランジスタ １５，４１ｂ ＮＭＯＳトランジスタ １７ 抵抗 １８ キャパシタ １９ 遅延回路 ４０ 出力回路
スタ １３，２３，３３ 反転生成回路 １４，４１ａ，４２ ＰＭＯＳトランジスタ １５，４１ｂ ＮＭＯＳトランジスタ １７ 抵抗 １８ キャパシタ １９ 遅延回路 ４０ 出力回路
Claims (4)
- 【請求項１】 相互にペアを成し各ゲートに相互に論理
が反転した相補信号が入力される少なくとも１組のパス
トランジスタを有するパストランジスタセルを複数備え
たパストランジスタ論理回路であって、 前記パストランジスタセルが、該パストランジスタセル
に入力されてきた所定の論理信号の論理を反転すること
により反転前後の論理信号のペアからなる相補信号を生
成する反転生成回路を備え、 該反転生成回路が、反転前の論理信号を遅延させること
により反転後の論理信号との位相を調整する遅延回路を
備えたことを特徴とするパストランジスタ論理回路。 - 【請求項２】 前記遅延回路が１対の抵抗とキャパシタ
による積分回路であることを特徴とする請求項１記載の
パストランジスタ論理回路。 - 【請求項３】 前記パストランジスタセルを構成するパ
ストランジスタがＮＭＯＳトランジスタから成り、該パ
ストランジスタセルが、該パストランジスタセル内部で
生成された出力信号を反転して該パストランジスタセル
外部に出力するインバータと、該インバータの入力側と
高電位側電源との間に配置されゲートが該インバータの
出力側と接続されたＰＭＯＳトランジスタとから成る出
力回路を備えたことを特徴とする請求項１記載のパスト
ランジスタ論理回路。 - 【請求項４】 前記パストランジスタセルを構成するパ
ストランジスタがＰＭＯＳトランジスタから成り、該パ
ストランジスタセルが、該パストランジスタセル内部で
生成された出力信号を反転して該パストランジスタセル
外部に出力するインバータと、該インバータの入力側と
低電位側電源との間に配置されゲートが該インバータの
出力側と接続されたＮＭＯＳトランジスタとから成る出
力回路を備えたことを特徴とする請求項１記載のパスト
ランジスタ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221795A JPH0964283A (ja) | 1995-08-30 | 1995-08-30 | パストランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221795A JPH0964283A (ja) | 1995-08-30 | 1995-08-30 | パストランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964283A true JPH0964283A (ja) | 1997-03-07 |
Family
ID=16772325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221795A Withdrawn JPH0964283A (ja) | 1995-08-30 | 1995-08-30 | パストランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324940B1 (ko) * | 1997-04-18 | 2002-07-03 | 마찌다 가쯔히꼬 | Mos논리회로및그mos논리회로를포함하는반도체장치 |
-
1995
- 1995-08-30 JP JP7221795A patent/JPH0964283A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324940B1 (ko) * | 1997-04-18 | 2002-07-03 | 마찌다 가쯔히꼬 | Mos논리회로및그mos논리회로를포함하는반도체장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |