WO2005088837A1 - Pulsgenerator-schaltkreis und schaltkreis-anordnung - Google Patents

Pulsgenerator-schaltkreis und schaltkreis-anordnung Download PDF

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WO2005088837A1
WO2005088837A1 PCT/DE2005/000263 DE2005000263W WO2005088837A1 WO 2005088837 A1 WO2005088837 A1 WO 2005088837A1 DE 2005000263 W DE2005000263 W DE 2005000263W WO 2005088837 A1 WO2005088837 A1 WO 2005088837A1
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coupled
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PCT/DE2005/000263
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Inventor
Christian Pacha
Klaus Von Arnim
Original Assignee
Infineon Technologies Ag
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation

Definitions

  • the invention relates to a pulse generator circuit and a circuit arrangement.
  • Edge-controlled flip-flops or edge-controlled master-slave latch pairs are essential basic components for the synchronization of multi-stage logic circuits. They are used in almost all modern integrated digital circuits such as digital signal processors (DSPs), microprocessors and integrated circuits for communication applications to increase data transmission through pipelining. For the application area with low active DSPs, digital signal processors (DSPs), microprocessors and integrated circuits for communication applications to increase data transmission through pipelining. For the application area with low active
  • Miller effect appear twice as large, because in the dynamic range both the gate and the drain potentials change in opposite directions on a time scale of approximately 10ps to 30ps.
  • Edge-controlled flip-flops based on sense amplifiers in contrast to other circuit Arrangements such as edge-controlled master-slave latch pairs have a high switching speed even with low gate overdrive V DD -V, see [1].
  • a circuit arrangement 100 as disclosed in [4] is described below with reference to FIG.
  • the circuit arrangement 100 is formed from a pulse generator subcircuit 101, a flip-flop subcircuit 102 and a switching subcircuit 103.
  • the pulse generator subcircuit 101 has one
  • Clock signal input 104 provided a clock signal CLK.
  • the clock signal input 104 is coupled to the gate terminal of an n-MOS clock field-effect transistor 105.
  • a first source / drain connection of the n-MOS clock field-effect transistor 105 is brought to the electrical ground potential V SS 115.
  • a second source / drain connection of the n-MOS clock field-effect transistor 105 is coupled to a first source / drain connection of a first n-MOS logic field-effect transistor 106, to the gate connection of which a data signal D is applied.
  • the second source / drain connection of the n-MOS clock field-effect transistor 105 is also connected to a first source / drain connection of a second n-MOS logic Field effect transistor 107 coupled, at the gate terminal of which a data signal / D complementary to the data signal D is applied.
  • a second source / drain connection of the first n-MOS logic field-effect transistor 106 is connected to a first source / drain connection of an n-MOS bypass.
  • Field effect transistor 108 coupled, the gate terminal of which is brought to an electrical potential V DD .
  • a second source / drain connection of the n-MOS bypass field effect transistor 108 is connected to a second source / drain connection of the second n-MOS logic
  • Field effect transistor 107 coupled. Furthermore, a second source / drain connection of the first n-MOS logic field-effect transistor 106 is coupled to a first source / drain connection of a first n-MOS signal transfer field-effect transistor 109.
  • a second source / drain connection of the first n-MOS signal transfer field-effect transistor 109 is with a first source / drain connection of a first p-MOS clock field-effect transistor 111 and with a first source / drain connection of a first p-MOS feedback field effect transistor 112 coupled.
  • a second source / drain connection of the first p-MOS clock field-effect transistor 111 and a second source / drain connection of the first p-MOS feedback field-effect transistor 112 are brought to the electrical potential of the supply voltage V DD 116. Furthermore, the gate connection of the first n-MOS signal transfer field-effect transistor 109 is coupled to the gate connection of the first p-MOS feedback field-effect transistor 112.
  • the second source / drain connection of the second n-MOS logic field-effect transistor 107 is coupled to a first source / drain connection of a second n-MOS signal transfer field-effect transistor 110, the second source / drain connection of which is connected to a first source / drain connection of a second p-MOS clock field-effect transistor 113 and with a first source / drain connection of a second p-MOS
  • Feedback field effect transistor 114 is coupled.
  • the gate connection of the second n-MOS signal transfer Field effect transistor 110 is coupled to the gate terminal of the second p-MOS feedback field effect transistor 114.
  • a second source / drain connection of the second p-MOS clock field-effect transistor 113 and a second source / drain connection of the second p-MOS feedback field-effect transistor 114 are brought to the electrical potential of the supply voltage V DD 116.
  • the gate connection of the first p-MOS clock field-effect transistor 111 is coupled to the clock signal input 104.
  • the clock signal input 104 is coupled to the gate connection of the second p-MOS clock field-effect transistor 113.
  • a first source / drain terminal of a first p-MOS flip-flop field-effect transistor 125 is on that
  • a first source / drain of a second p-MOS flip-flop field effect transistor 127 is on the electrical
  • n-MOS flip-flop field-effect transistor 127 is coupled to a first source / drain connection of a second n-MOS flip-flop field-effect transistor 128, the second source / drain connection of which is brought to the electrical ground potential 115.
  • the gate connection of the first p-MOS flip-flop field effect transistor 125 and the gate connection of the first n-MOS flip-flop field effect transistor 126 are coupled to one another and form a storage node / Q of the flip-flop subcircuit 102.
  • the gate terminal of the second p-MOS flip-flop field effect transistor 127 and the Gate connection of the second n-MOS flip-flop field-effect transistor 128 coupled to one another and form a storage node Q of the flip-flop subcircuit 102.
  • the second source / drain connection of the first p-MOS flip-flop field-effect transistor 125 is coupled to the gate terminal of the second p-MOS flip-flop field effect transistor 127. Furthermore, a second source / drain connection of the second p-MOS flip-flop field-effect transistor 127 is coupled to the gate connection of the first n-MOS flip-flop field-effect transistor 126.
  • a first source / drain connection of a first p-MOS switching field-effect transistor 117 is brought to the supply potential 116.
  • a second source / drain connection of the first p-MOS switching field-effect transistor 117 is coupled to a first source / drain connection of a first n-MOS switching field-effect transistor 118, the second source / drain connection of which electrical ground potential 115 is brought.
  • a first source / drain connection of a second p-MOS switching field-effect transistor 119 is brought to the electrical supply potential 116.
  • a second source / drain connection of the second p-MOS switching field-effect transistor 119 is coupled to a first source / drain connection of a second n-MOS switching field-effect transistor 120, the second source / drain connection of which electrical ground potential 115 is brought.
  • a first source / drain connection of a third p-MOS switching field-effect transistor 121 is brought to the electrical supply potential 116.
  • a second source / drain connection of the third p-MOS switching field-effect transistor 121 is coupled to a first source / drain connection of a third n-MOS switching field-effect transistor 122, the second source / drain connection of which electrical Ground potential 115 is brought.
  • the gate connection of the third p-MOS switching field-effect transistor 121, the gate connection of the third n-MOS switching field-effect transistor 122 and the gate connection of the second p-MOS switching field-effect transistor 119 are coupled to one another.
  • a first source / drain connection of a fourth p-MOS switching field-effect transistor 123 is brought to the supply potential 116.
  • a second source / drain connection of the fourth p-MOS switching field-effect transistor 123 is coupled to a first source / drain connection of a fourth n-MOS switching field-effect transistor 124, the second source / drain connection of which electrical ground potential 115 is brought.
  • the gate connection of the fourth p-MOS switching field-effect transistor 123, the gate connection of the fourth n-MOS switching field-effect transistor 124 and the gate connection of the first p-MOS switching field-effect transistor 117 are coupled to one another.
  • the gate connection of the second p-MOS feedback field-effect transistor 114 is coupled to the gate connection of the first p-MOS switching field-effect transistor 117. Furthermore, the gate connection of the first p-MOS feedback field-effect transistor 112 is coupled to the gate connection of the second p-MOS switching field-effect transistor 119.
  • the second source / drain terminal of the third p-MOS switching field-effect transistor 121 is coupled to the gate terminal of the first n-MOS switching field-effect transistor 118.
  • the second source / drain connection of the fourth p-MOS switching field-effect transistor 123 is coupled to the gate connection of the second n-MOS switching field-effect transistor 120.
  • the second source / drain connection of the first p-MOS switching field-effect transistor 117 is coupled to the gate connection of the second p-MOS flip-flop field-effect transistor 127. Furthermore, the second source / drain connection of the second p- MOS switching field-effect transistor 119 is coupled to the second source / drain terminal of the second p-MOS flip-flop field-effect transistor 127.
  • Field-effect transistor 114 provides an input signal / S for flip-flop sub-circuit 102, generated by pulse generator sub-circuit 101. Furthermore, an input signal / R of the flip-flop is at the gate terminal of first p-MOS feedback 1 field-effect transistor 112 Subcircuit 102 provided, generated by the pulse generator subcircuit 101.
  • circuit arrangement 100 which represents an edge-controlled flip-flop based on sense amplifiers, is described below.
  • the edge-controlled flip-flop in FIG. 1 is a circuit arrangement 100 which has the pulse generator circuit 101, formed from the transistors 105 to 114.
  • the pulse generator circuit 101 formed from the transistors 105 to 114.
  • the internal inputs S, / S, R, / R of a set reset flip-flop formed from the transistors of the flip-flop subcircuit 102 and the switching subcircuit 103 are set.
  • the output signals / S and / R of the pulse generator subcircuit 101 are precharged to the electrical supply potential V DD 116 via the p-MOS transistors 111, 113 during a precharging phase (ie CLK to a logic value "0").
  • either the channel region of the first n-MOS logic field-effect transistor 106 or of the second n-MOS logic field-effect transistor 107 is conductive, so that directly after the rising clock edge of CLK (ie after the transition from CLK from a logical value "0" to a logical value "1") either / S or / R is pulled down to the electrical potential V SS 115.
  • This functionality is based on the disclosure of [5] on differential flip-flops via a differential sense amplifier.
  • the n-MOS bypass field effect transistor 108 is of minimal dimensions and, after the rising clock edge, produces an electrical coupling from a source / drain connection of the first n-MOS signal transfer field effect transistor 109 and from a source / drain connection of the second n-MOS signal transfer field-effect transistor 110 to the electrical ground potential V SS 115 and ensures static operation. In this way, the state of the pulse generator subcircuit 101 is stable after the rising clock edge.
  • [7] and [8] describe further flip-flop circuits with a clock field-effect transistor and a logic field-effect transistor.
  • the invention is based in particular on the problem of providing a pulse generator circuit and a circuit arrangement with a higher switching speed.
  • the problem is solved by a pulse generator circuit and by a circuit arrangement with the features according to the independent claims.
  • a pulse generator circuit for generating an input signal for a flip-flop circuit from a clock signal and from a data signal which contains a clock field-effect transistor, to the gate connection of which the clock signal can be applied, and to the first source / Drain connection, the input signal for a flip-flop circuit can be provided.
  • the data signal can be applied to the gate connection of a logic field effect transistor, and the first source / drain connection of the logic field effect transistor is coupled to the second source / drain connection of the clock field effect transistor.
  • a feedback field effect transistor is provided, to the gate connection of which a feedback signal based on the clock signal can be applied, the first source / drain connection of which is coupled to the second source / drain connection of the logic field effect transistor, and the second of which A first electrical reference potential can be applied to the source / drain connection.
  • the pulse generator circuit further contains a drive unit for driving the clock field-effect transistor, the logic field-effect transistor and the feedback field-effect transistor in such a way that to generate the input signal the clock field-effect transistor in time after the logic field-effect transistor and the feedback field-effect transistor for generating the flip -Flop signal is driven.
  • a basic idea of the invention is to be seen in the fact that in a pulse generator circuit for generating an input signal for a flip-flop circuit from a clock signal and from a data signal, a cascade of clock field-effect transistor, logic field-effect transistor and feedback field-effect transistor in contrast to the Modified prior art is interconnected such that an increased signal processing speed is achieved when a signal passes through the three transistors.
  • This speed increase is based on the fact that in order to generate the input signal, the clock field effect transistor arranged last in the cascade or at the very rear (that is, at whose connection the input signal is generated) is only triggered when the logic field effect transistor and the feedback field-effect transistor has already been driven or switched to generate the flip-flop signal.
  • the three transistors of the pulse generator circuit of an edge-controlled flip-flop arrangement based on sense amplifiers are rearranged in comparison with the prior art in such a way that the last arriving clock signal CLK is the rearmost clock field effect transistor of the triple series arrangement controls from feedback field effect transistor, logic field effect transistor and clock field effect transistor.
  • the signal / S or / R is generated on the drain side of the clock field-effect transistor as an input signal for the flip-flop circuit.
  • An increase in the clock load (which is based on the sum of all clock transistor widths) is avoided according to the invention since the transistor widths of the transistors in the series arrangement can be reduced in comparison with the prior art. In this way there is a reduction in the delay time between the provision of data signal D.
  • a fundamental principle of the invention is the rearrangement of the transistors of the pulse generator circuit (clock field effect transistor, logic field effect transistor and feedback field effect transistor) in the light of increased values of parasitic capacitances in sub-100 nm CMOS technologies.
  • Another important aspect of the invention consists in advantageously using the dependence of the propagation time of signals in a transistor cascade on the arrangement of a transistor within such a series connection.
  • the delay time of a CMOS logic circuit as a series arrangement of transistors depends on which input signal changes its state and when. For example, it can be observed that when a CMOS NAND gate (n-MOS transistors in series) is switched off, the shortest delay time occurs when the n-MOS transistor of the series arrangement which is at the rear in the signal flow direction (that is to say the transistor , the drain connection of which is coupled to the output) is switched on last. This observation can probably be attributed to the fact that the parasitic capacitances of the series arrangement have already been discharged via the series transistors that were previously switched on.
  • V DS V DD -V SS is already present when the rear transistor is switched on.
  • the latter causes a maximum transistor current at the beginning of the switching process.
  • the percentage differences between the slowest and the fastest switching process, for example in a NAND gate with four inputs, are up to 20%.
  • Circuit topology for such flip-flops is the pull-down path consisting of at least three n-MOS transistors (transistors 105, 106 and 109 in FIG. 1). In the input stage of such a circuit arrangement with a flip-flop, the dependency described above
  • the clock signal CLK is the last signal to arrive.
  • the resulting signal delay is avoided in that the clock field effect transistor, the feedback field effect transistor and the logic field effect transistor are rearranged according to the invention and are controlled in an improved manner, as a result of which the propagation times of the flip-flop are reduced.
  • an additional clock field-effect transistor can be provided, to the gate connection of which the clock signal can be applied, to whose first source / drain connection a second electrical reference potential can be applied, and whose second source / drain Connection is coupled to the first source / drain of the clock field-effect transistor.
  • an additional feedback field effect transistor can be provided, the gate connection of which is coupled to the gate connection of the feedback field effect transistor, the second source / drain connection of which can be applied to the first source / drain connection, and the second source / drain of which -Connection is coupled to the first source / drain connection of the clock field effect transistor.
  • the pulse generator circuit can have a bypass field-effect transistor, the gate connection of which is coupled to the flip-flop circuit, the first source / drain connection of which the first electrical reference potential can be applied, and the second source / drain -Connection is coupled to the second source / drain connection of the clock field-effect transistor.
  • the pulse generator circuit can have a bypass field effect transistor, the gate connection of which is coupled to the flip-flop circuit, the first source / drain connection of which is connected to the first source / drain connection
  • Feedback field-effect transistor is coupled, and its second source / drain connection is coupled to the second source / drain connection of the clock field-effect transistor.
  • none of the source / drain connections of the bypass transistor is brought to an electrical reference potential (for example an electrical ground potential), but rather with the source / drain connections of the feedback field-effect transistor or
  • the first electrical reference potential can be an electrical ground potential and / or the second electrical An electrical supply potential can be the reference potential.
  • the clock field effect transistor, the logic field effect transistor and the feedback field effect transistor can be field effect transistors of the n-conduction type.
  • the additional clock field-effect transistor and the additional feedback field-effect transistor can be field-effect transistors of the p-line type.
  • the bypass field effect transistor can be an n-line type field effect transistor.
  • a second signal path which is circuit-identical to the first signal path formed from the field effect transistors, is provided from additional field effect transistors, which additional field effect transistors for generating a complementary input signal to the input signal of the flip-flop circuit from the clock signal and from one complementary data signal complementary to the data signal are interconnected.
  • the pulse generator circuit is designed as a differential pulse generator circuit, in which a complementary signal is clearly provided for each signal.
  • an identical or mirror-like transistor is clearly provided and connected to each transistor of the first signal path, in particular an additional clock field effect transistor corresponding to the clock field effect transistor, an additional logic field effect transistor corresponding to the logic field effect transistor and an feedback field effect transistor corresponding additional feedback field effect transistor, etc.
  • the first source / drain connection of the additional clock field effect transistor of the second signal path can preferably be coupled to the gate connection of the additional feedback field effect transistor of the first data path.
  • the first source / drain connection of the clock field effect transistor of the first signal path can be coupled to the gate connection of the additional additional feedback field effect transistor of the second data path.
  • control unit can be set up in such a way that it applies the data signal to the gate connection of the logic field-effect transistor before the clock signal for converting the clock field-effect transistor from a state with an electrically non-conductive channel region to a state with an electrically conductive channel region is switched.
  • a particularly favorable sequence of signal application to the transistors of the cascade of feedback field effect transistor / logic field effect transistor / clock field effect transistor is created, and thus particularly rapid signal processing for generating an input signal for the switching subcircuit or the flip-flop subcircuit.
  • the circuit arrangement according to the invention which has a pulse generator circuit according to the invention, is described in more detail below. Refinements of the pulse generator circuit also apply to the circuit arrangement having a pulse generator circuit.
  • the flip-flop circuit of the circuit arrangement can have memory field effect transistors for storing memory signals based on the input signal and / or the complementary input signal. Two of these memory field effect transistors can be used
  • Field effect transistors of different line types each be connected to an inverter, so that the flip-flop circuit is essentially formed from two inverters.
  • the flip-flop circuit can have field effect transistors connected between the memory field effect transistors and the pulse generator circuit.
  • a first switching field-effect transistor can be provided, the gate connection of which is coupled to the first source / drain connection of the clock field-effect transistor, the second source / drain connection of which the second electrical reference potential can be applied, and the second source of which - / Drain connection is coupled to a storage node of the memory field effect transistors.
  • a second switching field effect transistor can be provided, the gate connection of which is coupled to the gate connection of the complementary bypass field effect transistor, the first source / drain connection of which the first electrical reference potential can be applied, and the second source / Drain connection is coupled to the second source / drain connection of the first switching field-effect transistor.
  • a protective field effect transistor can be provided, the gate connection of which is coupled to the gate connection of the first switching field effect transistor, the first source / drain connection of which is connected to the second source / drain connection of the first switching field effect transistor and with a source / drain connection of a storage
  • Field effect transistor is coupled, and its second source / drain terminal is coupled to a source / drain terminal of another memory field effect transistor.
  • a cross current is generated between memory field effect transistors and switching Field effect transistors avoided, whereby the functionality of the circuit arrangement is improved in terms of speed and dynamic power loss.
  • circuit arrangement can be one of the
  • Field effect transistors of the flip-flop circuit formed third signal path circuit-like fourth signal path from additional field effect transistors, which are connected additional field effect transistors of the flip-flop circuit for storing a complementary memory signal complementary to the memory signal.
  • FIG. 1 shows a circuit arrangement according to the prior art
  • FIG. 2 shows a circuit arrangement according to a first exemplary embodiment of the invention
  • FIG. 3 shows a diagram which illustrates the operation of the circuit arrangement from FIG. 2,
  • Figure 4 shows a circuit arrangement according to a second embodiment of the invention.
  • Figure 5 shows a circuit arrangement according to a third embodiment of the invention.
  • circuit arrangement 200 according to a first exemplary embodiment of the invention is described below with reference to FIG.
  • the circuit arrangement 200 is formed from a pulse generator subcircuit 201, a flip-flop subcircuit 202 and a switching subcircuit 203.
  • the flip-flop subcircuit 202 and the switching subcircuit 203 can also be referred to collectively as a flip-flop circuit.
  • a clock signal CLK is provided at a clock signal input 204.
  • the clock signal input 204 is coupled to the gate connection of a first n-MOS clock field-effect transistor 205 and a second n-MOS clock field-effect transistor 206.
  • a first source / drain connection of a first n-MOS feedback field-effect transistor 209 is at the electrical ground potential 217.
  • a second source / drain connection of the first n-MOS feedback field-effect transistor 209 is connected to a first source /
  • the drain connection of a first n-MOS logic field effect transistor 207 is coupled, to the gate connection of which a data signal D can be applied.
  • a second source / drain terminal of the first n-MOS logic field-effect transistor 207 is coupled to a first source / drain terminal of the first n-MOS clock field-effect transistor 205, the second source / drain terminal of which is connected to a first source / drain connection of a first p-MOS clock field-effect transistor 213 and is coupled to a first source / drain connection of a first p-MOS feedback field-effect transistor 215.
  • the gate connection of the first p-MOS feedback field-effect transistor 215 is coupled to the gate connection of the first n-MOS feedback field-effect transistor 209.
  • a first source / drain connection of a second n-MOS feedback field-effect transistor 210 is brought to the electrical ground potential 217.
  • a second source / drain connection of the second n-MOS feedback field-effect transistor 210 is coupled to a first source / drain connection of a second n-MOS logic field-effect transistor 208, at the gate connection of which a data signal D complementary data signal / D can be applied.
  • a second source / drain terminal of the second n-MOS logic field-effect transistor 208 is coupled to a first source / drain terminal of the second n-MOS clock field-effect transistor 206, the second source / drain terminal of which is connected to a first source / drain connection of a second p-MOS clock field-effect transistor 214 and is coupled to a first source / drain connection of a second p-MOS feedback field-effect transistor 216.
  • the gate connection of the second p-MOS clock field-effect transistor 214 is coupled to the clock signal input 204. Furthermore, the gate connection of the second p-MOS feedback field-effect transistor 216 is coupled to the gate connection of the second n-MOS feedback field-effect transistor 210.
  • the second source / drain terminal of the first n-MOS logic field-effect transistor 207 is coupled to a first source / drain terminal of a first n-MOS bypass field-effect transistor 211, the second source / drain terminal of which electrical ground potential 217 is brought.
  • the first The source / drain connection of the second n-MOS clock field effect transistor 206 is coupled to a first source / drain connection of a second n-MOS bypass field effect transistor 212, the second source / drain connection of which is connected to the electrical ground potential 217 is brought.
  • a first source / drain connection of a first p-MOS switching field-effect transistor 219 is brought to the electrical supply potential 218.
  • a second source / drain connection of the first p-MOS switching field-effect transistor 219 is coupled to a first source / drain connection of a first n-MOS switching field-effect transistor 220, the second source / drain connection of which electrical ground potential 217 is brought.
  • the gate connection of the first p-MOS switching field-effect transistor 219 is coupled to the gate connection of a third p-MOS switching field-effect transistor 223, the first source of which
  • a second source / drain connection of the third p-MOS switching field-effect transistor 223 is coupled to a first source / drain connection of a third n-MOS switching field-effect transistor 224, the second source / drain connection of which electrical ground potential 217 is brought. Furthermore, the gate connection of the third n-MOS switching field-effect transistor 224 is coupled to the gate connection of the first p-MOS switching field-effect transistor 219.
  • a first source / drain connection of a second p-MOS switching field-effect transistor 221 is on that
  • a second source / drain connection of the second p-MOS switching field-effect transistor 221 is coupled to a first source / drain connection of a second n-MOS switching field-effect transistor 222, the second source / drain connection of which electrical Ground potential 217 is brought. Furthermore, the gate connection of the second p-MOS switching field-effect transistor 221 is coupled to the gate connection of a fourth p-MOS switching field-effect transistor 225 and to the gate connection of a fourth n-MOS switching field-effect transistor 227. The gate connection of the second n-MOS switching field-effect transistor 222 is coupled to the second source / drain connection of the third p-MOS switching field-effect transistor 223. A first source / drain connection of the fourth p-MOS switching field-effect transistor 225 is at the supply potential
  • a second source / drain of the fourth p-MOS switching field-effect transistor 225 is coupled to a first source / drain of the fourth n-MOS switching field-effect transistor 226, whose second source / drain Connection is brought to the electrical ground potential 217. Furthermore, the second source / drain connection of the fourth p-MOS switching field-effect transistor 225 is coupled to the gate connection of the first n-MOS switching field-effect transistor 220.
  • a first source / drain terminal of a first p-MOS flip-flop field effect transistor 227 is on that
  • a second source / drain connection of the first p-MOS flip-flop field-effect transistor 227 is coupled to a first source / drain connection of a first n-MOS flip-flop field-effect transistor 228, the second source / drain Drain connection is brought to the electrical ground potential.
  • a first source / drain connection of a second p-MOS flip-flop field-effect transistor 229 is brought to the electrical supply potential 218, whereas a second source / drain connection of the second p-MOS flip-flop field-effect transistor 229 is included a first source / drain connection of a second n-MOS flip-flop field-effect transistor 230 is coupled, the second source / drain connection of which is brought to the electrical ground potential 230.
  • the gate connection of the first p-MOS flip-flop field effect transistor 227 and the gate connection of the first n-MOS flip-flop field effect transistor 228 are coupled to one another and form an inverse storage node / Q of the partial flip-flop circuit 202. Furthermore, the gate connection of the second p-MOS flip-flop field-effect transistor 229 and the gate connection of the second n-MOS flip-flop field-effect transistor 230 are coupled to one another and form a storage node Q of the flip-flop subcircuit 202.
  • the gate connection of the first p-MOS flip-flop field effect transistor 227 is coupled to the first source / drain connection of the second n-MOS flip-flop field effect transistor 230. Furthermore, the gate connection of the second p-MOS flip-flop field effect transistor 229 is coupled to the second source / drain connection of the first p-MOS flip-flop field effect transistor 227.
  • the gate terminal of the second p-MOS feedback field-effect transistor 216 is coupled to the gate terminal of the third p-MOS switching field-effect transistor 223.
  • the gate connection of the first p-MOS feedback field-effect transistor 215 is coupled to the gate connection of the fourth p-MOS switching field-effect transistor 225.
  • the second source / drain connection of the first p-MOS switching field-effect transistor 219 is coupled to the gate connection of the second p-MOS flip-flop field-effect transistor 229. Furthermore, the second source / drain terminal of the second p-MOS flip-flop field-effect transistor 229 is coupled to the second source / drain terminal of the second p-MOS switching field-effect transistor 221.
  • the functionality of the circuit arrangement 200 is described below.
  • the circuit arrangement 200 differs from the circuit arrangement 100 according to the prior art primarily with regard to the modifications described below.
  • the respective output signals / S and / R of the pulse generator input stage 201, which form input signals of the flip-flop circuit 202, 203, are present at the drain contacts of the first and second n-MOS clock field-effect transistors 205, 206.
  • the source contacts of the clock field effect transistors 205, 206 are coupled to the drain contacts of the first and second n-MOS logic field effect transistors 207, 208 (also referred to as data input transistors).
  • the first and second n-MOS clock field-effect transistors 205, 206 are closed.
  • the two n-MOS transistors 209, 210, which together with the first and second p-MOS feedback field-effect transistors 215, 216 form an amplifying feedback, are switched on.
  • the charges on the internal nodes that is to say the parasitic capacitances of the pull-down paths, are still present at the start of the evaluation. Furthermore, the drain potentials of the data input transistors 106, 107 of the
  • the clock transistor 105 has the drain-source voltage V DD -V T. As a result, the switching current through the respective pull-down path is lower.
  • the diagram 300 from FIG. 3 shows the drain-source voltage V DS along an abscissa 301 and the drain-source current I DS along an ordinate 302.
  • a first curve 303 is shown in diagram 300, which reflects the characteristic curves of the circuit arrangement according to the invention.
  • a second curve 304 shows the current-voltage characteristic for the circuit arrangement 100 from FIG. 1 known from the prior art. 3 thus shows different operating states and trajectories in the output characteristic field of the clock transistors 205, 206 from FIG. 2 and the clock transistor 105 from FIG. 1 during the rising clock edge of CLK at a low level
  • circuit arrangement 200 the charges occurring in the circuit arrangement 100 on the parasitic capacitances and the unfavorable operating states of the transistors according to FIG. 1 are avoided, as a result of which shorter propagation times according to the invention are achieved.
  • circuit arrangement 200 differs from FIG. 1 in FIG.
  • the static operation of the circuit is instead ensured by two actively operated n-MOS transistors 211, 212, which form a bypass with respect to the input transistors 207, 208 and are minimally dimensioned, similar to transistor 108 according to FIG.
  • a circuit arrangement 400 according to a second exemplary embodiment of the invention is described below with reference to FIG.
  • the essential difference between the circuit arrangement 400 shown in FIG. 4 and the circuit arrangement 200 shown in FIG. 2 can be seen in the connection of the first and second n-MOS bypass field-effect transistors 211, 212.
  • the gate connection of the first n-MOS bypass field-effect transistor 211 is coupled to the second source / drain connection of the third p-MOS switch field-effect transistor 223.
  • the first source / drain connection of the first n-MOS bypass field-effect transistor 211 is coupled to a second source / drain connection of the first n-MOS logic field-effect transistor 207.
  • the second source / drain connection of the first n-MOS bypass field-effect transistor 211 is coupled to the second source / drain connection of the first n-MOS feedback field-effect transistor 209.
  • the interconnection of the second n-MOS bypass field-effect transistor 212 is modified in FIG. 4 compared to FIG.
  • the gate connection of the second n-MOS bypass field-effect transistor 212 is coupled to the second source / drain connection of the fourth p-MOS switch field-effect transistor 225, and is the first source / drain Connection of the second n-MOS bypass field-effect transistor 212 to the second source / drain connection of the second n-MOS logic Field effect transistor 208 coupled.
  • the second source / drain connection of the second n-MOS bypass field-effect transistor 212 is coupled to the second source / drain connection of the second n-MOS feedback field-effect transistor 210.
  • both source / drain connections of the bypass field-effect transistors 211, 212 are therefore free of coupling to a reference potential.
  • the source connections of the bypass transistors 211, 212 are not brought to the electrical ground potential 217, but rather are coupled to the drain contacts of the transistors 209, 210.
  • the functionality of the circuit arrangement 400 thus essentially corresponds to that from FIG. 2, the stack effect acting in the switched-off branch, as a result of which the leakage current in this path is reduced.
  • the circuit arrangement 400 therefore represents a particularly energy-saving implementation of the circuit arrangement according to the invention.
  • a circuit arrangement 500 according to a third exemplary embodiment of the invention is described below with reference to FIG.
  • the pulse generator subcircuit 201 and the switching subcircuit 202 are provided as in FIG.
  • the flip-flop subcircuit 501 according to FIG. 5 has been modified compared to FIG.
  • the flip-flop subcircuit 501 from FIG. 5 has a first n-MOS protection field-effect transistor 502 and a second n-MOS protection field-effect transistor 503.
  • a first source / drain connection of the first n-MOS protection field-effect transistor 502 is coupled to the second source / drain connection of the first p-MOS flip-flop field-effect transistor 227.
  • the second source / drain connection of the first n-MOS protection field-effect transistor 502 is connected to the first source / drain Connection of the first n-MOS flip-flop field-effect transistor 228 coupled.
  • the gate connection of the first n-MOS protection field-effect transistor 502 is coupled to the gate connection of the third n-MOS switching field-effect transistor 224.
  • a first source / drain connection of the second n-MOS protection field-effect transistor 503 is coupled to the second source / drain connection of the second p-MOS flip-flop field-effect transistor 229, a second source / drain Connection of the second n-MOS protection
  • Field effect transistor 503 is coupled to the first source / drain terminal of the second n-MOS flip-flop field effect transistor 230.
  • the gate connection of the second n-MOS protection field-effect transistor 503 is coupled to the gate connection of the third p-MOS switching field-effect transistor 225.
  • transistor 221 can become conductive in the circuit arrangement 200.
  • transistor 230 is also conductive and a cross current can flow. By adding the protective field-effect transistor 503, this current can no longer flow.
  • the transistors 502, 503 are dimensioned as small as possible.
  • the circuit arrangement 500 is improved due to the measure taken with the improved output stage compared to the circuit arrangements known from the prior art with regard to speed and dynamic power loss. In particular, there are no longer any series circuits made of p-MOS transistors in the output stage. This increases the robustness of the Arrangement against parameter fluctuations and the influence of interference signals.
  • circuit arrangement 101 pulse generator subcircuit 102 flip-flop subcircuit 103 switching subcircuit 104 clock signal input 105 n-MOS clock field-effect transistor 106 first n-MOS logic field-effect transistor 107 second n-MOS logic field-effect transistor 108 n-MOS Bypass field-effect transistor 109 first n-MOS signal transfer field-effect transistor 110 second n-MOS signal transfer field-effect transistor 111 first p-MOS clock field-effect transistor 112 first p-MOS feedback field-effect transistor 113 second pM S-clock field-effect transistor 114 second p-MOS feedback field-effect transistor 115 ground potential 116 supply potential 117 first p-MOS switching field-effect transistor 118 first n-MOS switching field-effect transistor 119 second p-MOS switching field-effect transistor 120 second n-MOS switching field-effect transistor 121 third p-MOS switching field-effect transistor 122 third n-MOS switching field-effect transistor 123 fourth p-MOS switching field-effect

Landscapes

  • Logic Circuits (AREA)

Abstract

Die Erfindung betrifft einen Pulsgenerator-Schaltkreis (201) zum Erzeugen eines Eingangssignals für einen Flip-Flop-Schaltkreis aus einem Taktsignal (CLK) und aus einem Datensignal (D), mit einer Ansteuereinheit zum Ansteuern eines Takt-Feldeffekttransistors (205), eines Logik-Feldeffekttransistors (207) und eines Rückkopplungs-Feldeffekttransistors (209), die derart eingerichtet ist, dass zum Erzeugen des Eingangssignals der Takt-Feldeffekttransistor zeitlich nach dem Logik-Feldeffekttransistor und dem Rückkopplungs-Feldeffekttransistor zum Generieren des Flip-Flop-Signals angesteuert wird.

Description

Beschreibung
Pulsgenerator-Schaltkreis und Schaltkreis-Anordnung
Die Erfindung betrifft einen Pulsgenerator-Schaltkreis und eine Schaltkreis-Anordnung.
Flankengesteuerte Flip-Flops oder flankengesteuerte Master- Slave-Latch-Paare sind essentielle Grundbausteine für die Synchronisierung mehrstufiger Logikschaltungen. Sie werden in nahezu allen modernen integrierten Digitalschaltungen wie digitalen Signalprozessoren (DSPs) , Mikroprozessoren und integrierten Schaltkreisen für Kommunikationsanwendungen zur Erhöhung des Datendurchlasses mittels Pipelining verwendet. Für den Anwendungsbereich mit niedrigen aktiven
Verlustleistungen müssen Flip-Flops und Master-Slave-Latch- Paare selbst dann noch zuverlässig funktionieren und eine ausreichende Schaltgeschwindigkeit aufweisen, wenn der Unterschied zwischen einer Versorgungsspannung VDD und einer SchwellwertSpannung der Transistoren Vτ gering ist, das heißt wenn die Gate-Overdrive-Spannung VDD-V niedrig ist.
Bei einer Implementierung mit modernen Sub-100-nm-CMOS- Technologien zeigt sich jedoch, dass die parasitären Kapazitäten der MOS-Transistoren einen nicht zu vernachlässigenden Anteil der zu treibenden Gesamtkapazität bilden. Speziell die Junction- und Gate-Overlap-Kapazitäten zwischen Drain-Anschluss und einem internen oder externen Ausgangsknoten verlangsamen den Schaltvorgang. Insbesondere ist zu beachten, dass die Gate-Drain-Kapazitäten aufgrund des
Miller-Effekts doppelt so groß erscheinen, da sich im dynamischen Bereich sowohl die Gate- als auch die Drain- Potentiale auf einer Zeitskala von ungefähr lOps bis 30ps entgegengesetzt verändern.
Flankengesteuerte Flip-Flops auf der Basis von Leseverstärkern weisen im Gegensatz zu anderen Schaltkreis- Anordnungen wie flankengesteuerten Master-Slave-Latch-Paaren eine hohe Schaltgeschwindigkeit auch bei niedrigem Gate- Overdrive VDD-V auf, siehe [1] .
Hinsichtlich der Robustheit reagieren Flip-Flops auf der
Basis von Leseverstärkern bei niedrigen VersorgungsSpannungen weniger sensitiv auf Prozessvariationen als Master-Slave- Latch-Paare, wie in [2] offenbart ist.
Nach der Einführung solcher Flip-Flops (siehe [4] ) wurden Verbesserungen vorgenommen. So konnte zum Beispiel ein symmetrischeres Schaltverhalten, das heißt gleiche Taktsignal-/Flip-Flop-Signal-VerzögerungsZeiten (CLK-Q- Verzögerungszeiten, mit Taktsignal CLK, Flip-Flop-Signal Q, invertiertes Flip-Flop-Signal /Q) für ein Flip-Flop mit den differenziellen Ausgängen Q und /Q erzielt werden.
Im Weiteren wird bezugnehmend auf Fig.l eine Schaltkreis- Anordnung 100 beschrieben, wie sie in [4] offenbart ist.
Die Schaltkreis-Anordnung 100 ist aus einem Pulsgenerator- Teilschaltkreis 101, einem Flip-Flop-Teilschaltkreis 102 und einem Schalt-Teilschaltkreis 103 gebildet.
Bei dem Pulsgenerator-Teilschaltkreis 101 ist an einem
Taktsignaleingang 104 ein Taktsignal CLK bereitgestellt. Der Taktsignaleingang 104 ist mit dem Gate-Anschluss eines n-MOS- Takt-Feldeffekttransistors 105 gekoppelt. Ein erster Source- /Drain-Anschluss des n-MOS-Takt-Feldeffekttransistors 105 ist auf das elektrische Massepotential Vss 115 gebracht. Ein zweiter Source-/Drain-Anschluss des n-MOS-Takt- Feldeffekttransistors 105 ist mit einem ersten Source-/Drain- Anschluss eines ersten n-MOS-Logik-Feldeffekttransistors 106 gekoppelt, an dessen Gate-Anschluss ein Datensignal D angelegt ist. Der zweite Source-/Drain-Anschluss des n-MOS- Takt-Feldeffekttransistors 105 ist ferner mit einem ersten Source-/Drain-Anschluss eines zweiten n-MOS-Logik- Feldeffekttransistors 107 gekoppelt, an dessen Gate-Anschluss ein zu dem Datensignal D komplementäres Datensignal /D angelegt ist. Ein zweiter Source-/Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 106 ist mit einem ersten Source-/Drain-Anschluss eines n-MOS-Bypass-
Feldeffekttransistors 108 gekoppelt, dessen Gate-Anschluss auf ein elektrisches Potential VDD gebracht ist. Ein zweiter Source-/Drain-Anschluss des n-MOS-Bypass- Feldef ekttransistors 108 ist mit einem zweiten Source- /Drain-Anschluss des zweiten n-MOS-Logik-
Feldeffekttransistors 107 gekoppelt. Ferner ist ein zweiter Source-/Drain-Anschluss des ersten n-MOS-Logik- Feldeffekttransistors 106 mit einem ersten Source-/Drain- Anschluss eines ersten n-MOS-Signaltransfer- Feldeffekttransistors 109 gekoppelt. Ein zweiter Source- /Drain-Anschluss des ersten n-MOS-Signaltransfer- Feldeffekttransistors 109 ist mit einem ersten Source-/Drain- Anschluss eines ersten p-MOS-Takt-Feldeffekttransistors 111 und mit einem ersten Source-/Drain-Anschluss eines ersten p- MOS-Rückkoppel-Feldeffekttransistors 112 gekoppelt. Ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Takt- Feldeffekttransistors 111 und ein zweiter Source-/Drain- Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 112 sind auf das elektrische Potential der Versorgungsspannnung VDD 116 gebracht. Ferner ist der Gate- Anschluss des ersten n-MOS-SignaltransferFeldeffekttransistors 109 mit dem Gate-Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 112 gekoppelt. Der zweite Source-/Drain-Anschluss des zweiten n-MOS-Logik- Feldeffekttransistors 107 ist mit einem ersten Source-/Drain- Anschluss eines zweiten n-MOS-Signaltransfer- Feldeffekttransistors 110 gekoppelt, dessen zweiter Source- /Drain-Anschluss mit einem ersten Source-/Drain-Anschluss eines zweiten p-MOS-Takt-Feldeffekttransistors 113 und mit einem ersten Source-/Drain-Anschluss eines zweiten p-MOS-
Rückkoppel-Feldeffekttransistors 114 gekoppelt ist. Der Gate- Anschluss des zweiten n-MOS-Signaltransfer- Feldeffekttransistors 110 ist dem Gate-Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 gekoppelt. Ferner sind ein zweiter Source-/Drain-Anschluss des zweiten p-MOS- Takt-Feldeffekttransistors 113 und ein zweiter Source-/Drain- Anschluss des zweiten p-MOS-Rückkoppel-Feldeffekttransistors 114 auf das elektrische Potential der VersorgungsSpannung VDD 116 gebracht. Der Gate-Anschluss des ersten p-MOS-Takt- Feldeffekttransistors 111 ist mit dem Taktsignaleingang 104 gekoppelt. Ferner ist der Taktsignaleingang 104 mit dem Gate- Anschluss des zweiten p-MOS-Takt-Feldeffekttransistors 113 gekoppelt .
Im Weiteren wird die Verschaltung innerhalb des Flip-Flop- Teilschaltkreises 102 beschrieben.
Ein erster Source-/Drain-Anschluss eines ersten p-MOS-Flip- Flop-Feldeffekttransistors 125 ist auf das
Versorgungspotential VDD 116 gebracht. Ferner ist ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop- Feldeffekttransistors 125 mit einem ersten Source-/Drain-
Anschluss eines ersten n-MOS-Flip-Flop-Feldeffekttransistors
126 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht ist. Ein erster Source-/Drain-Anschluss eines zweiten p-MOS-Flip-Flop- Feldeffekttransistors 127 ist auf das elektrische
Massepotential 115 gebracht. Ein zweiter Source-/Drain- Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors
127 ist mit einem ersten Source-/Drain-Anschluss eines zweiten n-MOS-Flip-Flop-Feldeffekttransistors 128 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht ist. Der Gate-Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 125 und der Gate-Anschluss des ersten n-MOS-Flip-Flop- Feldeffekttransistors 126 sind miteinander gekoppelt und bilden einen Speicherknoten /Q des Flip-Flop- Teilschaltkreises 102. Ferner sind der Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 und der Gate-Anschluss des zweiten n-MOS-Flip-Flop- Feldeffekttransistors 128 miteinander gekoppelt und bilden einen Speicherknoten Q des Flip-Flop-Teilschaltkreises 102. Der zweite Source-/Drain-Anschluss des ersten p-MOS-Flip- Flop-Feldeffekttransistors 125 ist mit dem Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 gekoppelt. Ferner ist ein zweiter Source-/Drain-Anschluss des zweiten p- MOS-Flip-Flop-Feldeffekttransistors 127 mit dem Gate- Anschluss des ersten n-MOS-Flip-Flop-Feldeffekttransistors 126 gekoppelt.
Im Weiteren wird die Verschaltung innerhalb des Schalt- Teilschaltkreises 103 beschrieben.
Ein erster Source-/Drain-Anschluss eines ersten p-MOS-Schalt- Feldeffekttransistors 117 ist auf das Versorgungspotential 116 gebracht. Ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 117 ist mit einem ersten Source-/Drain-Anschluss eines ersten n-MOS-Schalt- Feldeffekttransistors 118 gekoppelt, dessen zweiter Source- /Drain-Anschluss auf das elektrische Massepotential 115 gebracht ist. Ferner ist ein erster Source-/Drain-Anschluss eines zweiten p-MOS-Schalt-Feldeffekttransistors 119 auf das elektrische Versorgungspotential 116 gebracht. Ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Schalt- Feldeffekttransistors 119 ist mit einem ersten Source-/Drain- Anschluss eines zweiten n-MOS-Schalt-Feldeffekttransistors 120 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 115 gebracht ist.
Ein erster Source-/Drain-Anschluss eines dritten p-MOS- Schalt-Feldeffekttransistors 121 ist auf das elektrische Versorgungspotential 116 gebracht. Ein zweiter Source-/Drain- Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 121 ist mit einem ersten Source-/Drain-Anschluss eines dritten n- MOS-Schalt-Feldeffekttransistors 122 gekoppelt, dessen zweiter Source- /Drain-Anschluss auf das elektrische Massepotential 115 gebracht ist. Der Gate-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 121, der Gate- Anschluss des dritten n-MOS-Schalt-Feldeffekttransistors 122 und der Gate-Anschluss des zweiten p-MOS-Schalt- Feldeffekttransistors 119 sind miteinander gekoppelt. Ferner ist ein erster Source-/Drain-Anschluss eines vierten p-MOS- Schalt-Feldeffekttransistors 123 auf das Versorgungspotential 116 gebracht. Ein zweiter Source-/Drain-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 123 ist mit einem ersten Source-/Drain-Anschluss eines vierten n-MOS-Schalt- Feldeffekttransistors 124 gekoppelt, dessen zweiter Source- /Drain-Anschluss auf das elektrische Massepotential 115 gebracht ist. Der Gate-Anschluss des vierten p-MOS-Schalt- Feldeffekttransistors 123, der Gate-Anschluss des vierten n- MOS-Schalt-Feldeffekttransistors 124 und der Gate-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 117 sind miteinander gekoppelt .
Im Weiteren wird die Kopplung der Teilschaltkreise 101, 102, 103 miteinander beschrieben.
Der Gate-Anschluss des zweiten p-MOS-Rückkoppel- Feldeffekttransistors 114 ist mit dem Gate-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 117 gekoppelt. Ferner ist der Gate-Anschluss des ersten p-MOS-Rückkoppel- Feldeffekttransistors 112 mit dem Gate-Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 119 gekoppelt. Der zweite Source-/Drain-Anschluss des dritten p-MOS-Schalt- Feldeffekttransistors 121 ist mit dem Gate-Anschluss des ersten n-MOS-Schalt-Feldeffekttransistors 118 gekoppelt. Der zweite Source-/Drain-Anschluss des vierten p-MOS-Schalt- Feldeffekttransistors 123 ist mit dem Gate-Anschluss des zweiten n-MOS-Schalt-Feldeffekttransistors 120 gekoppelt. Der zweite Source-/Drain-Anschluss des ersten p-MOS-Schalt- Feldeffekttransistors 117 ist mit dem Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 127 gekoppelt. Ferner ist der zweite Source-/Drain-Anschluss des zweiten p- MOS-Schalt-Feldeffekttransistors 119 mit dem zweiten Source- /Drain-Anschluss des zweiten p-MOS-Flip-Flop- Feldeffekttransistors 127 gekoppelt.
An dem Gate-Anschluss des zweiten p-MOS-Rückkoppel-
Feldeffekttransistors 114 ist ein Eingangssignal /S für den Flip-Flop-Teilschaltkreis 102 bereitgestellt, generiert von dem Pulsgenerator-Teilschaltkreis 101. Ferner ist an dem Gate-Anschluss des ersten p-MOS-Rückkoppe1- Feldeffekttransistors 112 ein Eingangssignal /R des Flip- Flop-Teilschaltkreises 102 bereitgestellt, generiert von dem Pulsgenerator-Teilschaltkreis 101.
Im Weiteren wird die Funktionsweise der Schaltkreis-Anordnung 100, die ein flankengesteuertes Flip-Flop auf der Basis von Leseverstärkern darstellt, beschrieben.
Hinsichtlich der schaltungstechnischen Grundbausteine handelt es sich bei dem flankengesteuerten Flip-Flop in Fig.l um eine Schaltkreis-Anordnung 100, die den Pulsgenerator-Schaltkreis 101 aufweist, gebildet aus den Transistoren 105 bis 114. In Abhängigkeit der Signale an den Dateneingängen D und /D auf der ansteigenden Taktflanke des Taktsignals CLK werden die internen Eingänge S, /S, R, /R eines Set-Reset-Flip—Flops (gebildet aus den Transistoren des Flip-Flop- Teilschaltkreises 102 und des Schalt-Teilschaltkreises 103) gesetzt. Die Ausgangssignale /S und /R des Pulsgenerator- Teilschaltkreises 101 werden während einer Vorladephase (d.h. CLK auf einem logischen Wert "0") über die p-MOS-Transistoren 111, 113 auf das elektrische Versorgungspotential VDD 116 vorgeladen. Bei anliegenden Datensignalen D und /D ist entweder der Kanal-Bereich des ersten n-MOS-Logik- Feldeffekttransistors 106 oder des zweiten n-MOS-Logik- Feldeffekttransistors 107 leitend, so dass direkt nach der ansteigenden Taktflanke von CLK (d.h. nach dem Übergang von CLK von einem logischen Wert "0" auf einen logischen Wert "1") entweder /S oder /R auf das elektrische Potential Vss 115 heruntergezogen wird.
Diese Funktionalität beruht auf der Offenbarung von [5] zu differenziellen Flip-Flops über einen differenziellen Leseverstärker.
Der n-MOS-Bypass-Feldeffekttransistor 108 ist minimal dimensioniert und erzeugt nach der ansteigenden Taktflanke eine elektrische Kopplung von einem Source-/Drain-Anschluss des ersten n-MOS-Signaltransfer-Feldeffekttransistors 109 und von einem Source-/Drain-Anschluss des zweiten n-MOS- Signaltransfer-Feldeffekttransistors 110 zu dem elektrischen Massepotential Vss 115 und gewährleistet einen statischen Betrieb. Auf diese Weise ist der Zustand des Pulsgenerator- Teilschaltkreises 101 nach den ansteigenden Taktflanke stabil .
Die Set-Reset-Ausgangsstufe aus Fig.l ist in [4] offenbart
In [6] ist eine andere Schaltkreis-Anordnung beschrieben.
In [7] und [8] sind weitere Flip-Flop-Schaltungen mit einem Takt-Feldeffekttransistor und einem Logik- Feldeffekttransistor beschrieben.
Zusammenfassend sind die aus dem Stand der Technik bekannten Schaltkreis-Anordnungen mit Pulsgenerator-Schaltkreisen für viele Anwendungen hinsichtlich der Schaltgeschwindigkeit nicht ausreichend schnell.
Der Erfindung liegt insbesondere das Problem zugrunde, einen Pulsgenerator-Schaltkreis und eine Schaltkreis-Anordnung mit einer höheren Schaltgeschwindigkeit bereitzustellen. Das Problem wird durch einen Pulsgenerator-Schaltkreis und durch eine Schaltkreis-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst .
Erfindungsgemäß ist ein Pulsgenerator-Schaltkreis zum Erzeugen eines Eingangssignals für einen Flip-Flop- Schaltkreis aus einem Taktsignal und aus einem Datensignal geschaffen, der einen Takt-Feldeffekttransistor enthält, an dessen Gate-Anschluss das Taktsignal anlegbar ist, und an dessen ersten Source-/Drain-Anschluss das Eingangssignal für einen Flip-Flop-Schaltkreis bereitstellbar ist. An dem Gate- Anschluss eines Logik-Feldeffekttransistors ist das Datensignal anlegbar, und der erste Source-/Drain-Anschluss des Logik-Feldeffekttransistors ist mit dem zweiten Source- /Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt. Ferner ist ein Rückkopplungs-Feldeffekttransistor bereitgestellt, an dessen Gate-Anschluss ein auf dem Taktsignal basierendes Rückkopplungssignal anlegbar ist, dessen erster Source-/Drain-Anschluss mit dem zweiten Source- /Drain-Anschluss des Logik-Feldeffekttransistors gekoppelt ist, und an dessen zweiten Source-/Drain-Anschluss ein erstes elektrisches Referenzpotential anlegbar ist. Der Pulsgenerator-Schaltkreis enthält ferner eine Ansteuereinheit zum Ansteuern des Takt-Feldeffekttransistors, des Logik- Feldeffekttransistors und des Rückkopplungs- Feldeffekttransistors derart, dass zum Erzeugen des Eingangssignals der Takt-Feldeffekttransistor zeitlich nach dem Logik-Feldeffekttransistor und dem Rückkopplungs- Feldeffekttransistor zum Generieren des Flip-Flop-Signals angesteuert wird.
Ferner ist erfindungsgemäß eine Schaltkreis-Anordnung mit einem Pulsgenerator-Schaltkreis mit den oben beschriebenen Merkmalen und mit einem Flip-Flop-Schaltkreis geschaffen, der mit dem Pulsgenerator-Schaltkreis derart verschaltet ist, dass das von dem Pulsgenerator-Schaltkreis generierbare Eingangssignal in den Flip-Flop-Schaltkreis einkoppelbar ist. Eine Grundidee der Erfindung ist darin zu sehen, dass in einem Pulsgenerator-Schaltkreis zum Erzeugen eines Eingangssignals für einen Flip-Flop-Schaltkreis aus einem Taktsignal und aus einem Datensignal eine Kaskade aus Takt- Feldeffekttransistor, Logik-Feldeffekttransistor und Rückkopplungs-Feldeffekttransistor in gegenüber dem Stand der Technik modifizierter Weise derart verschaltet wird, dass eine erhöhte Signalverarbeitungsgeschwindigkeit beim Durchlaufen eines Signals durch die drei Transistoren erreicht wird. Diese Geschwindigkeitserhöhung basiert darauf, dass zum Erzeugen des Eingangssignals der in der Kaskade bezogen auf den Signalfluss zuletzt bzw. ganz hinten angeordnete Takt-Feldeffekttransistor (d.h. jener, an dessen Anschluss das Eingangssignal generiert wird) zeitlich erst dann angesteuert wird, wenn der Logik-Feldeffekttransistor und der Rückkopplungs-Feldeffekttransistor bereits zum Generieren des Flip-Flop-Signals angesteuert bzw. geschaltet worden sind.
Anders ausgedrückt werden erfindungsgemäß die drei genannten Transistoren des Pulsgenerator-Schaltkreises einer flankengesteuerten Flip-Flop-Anordnung auf der Basis von Leseverstärkern gegenüber dem Stand der Technik so umgeordnet, dass das zuletzt eintreffende Taktsignal CLK den in der Kaskade hintersten Takt-Feldeffekttransistor der Dreifach-Serienanordnung aus Rückkopplungs- Feldeffekttransistor, Logik-Feldeffekttransistor und Takt- Feldeffekttransistor steuert. An dem Takt- Feldeffekttransistor ist Drain-seitig das Signal /S bzw. /R als Eingangssignal für den Flip-Flop-Schaltkreis generiert. Eine Erhöhung der Taktlast (die auf der Summe alle Takt- Transistorweiten basiert) ist erfindungsgemäß vermieden, da sich die Transistorweiten der Transistoren der Serienanordnung im Vergleich zum Stand der Technik reduzieren lassen. Auf diese Weise ist eine Verringerung der Verzögerungszeit zwischen dem Bereitstellen von Datensignal D an dem Gate-Anschluss des Logik-Feldeffekttransistors und dem Generieren eines Flip-Flop-Signals Q (bzw. zwischen dem Bereitstellen von Datensignal D/ und dem Generieren von Flip- Flop-Signal Q/) erreicht. Es hat sich gezeigt, dass gegenüber dem Stand der Technik eine Beschleunigung von 20% bis 27 % in einem Spannungsbereich des Versorgungspotentials VDD zwischen 0.8V und 1.2 V in einer 9Onm-CMOS-Technologie erreichbar ist.
Somit besteht ein grundlegendes Prinzip der Erfindung in der Umordnung der Transistoren des Pulsgenerator-Schaltkreises (Takt-Feldeffekttransistor, Logik-Feldeffekttransistor und Rückkopplungs-Feldeffekttransistor) im Lichte erhöhter Werte von parasitären Kapazitäten in Sub-lOOnm-CMOS-Technologien. Ein anderer wichtiger Aspekt der Erfindung besteht in dem vorteilhaften Verwenden der Abhängigkeit der Propagationszeit von Signalen in einer Transistorkaskade von der Anordnung eines Transistors innerhalb einer solchen Serienschaltung.
Im Weiteren wird das erfindungsgemäß verwendete Prinzip näher erläutert. Erfindungsgemäß wird die Tatsache ausgenutzt, dass die Verzögerungszeit einer CMOS-Logikschaltung als Serienanordnung von Transistoren davon abhängt, welches Eingangssignal wann seinen Zustand ändert . So kann zum Beispiel beobachtet werden, dass beim Ausschalten eines CMOS- Nicht-UND-Gatters (n-MOS-Transistoren in Serie) die kürzeste Verzδgerungszeit dann auftritt, wenn der in Signalflussrichtung hinterste n-MOS-Transistor der Serienanordnung (das heißt der Transistor, dessen Drain- Anschluss mit dem Ausgang gekoppelt ist) als letzter eingeschaltet wird. Diese Beobachtung kann wahrscheinlich darauf zurückgeführt werden, dass über die zuvor eingeschalteten Serientransistoren die parasitären Kapazitäten der Serienanordnung bereits entladen worden sind. Ferner liegt zum Zeitpunkt des Einschaltens des hinteren Transistors bereits die maximal mögliche Drain-Source- Spannung VDS=VDD-VSS an. Letzteres bewirkt zu Beginn des Umschaltvorgang einen maximalen Transistorstrom. Die prozentualen Unterschiede zwischen dem langsamsten und dem schnellsten Schaltvorgang betragen zum Beispiel bei einem Nicht-UND-Gatter mit vier Eingängen bis zu 20%.
Erfindungsgemäß werden diese Erkenntnisse insbesondere als Grundlage dafür verwendet, das Schaltverhalten eines flankengesteuerten Flip-Flops auf der Basis von Leseverstärkern (Sense-Amplifier-Based-Flip-Flops) zu beschleunigen. Der erfindungsgemäße Ansatzpunkt für eine Verbesserung der aus dem Stand der Technik bekannten
Schaltungstopologie für derartige Flip-Flops ist der aus mindestens drei n-MOS-Transistoren bestehende Pull-Down-Pfad (Transistoren 105, 106 und 109 in Fig.l) . In der Eingangsstufe einer solchen Schaltkreis-Anordnung mit einem Flip-Flop wird die oben beschriebene Abhängigkeit der
Propagationszeit von der Anordnung des zuletzt schaltenden Transistors gemäß dem Stand der Technik nicht berücksichtigt . Bei derartigen Flip-Flops ist das Taktsignal CLK das zuletzt eintreffende Signal. Erfindungsgemäß wird die daraus resultierende Signalverzögerung vermieden, indem der Takt- Feldeffekttransistor, der Rückkopplungs-Feldeffekttransistor und der Logik-Feldeffekttransistor erfindungsgemäß umgeordnet sind und verbessert angesteuert sind, wodurch die Propagationszeiten des Flip-Flops verringert ist.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Bei dem erfindungsgemäßen Pulsgenerator-Schaltkreis kann ein Zusatz-Takt-Feldeffekttransistor bereitgestellt sein, an dessen Gate-Anschluss das Taktsignal anlegbar ist, an dessen ersten Source-/Drain-Anschluss ein zweites elektrisches Referenzpotential anlegbar ist, und dessen zweiter Source- /Drain-Anschluss mit dem ersten Source-/Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt ist. Ferner kann ein Zusatz-Rückkopplungs-Feldeffekttransistor bereitgestellt sein, dessen Gate-Anschluss mit dem Gate- Anschluss des Rückkopplungs-Feldeffekttransistors gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das zweite elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit dem ersten Source-/Drain- Anschluss des Takt-Feldeffekttransistors gekoppelt ist.
Darüber hinaus kann der Pulsgenerator-Schaltkreis einen Bypass-Feldeffekttransistor aufweisen, dessen Gate-Anschluss mit dem Flip-Flop-Schaltkreis gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das erste elektrische Referenzpotential anlegbar ist, und dessen zweiter Source- /Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt ist.
Alternativ kann der Pulsgenerator-Schaltkreis einen Bypass- Feldeffekttransistor aufweisen, dessen Gate-Anschluss mit dem Flip-Flop-Schaltkreis gekoppelt ist, dessen erster Source- /Drain-Anschluss mit dem ersten Source-/Drain-Anschluss des
Rückkopplungs-Feldeffekttransistors gekoppelt ist, und dessen zweiter Source-/Drain-Anschluss mit dem zweiten Source- /Drain-Ansσhluss des Takt-Feldeffekttransistors gekoppelt ist .
Gemäß der zuletzt beschriebenen Ausgestaltung ist keiner der Source-/Drain-Anschlüsse des Bypass-Transistors auf ein elektrisches Referenzpotential gebracht (zum Beispiel ein elektrisches Massepotential) , sondern mit den Source-/Drain- Anschlüssen des Rückkopplungs-Feldeffekttransistors bzw. des
Takt-Feldeffekttransistors gekoppelt. Die Funktionalität des Pulsgenerator-Schaltkreises wird dadurch verbessert, da in dem ausgeschalteten Zweig der sogenannte Stack-Effekt wirkt, wodurch sich der Leckstrom in diesem Pfad verringert. .
Das erste elektrische Referenzpotential kann ein elektrisches Massepotential und/oder das zweite elektrische Referenzpotential kann ein elektrisches Versorgungspotential sein.
Der Takt-Feldeffekttransistor, der Logik-Feldeffekttransistor und der Rückkopplungs-Feldeffekttransistor können Feldeffekttransistoren des n-Leitungstyps sein.
Der Zusatz-Takt-Feldeffekttransistor und der Zusatz- Rückkopplungs-Feldeffekttransistor können Feldeffekttransistoren des p-Leitungstyps sein.
Der Bypass-Feldeffekttransistor kann ein Feldeffekttransistor des n-Leitungstyps sein.
Ferner wird vorzugsweise in dem Pulsgenerator-Schaltkreis ein zu dem aus den Feldeffekttransistoren gebildeten ersten Signalpfad schaltungsgleicher zweiter Signalpfad aus zusätzlichen Feldeffekttransistoren bereitgestellt, welche zusätzlichen Feldeffekttransistoren zum Generieren eines zu dem Eingangssignal des Flip-Flop-Schaltkreises komplementären Komplementär-Eingangssignals aus dem Taktsignal und aus einem zu dem Datensignal komplementären Komplementär-Datensignal verschaltet sind. Gemäß dieser Ausgestaltung ist der Pulsgenerator-Schaltkreis als differenzieller Pulsgenerator- Schaltkreis ausgeführt, bei dem anschaulich zu jedem Signal ein jeweils komplementäres Signal bereitgestellt ist.
In dem zweiten Signalpfad ist anschaulich zu jedem Transistor des ersten Signalpfads ein identischer bzw. spiegelgleicher Transistor bereitgestellt und verschaltet, insbesondere ein dem Takt-Feldeffekttransistor entsprechender zusätzlicher Takt-Feldeffekttransistor, ein dem Logik-Feldeffekttransistor entsprechender zusätzlicher Logik-Feldeffekttransistor und ein dem Rückkopplungs-Feldeffekttransistor entsprechender zusätzlicher Rückkopplungs-Feldeffekttransistor, etc. Vorzugsweise kann der erste Source-/Drain-Anschluss des zusätzlichen Takt-Feldeffekttransistors des zweiten Signalpfads mit dem Gate-Anschluss des Zusatz-Rückkopplungs- Feldeffekttransistors des ersten Datenpfads gekoppelt sein.
Der erste Source-/Drain-Anschluss des Takt- Feldeffekttransistors des ersten Signalpfads kann mit dem Gate-Anschluss des zusätzlichen Zusatz-Rückkopplungs- Feldeffekttransistors des zweiten Datenpfad gekoppelt sein.
Ferner kann die Ansteuereinheit derart eingerichtet sein, dass sie das Datensignal an den Gate-Anschluss des Logik- Feldeffekttransistors anlegt, bevor das Taktsignal zum Überführen des Takt-Feldeffekttransistors von einem Zustand mit elektrisch nichtleitendem Kanal-Bereich in einen Zustand mit elektrisch leitendem Kanal-Bereich geschaltet wird. Gemäß dieser Ausgestaltung wird eine besonders günstige Reihenfolge des Signalanlegens an die Transistoren der Kaskade Rückkopplungs-Feldeffekttransistor/Logik- Feldeffekttransistor/Takt-Feldeffekttransistor geschaffen, und somit eine besonders schelle Signalverarbeitung zum Generieren eines Eingangssignals für den Schalt- Teilschaltkreis bzw. den Flip-Flop-Teilschaltkreis.
Im Weiteren wird die erfindungsgemäße Schaltkreis-Anordnung, die einen erfindungsgemäßen Pulsgenerator-Schaltkreis aufweist, näher beschrieben. Ausgestaltungen des Pulsgenerator-Schaltkreises gelten auch für die einen Pulsgenerator-Schaltkreis aufweisende Schaltkreis-Anordnung.
Der Flip-Flop-Schaltkreis der Schaltkreis-Anordnung kann Speicher-Feldeffekttransistoren zum Speichern von auf dem Eingangssignal und/oder dem Komplementär-Eingangssignal basierenden Speichersignalen aufweisen. Von diesen Speicher- Feldeffekttransistoren können jeweils zwei
Feldeffekttransistoren unterschiedlichen Leitungstyps jeweils zu einem Inverter verschaltet sein, so dass der Flip-Flop- Schaltkreis im Wesentlichen aus zwei Invertern gebildet ist.
Der Flip-Flop-Schaltkreis kann Feldeffekttransistoren aufweisen, die zwischen die Speicher-Feldeffekttransistoren und dem Pulsgenerator-Schaltkreis geschaltet sind.
Insbesondere kann ein erster Schalt-Feldeffekttransistor vorgesehen sein, dessen Gate-Anschluss mit dem ersten Source- /Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das zweite elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit einem Speicherknoten der Speicher-Feldeffekttransistoren gekoppelt ist.
Darüber hinaus kann ein zweiter Schalt-Feldeffekttransistor vorgesehen sein, dessen Gate-Anschluss mit dem Gate-Anschluss des Komplementär-Bypass-Feldeffekttransistors gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das erste elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit dem zweiten Source- /Drain-Anschluss des ersten Schalt-Feldeffekttransistors gekoppelt ist.
Darüber hinaus kann ein Schutz-Feldeffekttransistor vorgesehen sein, dessen Gate-Anschluss mit dem Gate-Anschluss des ersten Schalt-Feldeffekttransistors gekoppelt ist, dessen erster Source-/Drain-Anschluss mit dem zweiten Source-/Drain- Anschluss des ersten Schalt-Feldeffekttransistors und mit einem Source-/Drain-Anschluss eines Speicher-
Feldeffekttransistors gekoppelt ist, und dessen zweiter Source-/Drain-Anschluss mit einem Source-/Drain-Anschluss eines anderen Speicher-Feldeffekttransistors gekoppelt ist.
Gemäß dieser Ausgestaltung, die in dem in Fig.5 gezeigten Ausführungsbeispiel realisiert ist, wird ein Querstrom zwischen Speicher-Feldeffekttransistoren und Schalt- Feldeffekttransistoren vermieden, wodurch die Funktionalität der Schaltkreis-Anordnung bezüglich Geschwindigkeit und dynamischer Verlustleistung verbessert ist.
Ferner kann die Schaltkreis-Anordnung einen zu dem aus den
Feldeffekttransistoren des Flip-Flop-Schaltkreises gebildeten dritten Signalpfad schaltungsgleichen vierten Signalpfad aus zusätzlichen Feldeffekttransistoren enthalten, welche zusätzlichen Feldeffekttransistoren des Flip-Flop- Schaltkreises zum Speichern eines zu dem Speichersignal komplementären Komplementär-Speichersignals verschaltet sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figur 1 eine Schaltkreis-Anordnung gemäß dem Stand der Technik,
Figur 2 eine Schaltkreis-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
Figur 3 ein Diagramm, das den Betrieb der Schaltkreis- Anordnung aus Figur 2 veranschaulicht,
Figur 4 eine Schaltkreis-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung, und
Figur 5 eine Schaltkreis-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung.
Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich . Im Weiteren wird bezugnehmend auf Fig.2 eine Schaltkreis- Anordnung 200 gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
Die Schaltkreis-Anordnung 200 ist aus einem Pulsgenerator- Teilschaltkreis 201, einem Flip-Flop-Teilschaltkreis 202 und einem Schalt-Teilschaltkreis 203 gebildet. Der Flip-Flop- Teilschaltkreis 202 und der Schalt-Teilschaltkreis 203 können auch gemeinsam als Flip-Flop-Schaltkreis bezeichnet werden.
Zunächst wird die Verschaltung der Komponenten in dem Pulsgenerator-Teilschaltkreis 201 beschrieben.
An einem Taktsignaleingang 204 ist ein Taktsignal CLK bereitgestellt. Der Taktsignaleingang 204 ist mit dem Gate- Anschluss eines ersten n-MOS-Takt-Feldeffekttransistors 205 und eines zweiten n-MOS-Takt-Feldeffekttransistors 206 gekoppelt. Ein erster Source-/Drain-Anschluss eines ersten n- MOS-Rückkopplungs-Feldeffekttransistors 209 ist auf dem elektrischen Massepotential 217. Ein zweiter Source-/Drain- Anschluss des ersten n-MOS-Rückkopplungs- Feldeffekttransistors 209 ist mit einem ersten Source-/Drain- Anschluss eines ersten n-MOS-Logik-Feldeffekttransistors 207 gekoppelt, an dessen Gate-Anschluss ein Datensignal D anlegbar ist. Ein zweiter Source-/Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 207 ist mit einem ersten Source-/Drain-Anschluss des ersten n-MOS-Takt- Feldeffekttransistors 205 gekoppelt, dessen zweiter Source- /Drain-Anschluss mit einem ersten Source-/Drain-Anschluss eines ersten p-MOS-Takt-Feldeffekttransistors 213 und mit einem ersten Source-/Drain-Anschluss eines ersten p-MOS- Rückkoppel-Feldeffekttransistors 215 gekoppelt ist. Der zweite Source-/Drain-Anschluss des ersten p-MOS-Takt- Feldeffekttransistors 213 und der zweite Source-/Drain-
Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 215 sind auf das Versorgungspotential VDD 218 gebracht. Der Gate-Anschluss des ersten p-MOS-Takt-Feldeffekttransistors
213 ist mit dem Taktsignaleingang 204 gekoppelt. Der Gate- Anschluss des ersten p-MOS-Rückkoppel-Feldeffekttransistors 215 ist mit dem Gate-Anschluss des ersten n-MOS- Rückkopplungs-Feldeffekttransistors 209 gekoppelt.
Ferner ist ein erster Source-/Drain-Anschluss eines zweiten n-MOS-Rückkopplungs-Feldeffekttransistors 210 auf das elektrische Massepotential 217 gebracht. Ein zweiter Source- /Drain-Anschluss des zweiten n-MOS-Rückkopplungs- Feldeffekttransistors 210 ist mit einem ersten Source-/Drain- Anschluss eines zweiten n-MOS-Logik-Feldeffekttransistors 208 gekoppelt, an dessen Gate-Anschluss ein zu dem Datensignal D komplementäres Datensignal /D anlegbar ist. Ein zweiter Source-/Drain-Anschluss des zweiten n-MOS-Logik- Feldeffekttransistors 208 ist mit einem ersten Source-/Drain- Anschluss des zweiten n-MOS-Takt-Feldeffekttransistors 206 gekoppelt, dessen zweiter Source-/Drain-Anschluss mit einem ersten Source-/Drain-Anschluss eines zweiten p-MOS-Takt- Feldeffekttransistors 214 und mit einem ersten Source-/Drain- Anschluss eines zweiten p-MOS-Rückkoppel- Feldeffekttransistors 216 gekoppelt ist. Ein zweiter Source- /Drain-Anschluss des zweiten p-MOS-Takt-Feldeffekttransistors
214 und ein zweiter Source-/Drain-Anschluss des zweiten p- MOS-Rückkoppel-Feldeffekttransistors 216 ist jeweils auf das elektrische Versorgungspotential 218 gebracht. Der Gate- Anschluss des zweiten p-MOS-Takt-Feldeffekttransistors 214 ist mit dem Taktsignaleingang 204 gekoppelt. Ferner ist der Gate-Anschluss des zweiten p-MOS-Rückkoppel- Feldeffekttransistors 216 mit dem Gate-Anschluss des zweiten n-MOS-Rückkopplungs-Feldeffekttransistors 210 gekoppelt.
Der zweite Source-/Drain-Anschluss des ersten n-MOS-Logik- Feldeffekttransistors 207 ist mit einem ersten Source-/Drain- Anschluss eines ersten n-MOS-Bypass-Feldeffekttransistors 211 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht ist. Der erste Source-/Drain-Anschluss des zweiten n-MOS-Takt- Feldeffekttransistors 206 ist mit einem ersten Source-/Drain- Anschluss eines zweiten n-MOS-Bypass-Feldeffekttransistors 212 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht ist.
Im Weiteren wird die Verschaltung der Komponenten des Schalt- Teilschaltkreises 203 beschrieben.
Ein erster Source-/Drain-Anschluss eines ersten p-MOS-Schalt- Feldeffekttransistors 219 ist auf das elektrische Versorgungspotential 218 gebracht. Ein zweiter Source-/Drain- Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 219 ist mit einem ersten Source-/Drain-Anschluss eines ersten n- MOS-Schalt-Feldeffekttransistors 220 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht ist. Ferner ist der Gate- Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 219 mit dem Gate-Anschluss eines dritten p-MOS-Schalt- Feldeffekttransistors 223 gekoppelt, dessen erster Source-
/Drain-Anschluss auf das elektrische Versorgungspotential 218 gebracht ist. Ein zweiter Source-/Drain-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 223 ist mit einem ersten Source-/Drain-Anschluss eines dritten n-MOS-Schalt- Feldeffekttransistors 224 gekoppelt, dessen zweiter Source- /Drain-Anschluss auf das elektrische Massepotential 217 gebracht ist. Ferner ist der Gate-Anschluss des dritten n- MOS-Schalt-Feldeffekttransistors 224 mit dem Gate-Anschluss des ersten p-MOS-Schalt-Feldeffekttransistors 219 gekoppelt.
Ein erster Source-/Drain-Anschluss eines zweiten p-MOS- Schalt-Feldeffekttransistors 221 ist auf das
Versorgungspotential 218 gebracht. Ein zweiter Source-/Drain- Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 221 ist mit einem ersten Source-/Drain-Anschluss eines zweiten n- MOS-Schalt-Feldeffekttransistors 222 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht ist. Ferner ist der Gate- Anschluss des zweiten p-MOS-Schalt-Feldeffekttransistors 221 mit dem Gate-Anschluss eines vierten p-MOS-Schalt- Feldeffekttransistors 225 und mit dem Gate-Anschluss eines vierten n-MOS-Schalt-Feldeffekttransistors 227 gekoppelt. Der Gate-Anschluss des zweiten n-MOS-Schalt-Feldeffekttransistors 222 ist mit dem zweiten Source-/Drain-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 223 gekoppelt. Ein erster Source-/Drain-Anschluss des vierten p-MOS-Schalt- Feldeffekttransistors 225 ist auf das Versorgungspotential
218 gebracht, wohingegen ein zweiter Source-/Drain-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 mit einem ersten Source-/Drain-Anschluss des vierten n-MOS-Schalt- Feldeffekttransistors 226 gekoppelt ist, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 217 gebracht ist. Ferner ist der zweite Source-/Drain- Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 mit dem Gate-Anschluss des ersten n-MOS-Schalt- Feldeffekttransistors 220 gekoppelt.
Im Weiteren wird die Verschaltung der Komponenten des Flip- Flop-Teilschaltkreises 202 beschrieben.
Ein erster Source-/Drain-Anschluss eines ersten p-MOS-Flip- Flop-Feldeffekttransistors 227 ist auf das
Versorgungspotential 218 gebracht. Ferner ist ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop- Feldeffekttransistors 227 mit einem ersten Source-/Drain- Anschluss eines ersten n-MOS-Flip-Flop-Feldeffekttransistors 228 gekoppelt, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential gebracht ist. Ein erster Source- /Drain-Anschluss eines zweiten p-MOS-Flip-Flop- Feldeffekttransistors 229 ist auf das elektrische Versorgungspotential 218 gebracht, wohingegen ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Flip-Flop- Feldeffekttransistors 229 mit einem ersten Source-/Drain- Anschluss eines zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 gekoppelt ist, dessen zweiter Source-/Drain-Anschluss auf das elektrische Massepotential 230 gebracht ist. Der Gate- Anschluss des ersten p-MOS-Flip-Flop-Feldeffekttransistors 227 und der Gate-Anschluss des ersten n-MOS-Flip-Flop- Feldeffekttransistors 228 sind miteinander gekoppelt und bilden einen Invers-Speicherknoten /Q des Flip-Flop- Teilschaltkreises 202. Ferner sind der Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 und der Gate-Anschluss des zweiten n-MOS-Flip-Flop- Feldeffekttransistors 230 miteinander gekoppelt und bilden einen Speicherknoten Q des Flip-Flop-Teilschaltkreises 202. Der Gate-Anschluss des ersten p-MOS-Flip-Flop- Feldeffekttransistors 227 ist mit dem ersten Source-/Drain- Anschluss des zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 gekoppelt. Ferner ist der Gate-Anschluss des zweiten p- MOS-Flip-Flop-Feldeffekttransistors 229 mit dem zweiten Source-/Drain-Anschluss des ersten p-MOS-Flip-Flop- Feldeffekttransistors 227 gekoppelt.
Im Weiteren wird die Verschaltung der Teilschaltkreise 201, 202, 203 miteinander beschrieben.
Der Gate-Anschluss des zweiten p-MOS-Rückkoppel- Feldeffekttransistors 216 ist mit dem Gate-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 223 gekoppelt. Der Gate-Anschluss des ersten p-MOS-Rückkoppel- Feldeffekttransistors 215 ist mit dem Gate-Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 gekoppelt.
Der zweite Source-/Drain-Anschluss des ersten p-MOS-Schalt- Feldeffekttransistors 219 ist mit dem Gate-Anschluss des zweiten p-MOS-Flip-Flop-Feldeffekttransistors 229 gekoppelt. Ferner ist der zweite Source-/Drain-Anschluss des zweiten p- MOS-Flip-Flop-Feldeffekttransistors 229 mit dem zweiten Source-/Drain-Anschluss des zweiten p-MOS-Schalt- Feldeffekttransistors 221 gekoppelt. Im Folgenden wird die Funktionalität der Schaltkreis- Anordnung 200 beschrieben.
Die Schaltkreis-Anordnung 200 unterscheidet sich von der Schaltkreis-Anordnung 100 gemäß dem Stand der Technik in erster Linie hinsichtlich der im Weiteren beschriebenen Modifikationen. Der Takttransistor 105 aus Fig.l, der mit den ersten und zweiten n-MOS-Logik-Feldeffekttransistoren 106, 107 (auch Dateneingangs-Transistoren genannt) eine Differenzstufe bildet, ist in Fig.2 durch zwei Takt- Feldeffekttransistoren 205, 206 ersetzt. An den Drain- Kontakten der ersten und zweiten n-MOS-Takt- Feldeffekttransistoren 205, 206 liegen die jeweiligen Ausgangssignale /S bzw. /R der Pulsgenerator-Eingangsstufe 201 an, welche Eingangssignale des Flip-Flop-Schaltkreises 202, 203 bilden. Die Source-Kontakte der Takt- Feldeffekttransistoren 205, 206 sind mit den Drain-Kontakten der ersten und zweiten n-MOS-Logik-Feldeffekttransistoren 207, 208 (auch als Dateneingangs-Transistoren bezeichnet) gekoppelt.
In einer Vorladephase sind die ersten und zweiten n-MOS-Takt- Feldeffekttransistoren 205, 206 geschlossen. Die internen Signale /S und /R werden mittels des auf einem niedrigen Level befindlichen Taktsignals CLK="0" auf das elektrische Versorgungspotential VDD aufgeladen. Die beiden n-MOS- Transistoren 209, 210, die gemeinsam mit den ersten und zweiten p-MOS-Rückkoppel-Feldeffekttransistoren 215, 216 eine verstärkende Rückkopplung bilden, sind eingeschaltet. Da entweder der erste n-MOS-Logik-Feldeffekttransistor 207 oder der zweite n-MOS-Logik-Feldeffekttransistor 208 leitet (je nachdem ob das Datensignal D="l" oder D="0" ist), wird dieser Zustand auf der ansteigenden Taktflanke übernommen und bei einem Datensignal mit einem logischen Wert D="l" (bzw. D="0") ein "l"-zu-"0" Übergang auf /S (bzw. auf /R) generiert. Ein wichtiger Vorteil der erfindungsgemäßen Anordnung besteht darin, dass die parasitären Kapazitäten des Pull-Down-Pfades aus Transistoren 207/209 (bzw. aus Transistoren 208/210) bereits entladen sind und der "l"-zu-"0" Puls auf /S und /R schneller erzeugt wird. Es sind lediglich die Gate-Anschlüsse der Inverter, gebildet aus den Transistorpaaren 223, 224 bzw. 225, 226 und die Gate-Anschlüsse der Schalt-Transistoren 219, 221 als Lasten vorhanden. Dies führt zu einer beschleunigten Signalverarbeitung .
In der Schaltkreis-Anordnung 100 gemäß dem Stand der Technik sind die Ladungen auf den internen Knoten, das heißt den Parasitär-Kapazitäten der Pull-Down-Pfade, bei Beginn der Evaluation noch vorhanden. Ferner befinden sich die Drain- Potentiale der Dateneingangs-Transistoren 106, 107 der
Schaltkreis-Anordnung und des Takt-Transistors 105 auf einem Potential VDD-VT (wobei Vτ die Schwellenspannung des Transistors ist, und VDD die VersorgungsSpannung) , so dass an den Transistoren 109, 110 nur die niedrige Drain-Source- Spannung Vo anliegt und an Transistoren 106, 107 ein
Potential von OVolt. Der Takt-Transistor 105 besitzt die Drain-Source-Spannung VDD-VT. Folglich ist auch der Schaltstrom durch den jeweiligen Pull-Down-Pfad geringer.
Im Weiteren werden bezugnehmend auf Fig.3 die unterschiedlichen Schaltströme bei der Schaltkreis-Anordnung 100 gemäß dem Stand der Technik und bei der erfindungsgemäßen Schaltkreis-Anordnung 200 beschrieben.
In dem Diagramm 300 aus Fig.3 ist entlang einer Abszisse 301 die Drain-Source-Spannung VDS aufgetragen, entlang einer Ordinate 302 der Drain-Source-Strom IDS . In dem Diagram 300 ist eine erste Kurve 303 gezeigt, welche Kennlinien der erfindungsgemäßen Schaltkreis-Anordnung wiederspiegelt. Eine zweite Kurve 304 zeigt die Strom-Spannungs-Charakteristik für die aus dem Stand der Technik bekannte Schaltkreis-Anordnung 100 aus Fig.l. Fig.3 zeigt somit unterschiedliche Betriebszustände und Trajektorien im Ausgangskennlinienfeld der Takttransistoren 205, 206 aus Fig.2 bzw. des Takttransistors 105 aus Fig.l während der ansteigenden Taktflanke von CLK bei niedrigem
Gate-Overdrive VDD-VT0. Aus den ersten und zweiten Kurven 303, 304 ist deutlich der höhere Schallstrom IDsι der erfindungsgemäßen Schaltkreis-Anordnung 200 aufgrund der höheren Drain-Source-Spannung im Ausgangszustand VCLK=0 Volt zu erkennen.
Bei der Schaltkreis-Anordnung 200 sind die bei der Schaltkreis-Anordnung 100 auftretenden Ladungen auf den Parasitär-Kapazitäten sowie die gemäß Fig.l ungünstigen Betriebszustände der Transistoren vermieden, wodurch erfindungsgemäß verkürzte Propagationszeiten erreicht sind.
Ein anderer Unterscheid der Schaltkreis-Anordnung 200 verglichen mit Schaltkreis-Anordnung 100 besteht darin, dass der minimal dimensionierte Transistor 108 aus Fig.l in Fig.2 eliminiert ist. Der statische Betreib der Schaltung wird stattdessen durch zwei aktiv betriebene n-MOS-Transistoren 211, 212 gewährleistet, die bezogen auf die Eingangstransistoren 207, 208 einen Bypass bilden und ähnlich wie Transistor 108 gemäß Fig.l minimal dimensioniert sind.
Zu Beginn der Evaluierungsphase ist CLK auf einem logischen Wert "0" und /S=/R=VDD. Da die Gate-Anschlüsse der Bypass- Transistoren 211, 212 mit den zueinander inversen Signalen S bzw. R angesteuert werden, sind die Bypass-Transistoren 211, 212 während der ansteigenden Taktflanke geschlossen und werden erst nach einer Zeit
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bzw.
Figure imgf000026_0001
geöffnet . Falls das Datensignal D auf einem logischen Wert "1" ist, wird nach der Zeit tx der Bypass mittels des Bypass- Transistors 211 geöffnet und die Pulsgenerator-Eingangsstufe 201 verriegelt. Mögliche Potentialschwankungen auf den Datenknoten D und /D haben praktisch keinerlei Auswirkungen auf die Signale in dem Flip-Flop-Schaltkreis 102, nämlich Q und /Q, da über die Bypass-Transistoren 211, 212 eine leitende Verbindung von /S bzw. /R zum elektrischen Massepotential 217 gegeben ist. Somit sind die Rückkopplungen aus den beiden Pull-Down-Pfaden und den p-MOS-Transistoren 215, 216 für die Dauer der Taktphase CLK="1" aktiviert, und ein statischer Betrieb ist gegeben.
Im Weiteren wird bezugnehmend auf Fig.4 eine Schaltkreis- Anordnung 400 gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
Der wesentliche Unterschied zwischen der in Fig.4 gezeigten Schaltkreis-Anordnung 400 und der in Fig.2 gezeigten Schaltkreis-Anordnung 200 ist in der Verschaltung der ersten und zweiten n-MOS-Bypass-Feldeffekttransistoren 211, 212 zu sehen. Bei der Schaltkreis-Anordnung 400 ist wie bei der Schaltkreis-Anordnung 200 der Gate-Anschluss des ersten n- MOS-Bypass-Feldeffekttransistor 211 mit dem zweiten Source- /Drain-Anschluss des dritten p-MOS-Schalt- Feldeffekttransistors 223 gekoppelt. Ferner ist in Fig.4 wie in Fig.2 der erste Source-/Drain-Anschluss des ersten n-MOS- Bypass-Feldeffektransistors 211 mit einem zweiten Source- /Drain-Anschluss des ersten n-MOS-Logik-Feldeffekttransistors 207 gekoppelt. Abweichend von Fig.2 ist in Fig.4 jedoch der zweite Source-/Drain-Anschluss ersten n-MOS-Bypass- Feldeffekttransistors 211 mit dem zweiten Source-/Drain- Anschluss des ersten n-MOS-Rückkopplungs- Feldeffekttransistors 209 gekoppelt. Darüber hinaus ist in Fig.4 die Verschaltung des zweiten n-MOS-Bypass- Feldeffekttransistors 212 gegenüber Fig.2 modifiziert. Zwar ist wie in Fig .2 der Gate-Anschluss des zweiten n-MOS-Bypass- Feldeffekttransistors 212 mit dem zweiten Source-/Drain- Anschluss des vierten p-MOS-Schalt-Feldeffekttransistors 225 gekoppelt, und ist der erste Source-/Drain-Anschluss des zweiten n-MOS-Bypass-Feldeffekttransistors 212 mit dem zweiten Source-/Drain-Anschluss des zweiten n-MOS-Logik- Feldeffekttransistors 208 gekoppelt. Abweichend von Fig.2 ist jedoch in Fig.4 der zweite Source-/Drain-Anschluss des zweiten n-MOS-Bypass-Feldeffekttransistors 212 mit dem zweiten Source-/Drain-Anschluss des zweiten n-MOS- Rückkopplungs-Feldeffekttransistors 210 gekoppelt.
Somit sind in Fig.4 beide Source-/Drain-Anschlüsse der Bypass-Feldeffekttransistoren 211, 212 von einer Kopplung mit einem Referenzpotential frei. Anders ausgedrückt sind die Source-Anschlüsse der Bypass-Transistoren 211, 212 nicht auf das elektrische Massepotential 217 gebracht, sondern mit den Drain-Kontakten der Transistoren 209, 210 gekoppelt. Die Funktionalität der Schaltkreis-Anordnung 400 entspricht somit im Wesentlichen jener aus Fig.2, wobei in dem ausgeschalteten Zweig jedoch der Stack-Effekt wirkt, wodurch sich der Leckstrom in diesem Pfad verringert. Daher stellt die Schaltkreis-Anordnung 400 eine besonders energiesparende Realisierung der erfindungsgemäßen Schaltkreis-Anordnung dar.
Im Weiteren wird bezugnehmend auf Fig.5 eine Schaltkreis- Anordnung 500 gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben.
Bei der in Fig.5 gezeigten Schaltkreis-Anordnung 500 sind der Pulsgenerator-Teilschaltkreis 201 und der Schalt- Teilschaltkreis 202 wie in Fig.2 vorgesehen. Allerdings ist an dem Flip-Flop-Teilschaltkreis 501 gemäß Fig.5 gegenüber Fig.2 eine Modifikation vorgenommen. Im Unterschied zu der Schaltkreis-Anordnung 200 weist der Flip-Flop-Teilschaltkreis 501 aus Fig.5 einen ersten n-MOS-Schutz-Feldeffekttransistor 502 und einen zweiten n-MOS-Schutz-Feldeffekttransistor 503 auf. Ein erster Source-/Drain-Anschluss des ersten n-MOS- Schutz-Feldeffekttransistors 502 ist mit dem zweiten Source- /Drain-Anschluss des ersten p-MOS-Flip-Flop- Feldeffekttransistors 227 gekoppelt. Der zweite Source- /Drain-Anschluss des ersten n-MOS-Schutz- Feldeffekttransistors 502 ist mit dem ersten Source-/Drain- Anschluss des ersten n-MOS-Flip-Flop-Feldeffekttransistors 228 gekoppelt. Der Gate-Anschluss des ersten n-MOS-Schutz- Feldeffekttransistors 502 ist mit dem Gate-Anschluss des dritten n-MOS-Schalt-Feldeffekttransistors 224 gekoppelt.
Ferner ist ein erster Source-/Drain-Anschluss des zweiten n- MOS-Schutz-Feldeffekttransistors 503 mit dem zweiten Source- /Drain-Anschluss des zweiten p-MOS-Flip-Flop- Feldeffekttransistors 229 gekoppelt, ein zweiter Source- /Drain-Anschluss des zweiten n-MOS-Schutz-
Feldeffekttransistors 503 ist mit dem ersten Source-/Drain- Anschluss des zweiten n-MOS-Flip-Flop-Feldeffekttransistors 230 gekoppelt. Der Gate-Anschluss des zweiten n-MOS-Schutz- Feldeffekttransistors 503 ist mit dem Gate-Anschluss des dritten p-MOS-Schalt-Feldeffekttransistors 225 gekoppelt.
Aufgrund der in Fig.5 gezeigten Modifikation der Ausgangsstufe bzw. des Flip-Flop-Teilschaltkreises 501, können temporäre Querstrompfade über die Transistorpaare 219/228 bzw. 221/230 mittels Hinzufügens der Transistoren 502, 503 beseitigt oder zumindest verringert werden.
Wird der interne Knoten während der Evaluation auf der ansteigenden Taktflanke auf /R=VSS gesetzt dann kann bei der Schaltkreis-Anordnung 200 Transistor 221 leitend werden.
Solange der Knoten R jedoch noch nicht entladen ist, ist auch Transistor 230 leitend und es kann ein Querstrom fließen. Mittels Hinzufügens des Schutz-Feldeffekttransistors 503 kann dieser Strom nicht mehr fließen. Gleiches gilt für den Transistorpfad 219/228/502. Die Transistoren 502, 503 werden möglichst klein dimensioniert. Die Schaltkreis-Anordnung 500 ist aufgrund der vorgenommenen Maßnahme mit der verbesserten Ausgangsstufe gegenüber den aus dem Stand der Technik bekannten Schaltkreis-Anordnungen bezüglich Geschwindigkeit und dynamischer Verlustleistung verbessert. Insbesondere sind in der Ausgangsstufe keine Serienschaltungen aus p-MOS- Transistoren mehr vorhanden. Dies erhöht die Robustheit der Anordnung gegenüber Parameterschwankungen und dem Einfluss von Störsignalen.
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Bezugszeichenliste
100 Schaltkreis-Anordnung 101 Pulsgenerator-Teilschaltkreis 102 Flip-Flop-Teilschaltkreis 103 Schalt-Teilschaltkreis 104 Taktsignaleingang 105 n-MOS-Takt -Feldeffekttransistor 106 erster n-MOS-Logik-Feldeffekttransistor 107 zweiter n-MOS-Logik-Feldeffekttransistor 108 n-MOS-Bypass-Feldeffekttransistor 109 erster n-MOS-Signaltransfer-Feldeffekttransistor 110 zweiter n-MOS-Signaltransfer-Feldeffekttransistor 111 erster p-MOS-Takt-Feldeffekttransistor 112 erster p-MOS-Rückkoppel-Feldeffekttransistor 113- zweiter p-M S-Takt-Feldeffekttransistσr 114 zweiter p-MOS-Rückkoppel-Feldeffekttransistor 115 Massepotential 116 Versorgungspotential 117 erster p-MOS-Schalt-Feldeffekttransistor 118 erster n-MOS-Schalt-Feldeffekttransistor 119 zweiter p-MOS-Schalt-Feldeffekttransistor 120 zweiter n-MOS-Schalt-Feldeffekttransistor 121 dritter p-MOS-Schalt-Feldeffekttransistor 122 dritter n-MOS-Schalt-Feldeffekttransistor 123 vierter p-MOS-Schalt-Feldeffekttransistor 124 vierter n-MOS-Schalt-Feldeffekttransistor 125 erster p-MOS-Flip-Flop-Feldeffekttransistor 126 erster n-MOS-Flip-Flop-Feldeffekttransistor 127 zweiter p-MOS-Flip-Flop-Feldeffekttransistor 128 zweiter n-MOS-Flip-Flop-Feldeffekttransistor 200 Schaltkreis-Anordnung 201 Pulsgenerator-TeilSchaltkreis 202 Flip-Flop-Teilschaltkreis 203 Schalt-Teilschaltkreis 204 Taktsignaleingang
205 erster n-MOS-Takt-Feldeffekttransistor
206 zweiter n-MOS-Takt-Feldeffekttransistor
207 erster n-MOS-Logik-Feldeffekttransistor
208 zweiter n-MOS-Logik-Feldeffekttransistor
209 erster n-MOS-Rückkopplungs-Feldeffekttransistor
210 zweiter n-MOS-Rückkopplungs-Feldeffekttransistor
211 erster n-MOS-Bypass-Feldeffekttransistor
212 zweiter n-MOS-Bypass-Feldeffekttransistor
213 erster p-MOS-Takt-Feldeffekttransistor
214 zweiter p-MOS-Takt-Feldeffekttransistor
215 erster p-MOS-Rückkoppel-Feldeffekttransistor
216 zweiter p-MOS-Rückkoppel-Feldeffekttransistor
217 Massepotential
218 Versorgungspotential
219- rs-ter p-MOS-Schalt-Feldeffekttransistor
220 erster n-MOS-Schalt-Feldeffekttransistor
221 zweiter p-MOS-Schalt-Feldeffekttransistor
222 zweiter n-MOS-Schalt-Feldeffekttransistor
223 dritter p-MOS-Schalt-Feldeffekttransistor
224 dritter n-MOS-Schalt-Feldeffekttransistor
225 vierter p-MOS-Schalt-Feldeffekttransistor
226 vierter n-MOS-Schalt-Feldeffekttransistor
227 erster p-MOS-Flip-Flop-Feldeffekttransistor
228 erster n-MOS-Flip-Flop-Feldeffekttransistor
229 zweiter p-MOS-Flip-Flop-Feldeffekttransistor
230 zweiter n-MOS-Flip-Flop-Feldeffekttransistor
300 Diagramm
301 Abszisse
302 Ordinate
303 erste Kurve 304 zweite Kurve
400 Schaltkreis-Anordnung
401 Pulsgenerator-TeilSchaltkreis 500 Schaltkreis-Anordnung 501 Flip-Flop-Teilschaltkreis
502 erster n-MOS-Schutz-Feldeffekttransistor
503 zweiter n-MOS-Schutz-Feldeffekttransistor

Claims

Patentansprüche:
1. Pulsgenerator-Schaltkreis zum Erzeugen eines Eingangssignals für einen Flip-Flop-Schaltkreis aus einem Taktsignal und aus einem Datensignal,
• mit einem Takt-Feldeffekttransistor, an dessen Gate- Anschluss das Taktsignal anlegbar ist, und an dessen ersten Source-/Drain-Anschluss das Eingangssignal für einen Flip-Flop-Schaltkreis bereitstellbar ist; • mit einem Logik-Feldeffekttransistor, an dessen Gate- Anschluss das Datensignal anlegbar ist, und dessen erster Source-/Drain-Anschluss mit dem zweiten Source- /Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt ist; • mit einem Rückkopplungs-Feldeffekttransistor, an dessen Gate-Anschluss ein auf dem Taktsignal basierendes Rückkopplungssignal anlegbar ist, dessen erster Source- /Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des Logik-Feldeffekttransistors gekoppelt ist, und an dessen zweiten Source-/Drain-Anschluss ein erstes elektrisches Referenzpotential anlegbar ist;
• mit einer Ansteuereinheit zum Ansteuern des Takt- Feldeffekttransistors, des Logik-Feldeffekttransistors und des Rückkopplungs-Feldeffekttransistors derart, dass zum Erzeugen des Eingangssignals der Takt- Feldeffekttransistor zeitlich nach dem Logik- Feldeffekttransistor und dem Rückkopplungs- Feldeffekttransistor zum Generieren des Flip-Flop- Signals angesteuert wird.
2. Pulsgenerator-Schaltkreis nach Anspruch 1, mit einem Zusatz-Takt-Feldeffekttransistor, an dessen Gate- Anschluss das Taktsignal anlegbar ist, an dessen ersten Source-/Drain-Anschluss ein zweites elektrisches Referenzpotential anlegbar ist, und dessen zweiter Source- /Drain-Anschluss mit dem ersten Source-/Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt ist.
3. Pulsgenerator-Schaltkreis nach Anspruch 2, mit einem Zusatz-Rückkopplungs-Feldeffekttransistor, dessen Gate-Anschluss mit dem Gate-Anschluss des Rückkopplungs- Feldeffekttransistors gekoppelt ist, an dessen ersten Source- /Drain-Anschluss das zweite elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit dem ersten Source-/Drain-Anschluss des Takt- Feldeffekttransistors gekoppelt ist.
4. Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 3 , mit einem Bypass-Feldeffekttransistor, dessen Gate-Anschluss mit dem Flip-Flop-Schaltkreis gekoppelt ist, an dessen ersten Source-/Drain-Anschluss das erste elektrische
Referenzpotential anlegbar ist, und dessen zweiter Source- /Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des Takt-Feldeffekttransistors gekoppelt ist.
5. Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 3, mit einem Bypass-Feldeffekttransistor, dessen Gate-Anschluss mit dem Flip-Flop-Schaltkreis gekoppelt ist, dessen erster Source-/Drain-Anschluss mit dem ersten Source-/Drain- Anschluss des Rückkopplungs-Feldeffekttransistors gekoppelt ist, und dessen zweiter Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des Takt- Feldeffekttransistors gekoppelt ist.
6. Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 5, bei dem das erste elektrische Referenzpotential ein elektrisches Massepotential und/oder bei dem das zweite elektrische Referenzpotential ein elektrisches Versorgungspotential ist.
7. Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 6 , bei dem der Takt-Feldeffekttransistor, der Logik- Feldeffekttransistor und der Rückkopplungs- Feldeffekttransistor Feldeffekttransistoren des n- Leitungstyps sind.
8. Pulsgenerator-Schaltkreis nach einem der Ansprüche 3 bis 7, bei dem der Zusatz-Takt-Feldeffekttransistor und der Zusatz- Rückkopplungs-Feldeffekttransistor Feldeffekttransistoren des p-Leitungstyps sind.
9. Pulsgenerator-Schaltkreis nach einem der Ansprüche 4 bis 8 , bei dem der Bypass-Feldeffekttransistor ein Feldeffekttransistor des n-Leitungstyps ist.
10. Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 9, mit einem zu dem aus den Feldeffekttransistoren gebildeten ersten Signalpfad schaltungsgleichen zweiten Signalpfad aus zusätzlichen Feldeffekttransistoren, welche zusätzlichen Feldeffekttransistoren zum Generieren eines zu dem Eingangssignal für den Flip-Flop-Schaltkreis komplementären Komplementär-Eingangssignals aus dem Taktsignal und aus einem zu dem Datensignal komplementären Komplementär-Datensignal verschaltet sind.
11. Pulsgenerator-Schaltkreis nach Anspruch 10, bei dem der erste Source-/Drain-Anschluss des zusätzlichen Takt-Feldeffekttransistors des zweiten Signalpfads mit dem Gate-Anschluss des Zusatz-Rückkopplungs-Feldeffekttransistors des ersten Datenpfads gekoppelt ist .
12. Pulsgenerator-Schaltkreis nach Anspruch 10 oder 11, bei dem der erste Source-/Drain-Anschluss des Takt- Feldeffekttransistors des ersten Signalpfads mit dem Gate- Anschluss des zusätzlichen Zusatz-Rückkopplungs- Feldeffekttransistors des zweiten Datenpfads gekoppelt ist.
13. Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 12, bei dem die AnSteuereinheit derart eingerichtet ist, dass sie das Datensignal an den Gate-Anschluss des Logik- Feldeffekttransistors anlegt, zeitlich bevor das Taktsignal zum Überführen des Takt-Feldeffekttransistors von einem Zustand mit nichtleitendem Kanal-Bereich in einen Zustand mit leitendem Kanal-Bereich geschaltet wird.
14. Schaltkreis-Anordnung
• mit einem Pulsgenerator-Schaltkreis nach einem der Ansprüche 1 bis 13;
• mit einem Flip-Flop-Schaltkreis, der mit dem Pulsgenerator-Schaltkreis derart verschaltet ist, dass das von dem Pulsgenerator-Schaltkreis generierbare Eingangssignal in den Flip-Flop-Schaltkreis einkoppelbar ist.
15. Schaltkreis-Anordnung nach Anspruch 14, bei welcher der Flip-Flop-Schaltkreis Speicher- Feldeffekttransistoren zum Speichern eines auf dem Eingangssignal und/oder dem Komplementär-Eingangssignal basierenden Speichersignals aufweist.
16. Schaltkreis-Anordnung nach Anspruch 15, bei welcher der Flip-Flop-Schaltkreis Schalt- Feldeffekttransistoren aufweist, die zwischen den Speicher-
Feldeffekttransistoren und dem Pulsgenerator-Schaltkreis geschaltet sind.
17. Schaltkreis-Anordnung nach Anspruch 16, mit einem ersten Schalt-Feldeffekttransistor, dessen Gate- Anschluss mit dem ersten Source-/Drain-Anschluss des Takt- Feldeffekttransistors gekoppelt ist, an dessen ersten Source- /Drain-Anschluss das zweite elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit einem Speicherknoten der Speicher-Feldeffekttransistoren gekoppelt ist.
18. Schaltkreis-Anordnung nach Anspruch 17, mit einem zweiten Schalt-Feldeffekttransistor, dessen Gate- Anschluss mit dem Gate-Anschluss des Komplementär-Bypass- Feldeffekttransistors gekoppelt ist, an dessen ersten Source- /Drain-Anschluss das erste elektrische Referenzpotential anlegbar ist, und dessen zweiter Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des ersten Schalt- Feldeffekttransistors gekoppelt ist.
19. Schaltkreis-Anordnung nach Anspruch 18, mit einem Schutz-Feldeffekttransistor, dessen Gate-Anschluss mit dem Gate-Anschluss des ersten Schalt- Feldeffekttransistors gekoppelt ist, dessen erster Source- /Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des ersten Schalt-Feldeffekttransistors und mit einem Source-
/Drain-Anschluss eines Speicher-Feldeffekttransistors gekoppelt ist, und dessen zweiter Source-/Drain-Anschluss mit einem Source-/Drain-Anschluss eines anderen Speicher- Feldeffekttransistors gekoppelt ist.
20. Schaltkreis-Anordnung nach einem der Ansprüche 14 bis 19, mit einem zu dem aus den Feldeffekttransistoren des Flip- Flop-Schaltkreises gebildeten dritten Signalpfad schaltungsgleichen vierten Signalpfad aus zusätzlichen Feldeffekttransistoren, welche zusätzlichen
Feldeffekttransistoren des Flip-Flop-Schaltkreises zum Speichern eines zu dem Speichersignal komplementären Komplementär-Speichersignals verschaltet sind.
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