DE4412899A1 - Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat - Google Patents

Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat

Info

Publication number
DE4412899A1
DE4412899A1 DE4412899A DE4412899A DE4412899A1 DE 4412899 A1 DE4412899 A1 DE 4412899A1 DE 4412899 A DE4412899 A DE 4412899A DE 4412899 A DE4412899 A DE 4412899A DE 4412899 A1 DE4412899 A1 DE 4412899A1
Authority
DE
Germany
Prior art keywords
channel fet
channel
fet
gate
intermediate node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4412899A
Other languages
English (en)
Other versions
DE4412899C2 (de
Inventor
Stephen L Casper
Kevin G Duesman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Semiconductor Inc filed Critical Micron Semiconductor Inc
Publication of DE4412899A1 publication Critical patent/DE4412899A1/de
Application granted granted Critical
Publication of DE4412899C2 publication Critical patent/DE4412899C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

Die Erfindung betrifft den Entwurf integrierter Schaltungen, insbe­ sondere betrifft die Erfindung Ausgangsschaltungen (auch als Puffer­ schaltungen bezeichnet), wie sie bei CMOS-Anwendungen eingesetzt werden.
Fig. 1 veranschaulicht eine herkömmliche Ausgangstreiberschaltung. Unter der Annahme, daß die Gatespannungen beider Transistoren Q1 und Q2 auf Massepotential liegen und der Ausgangsknoten O niedriges Potential hat, können Refletionen an einer fehlangepaßten Schnittstelle dazu führen, daß der Ausgangsknoten O unter das Massepotential abfällt, beispielsweise auf -1,0 Volt. Unter diesen Umständen wird das Gate des Transistors Q1 bezüglich der Source positiv. Folglich beginnt der Kanal des Transistors Q1 zu leiten, und die Sourcezone von Q1 beginnt, freie Elektronen zu generieren. Bei einem Feldeffekttransistor (FET) mit isoliertem Gate, wie dem Transistor Q1, ist die elektrische Feldstärke in der Nähe der Silizium-/Siliziumdioxid-Grenzfläche, wo der Drain-Übergang sich direkt unterhalb der Gatekante befindet, am größten. Wenn die freien Elektronen aus der Sourcezone durch die Zone mit dem hohen Feld in der Nähe des Drains gelangen, können sie in weit größerem Umfang Energie aufnehmen, als sie lediglich durch die Umgebungstemperatur aufnehmen könnten. In diesem Zustand werden solche Elektronen als "heiße" oder schnelle Ladungsträger bezeichnet, die im Stande sind, eine Anzahl von sogenannten "hot-carrier"-Eftekten hervorzurufen. Bei einem Feldeffekttransistor wird der schlimmste Fall in Verbindung mit der Erzeugung von schnellen Elektronen darin ge­ sehen, daß die Gate-Source-Spannung (VGS) etwa halb so groß ist wie die Drain-Source-Spannung (VDS).
In MOS-Speicherschaltungen können "hot-carrier"-Effekte den Betrieb dahingehend steuern, daß die gespeicherten Datenwerte direkt geändert werden, oder daß die Leistung des Bauelements dauernd beeinträchtigt wird. Obschon die überwiegende Mehrzahl der heißen Elektronen in der Drainzone gesammelt werden, verlassen einige Elektronen den Kanal und wandern durch die Gateoxidschicht in das Gate. Einige Elektronen werden unvermeidlich innerhalb der Gateoxidschicht gefangen, wodurch sich die Schwellenspannung des Bauelements verschiebt. Andere Elektronen werden in das Substrat injiziert, über welches sie in den Speicherbereich wandern können, wo sie von Zellen angezogen werden, in denen ein logischer Wert "1" (d. h., eine positive Ladung) gespeichert ist. Über diesen Mechanismus können Daten verfälscht werden, wenn man nicht den Auffrischzyklus verkürzt, um Ladungsverluste zu kom­ pensieren. Die Injektion von Elektronen in das Substrat kann auch einen Latch-up-Zustand (unerwünschtes Sperren) in CMOS-Schaltungen för­ dern.
Der zur Fertigung umfangreicher CMOS-Schaltungen erforderliche spezielle Aufbau macht die Schaltungen für den Latch-Up-Effekt empfindlich. Um sowohl N-Kanal- als auch P-Kanal-Feldeffekttransisto­ ren zu erhalten, benötigt man sowohl P-leitendes als auch N-leitendes Untergrundmaterial. Typischerweise beginnt der Fertigungsprozeß von CMOS-Bauelementen mit einem Siliziumwafer eines einzigen Leitungs­ typs. Durch Diffundieren oder Implantieren von Dotierstoffen, die die ursprünglichen Dotierstoffe überwiegen, werden Zonen des entgegen­ gesetzten Leitungstyps erzeugt, die man als Löcher, Wannen oder der­ gleichen bezeichnet. Für Schaltungen auf einem p-Wafer werden in einer N-Vertiefung P-Kanal-FETs ausgebildet, während N-Kanal-FETs direkt in das P-leitende Wafer-Substrat eingebaut werden. Unglücklicherweise sind die FETs nicht die einzigen bei der Fertigung entstehenden Bauele­ mente. Es werden außerdem PNP-Bauelemente gebildet, die aus parasi­ tären Bipolar-Transistoren bestehen. Unter gewissen Betriebsbedingun­ gen können diese PNP-Bauelemente einen Kurzschluß zwischen VCC (Spannungsversorgung) und Masse hervorrufen, welcher die Schaltung zerstören kann.
Einige Schaltungsentwerfer sind dem Problem der Elektroneninjektion bei Ausgangstreiberschaltungen dadurch begegnet, daß der in Fig. 1 dargestellte FET Q1 durch ein Paar von FETs Q3 und Q4 ersetzt wurde.
Eine solche Schaltung ist in Fig. 2 gezeigt. Diese Vorgehensweise hat die Wirkung, die Elektroneninjektion dann zu reduzieren, wenn die Spannung am Ausgangsknoten O unter Massepotential abfällt, da die Transistoren Q3 und Q4 den Spannungsabfall zwischen VCC und dem Ausgangsknoten teilen. Allerdings beträgt der für die beiden FETs Q3 und Q4 erforderliche Flächenbedarf etwa das Vierfache des Flächen­ bedarfs für den in Fig. 1 gezeigten Transistor Q1. Damit hat diese Lösung zur Reduzierung der Elektroneninjektion ihre beträchtlichen Kosten, die für eine typische Speicherschaltung ausschlaggebend sein können.
Was benötigt wird, ist eine neue, raumsparende Treiberschaltung, die die Injektion von Elektronen in das Substrat verringert.
Die vorliegende Erfindung schafft eine neue invertierende Ausgangs­ treiberschaltung, welche die Elektroneninjektion in das Substrat durch den Drain des Hochzieh-Feldeffekttransistors der Schaltung reduziert. Erreicht wird dies durch Hinzufügen zusätzlicher Schaltungsmittel, die es ermöglichen, die Gatespannung des Hochzieh-Transistors (Pull-Up- Transistor) der Sourcespannung folgt. Die Ausgangsschaltung macht Gebrauch von einem Tri-State-Invertierer mit einem Ausgangsknoten (im folgenden als Zwischenknoten bezeichnet), der über einen ersten P- Kanal-FET mit der Spannungsversorgung VCC und über einen ersten und einen zweiten, in Serie geschalteten N-Kanal-FET mit Masse gekoppelt ist. Die Gates des P-Kanal-FET und des ersten N-Kanal-FETs sind mit einem Eingangsknoten gekoppelt und werden von diesem gesteuert. Der Zwischenknoten steuert das Gate des dritten N-Kanal-FETs, über den ein End-Ausgangsknoten mit VCC gekoppelt ist. Der Zwischenknoten ist an den End-Ausgangsknoten über einen vierten N-Kanal-FET gekoppelt, dessen Gate auf Massepotential gehalten wird. Das Gate des zweiten N- Kanal-FETs ist mit der Spannungsversorgung VCC über einen zweiten P- Kanal-FET und über einen fünften N-Kanal-FET mit dem End-Aus­ gangsknoten gekoppelt, wobei der fünfte N-Kanal-FET größere Treiber­ leistung hat als der zweite P-Kanal-FET. Die Gates sowohl des zweiten P-Kanal-FETs als auch des fünften N-Kanal-FETs werden ebenfalls auf Massepotential gehalten. Wenn das Potential am End-Ausgang größer als das Massepotential ist, befindet sich das Gate des zweiten N-Kanal- FETs auf VCC. Damit ist der Kanal des zweiten N-Kanal-FETs leitend. Wenn allerdings der End-Ausgangsknoten unter Massepotential abfällt, ist die Gatespannung sowohl beim vierten als auch beim fünften N-Kanal FET größer als deren Source-Spannung, so daß beide FETs leiten. Dies führt dazu, daß das Gate des zweiten N-Kanal-FETs unter Massepoten­ tial gezogen wird, wodurch der Stromfluß durch diesen FET abgeschnit­ ten wird. Gleichzeitig ist der Zwischenknoten über dem vierten N-Kanal- FET direkt mit dem End-Ausgangsknoten gekoppelt, so daß die Spannung am Gate des dritten N-Kanal-FET der Source-Spannung an diesem FET folgt. Damit wird ein Stromfluß durch den dritten N-Kanal- FET abgesperrt und die Injektion schneller Elektronen gemildert. Ge­ wisse Abänderungen der Schaltung sind möglich. Beispielsweise kann man die Funktion des ersten und des zweiten N-Kanal-FETs umkehren. Darüberhinaus fungiert der zweite P-Kanal-FET als Widerstand, und man kann ihn durch ein anderes, als Widerstand fungierendes Bauele­ ment ersetzen, einschließlich eines sechsten N-Kanal-FETs, der mit seinem GATE an VCC angeschlossen ist, oder eines dotierten oder nicht­ dotierten Widerstands aus polykristallinem Silizium.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher. Es zeigen:
Fig. 1 ein Schaltungsdiagramm eines herkömmlichen Ausgangs­ treibers mit zwei N-Kanal-FETs;
Fig. 2 ein Schaltungsdiagramm eines herkömmlichen, mit drei N- Kanal-FETs ausgestatteten Ausgangstreibers mit verringer­ ter Injektion schneller Elektronen;
Fig. 3 ein Schaltungsdiagramm einer ersten Ausführungsform einer neuen, raumsparenden Ausgangstreiberschaltung, welche die Injektion heißer Elektronen verringert;
Fig. 4 ein Schaltungsdiagramm einer zweiten Ausführungsform einer neuen, raumsparenden Ausgangstreiberschaltung, die die Injektion schneller Elektronen reduziert;
Fig. 5 ein Schaltungsdiagramm der ersten Ausführungsform, der neuen, raumsparenden Ausgangstreiberschaltung, wobei jedoch der zweite P-Kanal-FET durch einen Widerstand ersetzt ist;
Fig. 6 eine Schaltungsskizze der zweiten Ausführungsform der Ausgangstreiberschaltung, bei der jedoch der zweite P- Kanal-FET durch einen N-Kanal-FET ersetzt ist, dessen Gate mit VCC gekoppelt ist; und
Fig. 7 eine Darstellung der Gatespannung am FET QN3 gegenü­ ber der Spannung am End-Ausgangsknoten.
Die in Fig. 3 dargestellte erste Ausführungsform der neuen, raumsparen­ den Ausgangstreiberschaltung besitzt einen Zwischenknoten NM, der mit einer Versorgungsspannung VCC über einen ersten P-Kanal-FET QP1 und mit Masse über einen ersten N-Kanal-FET QN1 und einen dazu in Reihe geschalteten zweiten N-Kanal-FET QN2 gekoppelt ist, wobei QN1 dem Knoten NM elektrisch näher gelegen ist. Die Gates von FET QP1 und FET QN1 sind mit einem Eingangsknoten NI gekoppelt und werden über diesen gesteuert. Es sollte verstanden werden, daß die FETs QP1, QN1 und QN2 als Tri-State-Invertierer betrieben werden können. Der Zwischenknoten NM ist mit dem Gate eines dritten M-Kanal-FETs QN3 gekoppelt und steuert dieses Gate, wobei über diesen FET ein End- Ausgangsknoten NO mit VCC gekoppelt ist. Der Zwischenknoten NM ist über einen vierten N-Kanal-FET QN4 mit dem Knoten N₀ gekoppelt, wobei das Gate dieses vierten FET dauernd auf Maßepotential gehalten wird. Das Gate des FET QN2 ist über einen zweiten P-Kanal-FET QP2 mit VCC gekoppelt, und ist über einem fünften N-Kanal-FET QN5, der viel größere Treiberleistung aufweist als der FET QP2, mit dem End- Ausgangsknoten N₀ gekoppelt. Die Gates sowohl von FET QP2 als auch von FET QN5 werden ebenfalls dauernd auf Massepotential gehalten.
Wenn das Potential am End-Ausgangsknoten NO größer als Massepoten­ tial ist, liegt das Gate von FET QN2 auf VCC. Damit ist der Kanal des FET QN2 leitend. Wenn allerdings der End-Ausgangsknoten N₀ unter Massepotential abfällt, ist die Gatespannung größer als die Sourcespan­ nung sowohl beim FET QN4 als auch beim FET QN5, was zur Folge hat, daß die Kanäle der FETs leiten. Dies führt dazu, daß das Gate des FET QN2 unter Massepotential gezogen wird, was den Stromfluß durch diesen FET reduziert (wenn die Amplitude des Abfalls unter Massepo­ tential ausreicht, wird der Stromfluß durch den FET QN1 vollständig gesperrt). Gleichzeitig mit dem Abfall des Stromflusses durch den FET QN2 wird der Zwischenknoten NM über den FET QN4 direkt mit dem End-Ausgangsknoten NO gekoppelt, so daß die Spannung am Gate des FET QN3 der Sourcespannung an diesem FET folgt. Damit wird der Stromfluß durch den FET QN3 reduziert oder gesperrt, und die Injek­ tion schneller Elektronen in das Substrat wird verringert.
Fig. 4 zeigt eine zweite Ausführungsform der neuen Ausgangstreiber­ schaltung, die der ersten Ausführungsform mit der Ausnahme ähnelt, daß der FET QN2 mit dem Eingangsknoten NI gekoppelt ist und der FET QN1 über den FET QP2 mit VCC und über FET QN5 mit dem End-Ausgangsknoten NO gekoppelt ist.
Man sieht, daß der zweite P-Kanal-FET QP2 als Widerstand fungiert. Damit läßt er sich durch jegliches Bauelement ersetzen, welches eben­ falls als Widerstand fungiert, einschließlich eines eine geringe Treiber­ leistung aufweisenden N-Kanal-FET, dessen Gate mit VCC gekoppelt ist, oder eines Streifens dotierten oder undotierten polykristallinen Siliziums, welcher den gewünschten Stromfluß herbeiführt. Fig. 5 veranschaulicht die Ausführungsform nach Fig. 3, wobei der FET QP2 durch einen Widerstand R1 ersetzt ist. In ähnlicher Weise zeigt Fig. 6 die Ausfüh­ rungsform nach Fig. 4, wobei jedoch der FET QP2 durch einen N- Kanal-FET QN6 ersetzt ist, der mit seinem Gate an VCC gekoppelt ist.
Die neue Ausgangstreiberschaltung hat einen klaren Raumspar-Vorteil gegenüber der in Fig. 2 dargestellten Schaltung. Wenngleich die für die beiden FETs Q3 und Q4 in Fig. 2 benötigte Fläche annähernd viermal so groß ist wie die Fläche für den Transistor Q1 in Fig. 1, so ist der Gesamtplatzbedarf für die FETs QP12, QP2, QN2, QN3, QN4 und QN5 etwa halb so groß wie der Platzbedarf für die in Fig. 2 gezeigten FETs Q3 und Q4.
Fig. 7 veranschaulicht die Gatespannung am FET QN3 und die Spannung am End-Ausgangsknoten NO, jeweils als Funktion der Zeit dargestellt. Man sieht, daß, wenn die Spannung am End-Ausgangsknoten N₀ um mehr als eine Schwellenspannung unter Massepotential abfällt, sowohl FET QN4 als auch FET QN5 einen Einschaltvorgang beginnen, was dazu führt, daß nach einer Übergangszeit T die Gatespannung auf die Spannung des End-Ausgangsknoten geklemmt ist.

Claims (27)

1. Raumsparende, invertierende Ausgangstreiberschaltung mit verringer­ ter Injektion von schnellen Elektronen, umfassend:
  • - einen ersten und einen zweiten P-Kanal-FET (QP1, QP2),
  • - einen ersten, zweiten, dritten, vierten und fünften N-Kanal-FET (QN1. . .QN5), von denen
jeder P-Kanal-FET und jeder N-Kanal-FET per definitionem ein Gate, eine Source und einen Drain sowie eine Kanalzone aufweist, wobei
der fünfte N-Kanal-FET (QN5) größere Treiberleistung besitzt als der zweite P-Kanal-FET (QP2);
das Gate des zweiten N-Kanal-FETs (QN2) über den zweiten P- Kanal-FET (QP2) an eine Versorgungsspannung (VCC) ange­ schlossen ist;
die Gates des zweiten P-Kanal-FETs (QP2), des vierten N- Kanal-FET (QN4) und des fünften N-Kanal-FETs (QN5) dauernd auf Massepotential gehalten werden;
einen Eingangsknoten (NI), der mit den Gates des ersten P- Kanal-FETs (QP1) und des ersten N-Kanal-FETs (QN1) gekop­ pelt ist;
einen Zwischenknoten (NM), der über den ersten P-Kanal-FET (QP1) mit der Versorgungsspannung (VCC) und über sowohl den ersten N-Kanal-FET (QN1) als auch den zweiten N-Kanal-FET (QN2) mit Masse verbunden ist, wobei der erste und der zweite N- Kanal-FET (QN1, QN2) in Reihe geschaltet sind, und der erste N- Kanal-FET (QN1) dem Zwischenknoten elektrisch näher gelegen ist; wobei der Zwischenknoten (NM) mit dem Gate des dritten N- Kanal-FET (QN3) gekoppelt ist;
einen End-Ausgangsknoten (N₀), der über den dritten N-Kanal-FET (QN3) mit der Versorgungsspannung (VCC) verbunden ist, der über den vierten N-Kanal-FET (QN4) mit dem Zwischenknoten (NM) verbunden ist, und der über den fünften N-Kanal-FET (QN5) mit dem Gate des zweiten N-Kanal-FETs (QN2) verbunden ist.
2. Ausgangstreiberschaltung nach Anspruch 1, bei der der fünfte N- Kanal-FET (QN5) mindestens die doppelte Treiberleistung aufweist wie der zweite P-Kanal-FET (QP2).
3. Ausgangstreiberschaltung nach Anspruch 2, bei der die Gate-Source- Spannung auf weniger als der Schwellenspannung für den dritten N- Kanal-FET (QN3) gehalten wird, wenn das Potential am End-Ausgangs­ knoten (NO) weniger als das Massepotential beträgt.
4. Raumsparende, invertierende Ausgangstreiberschaltung mit verrin­ gerter Injektion von schnellen Elektronen, umfassend:
  • - einen ersten und einen zweiten P-Kanal-FET (QP1, QP2),
  • - einen ersten, zweiten, dritten, vierten und füntten N-Kanal- FET (QN1. . .QN5), von denen
jeder P-Kanal-FET und jeder N-Kanal-FET per definitionem ein Gate, eine Source und einen Drain sowie eine Kanalzone aufweist, wobei
der fünfte N-Kanal-FET (QN5) größere Treiberleistung besitzt als der zweite P-Kanal-FET (QP2);
wobei das Gate des ersten N-Kanal-FETs (QN1) über den zweiten P-Kanal-FET (QP2) mit einer Versorgungsspan­ nung (VCC) gekoppelt ist;
die Gates des zweiten P-Kanal-FETs (QP2), des vierten N- Kanal-FETs (QN4) und des fünften N-Kanal-FETs (QN5) dauernd auf Massepotential gehalten werden;
einen Eingangsknoten, der mit den Gates des ersten P-Kanal-FETs (QP1) und des zweiten N-Kanal-FETs (QN1) gekoppelt ist;
einen Zwischenknoten (NM), der über den ersten P-Kanal-FET (QP1) mit der Versorgungsspannung (VCC) und über sowohl den ersten N-Kanal-FET (QN1) als auch den zweiten N-Kanal-FET (QN2) mit Masse verbunden ist, wobei der erste und der zweite N- Kanal-FET (QN1, QN2) in Reihe geschaltet sind, und der erste N- Kanal-FET (QN1) dem Zwischenknoten elektrisch näher gelegen ist;
wobei der Zwischenknoten (NM) mit dem Gate des dritten N- Kanal-FET (QN3) gekoppelt ist;
einen End-Ausgangsknoten (NO), der über den dritten N-Kanal- FET (QN3) mit der Versorgungsspannung (VCC) verbunden ist, der über den vierten N-Kanal-FET (QN4) mit dem Zwischen­ knoten (NM) verbunden ist, und der über den fünften N-Kanal- FET (QN5) mit dem Gate des ersten N-Kanal-FETs (QN1) verbunden ist.
5. Ausgangstreiberschaltung nach Anspruch 4, bei der der fünfte N- Kanal-FET (QN5) mindestens die doppelte Treiberleistung aufweist wie der zweite P-Kanal-FET (QP2).
6. Ausgangstreiberschaltung nach Anspruch 5, bei der die Gate-Source- Spannung auf weniger als der Schwellenspannung für den dritten N- Kanal-FET (QN3) gehalten wird, wenn das Potential am End-Ausgangs­ knoten (NO) weniger als das Massepotential beträgt.
7. Ausgangstreiberschaltung mit einem N-Kanal-Hochzieh-FET (QN3) zum Koppeln eines End-Ausgangsknotens (NO) mit einer Versorgungs­ spannung durch selektives Anlegen eines auf einem Zwischenknoten (NM) befindlichen digitalen Signals an das Gate des N-Kanal-FETs (QN3), umfassend eine Einrichtung zum Klemmen des Zwischenknotens (NM) an den End-Ausgangsknoten (NO) immer dann, wenn der Zwi­ schenknoten (NM) einen niedrigen logischen Zustand einnimmt und der End-Ausgangsknoten (NO) unter Massepotential absinkt.
8. Schaltung nach Anspruch 7, bei der die Mittel zum Klemmen auf­ weisen:
eine Einrichtung zum gleichzeitigen Trennen des Zwischenknotens (NM) von Massepotential und zum Verbinden des Zwischenknotens (NM) mit dem End-Ausgangsknoten (NO).
9. Schaltung nach Anspruch 8, bei der die Mittel zum Trennen aufwei­ sen:
einen zusätzlichen FET (QN2) in einem elektrischen Pfad, welcher den Zwischenknoten (NM) selektiv mit Masse koppelt, während die Einrichtung zum Verbinden aufweist:
einen weiteren FET (QN4), welcher den Zwischenknoten (NM) selektiv mit dem End-Ausgangsknoten (NO) koppelt, wobei beide zusätzliche FET (QN2, QN4) durch eine negative Spannung am End-Ausgangsknoten (NO) aktivierbar sind.
10. Schaltung nach Anspruch 9, bei der die beiden zusätzlichen FET (QN2, QN4) N-Kanal-Bauelemente sind.
11. Schaltung nach Anspruch 10, bei der das Gate des noch weiteren FET (QN4) dauernd auf Massepotential gehalten wird.
12. Schaltung nach Anspruch 10, bei der das Gate des weiteren FET (QN2) mit einem Knoten verbunden ist, der über ein als Widerstand fungierendes Bauelement mit der Versorgungsspannung (VCC) gekoppelt ist, und über einen noch weiteren FET (QN5) mit dem End-Ausgangs­ knoten gekoppelt ist, wobei die Gates des weiteren und des noch weite­ ren FET (QP2, QN5) dauernd auf Massepotential gehalten werden.
13. Schaltung nach Anspruch 12, bei der das als Widerstand fungierende Bauelement ein P-Kanal-FET (QP2) ist, dessen Gate auf Masse liegt.
14. Schaltung nach Anspruch 12, bei der das als Widerstand fungierende Bauelement ein N-Kanal-FET (QN6) ist, dessen Gate mit VCC gekoppelt ist.
15. Raumsparende, invertierende Ausgangstreiberschaltung mit ver­ ringerter Injektion von schnellen Elektronen, umfassend:
einen ersten P-Kanal-FET (OP1);
einen ersten, zweiten, dritten, vierten und fünften N-Kanal-FET (QN1. . ., QN5);
wobei jeder P-Kanal-FET und jeder N-Kanal-FET per definitionem ein Gate, eine Sourcezone, eine Drainzone und eine Kanalzone besitzt;
ein Widerstandsbauelement;
wobei der fünfte N-Kanal-FET (QN5) eine größere Treiberleistung besitzt als das Widerstandsbauelement;
das Gate des zweiten N-Kanal-FET über das Widerstandsbau­ element mit einer Versorgungsspannung (VCC) gekoppelt ist; die Gates des vierten N-Kanal-FETs (QN4) und des fünften N- Kanal-FETs (QN5) dauernd auf Massepotential gehalten wer­ den;
einen Eingangsknoten (NI), der mit den Gates des ersten P-Kanal- FETs (QP1) und des ersten N-Kanal FETs (QN1) gekoppelt ist;
einen Zwischenknoten (NM), der über den ersten P-Kanal-FET (QP1) mit der Versorgungsspannung (VCC) und über sowohl den ersten N-Kanal-FET (QN1) als auch den zweiten N-Kanal-FET (QN2) mit Masse verbunden ist, wobei der erste und der zweite N- Kanal-FET (QN1, QN2) in Reihe geschaltet sind, und der erste N- Kanal-FET (QN1) dem Zwischenknoten elektrisch näher gelegen ist;
wobei der Zwischenknoten (NM) mit dem Gate des dritten N- Kanal-FET (QN3) gekoppelt ist;
einen End-Ausgangsknoten (N₀), der über den dritten N-Kanal-FET CQN3) mit der Versorgungsspannung (VCC) verbunden ist, der über den vierten N-Kanal-FET (QN4) mit dem Zwischenknoten (NM) verbunden ist, und der über den fünften N-Kanal-FET (QN5) mit dem Gate des zweiten N-Kanal-FETs (QN2) verbunden ist.
16. Schaltung nach Anspruch 15, bei der das Widerstandsbauelement ein zweiter P-Kanal-FET (OP2) ist, dessen Gate permanent auf Massepo­ tential gehalten wird.
17. Schaltung nach Anspruch 15, bei dem das Widerstandsbauelement ein sechster N-Kanal-FET (QN6) ist, dessen Gate permanent auf dem Potential der Versorgungsspannung VCC gehalten wird.
18. Raumsparende, invertierende Ausgangstreiberschaltung mit verrin­ gerter Injektion von schnellen Elektronen umfassend:
einen ersten P-Kanal FET (QP1);
einen ersten, zweiten, dritten, vierten und fünften N-Kanal-FET (QN1. . .QN5);
wobei jeder P-Kanal-FET und jeder N-Kanal-FET per definitionem ein Gate, eine Sourcezone, eine Drainzone und eine Kanalzone auf­ weist;
ein Widerstandsbauelement;
wobei der fünfte N-Kanal-FET (QN5) eine größere Treiberleistung besitzt als das Widerstandsbauelement;
das Gate des ersten N-Kanal-FET (QN1) über das Widerstands­ bauelement mit einer Versorgungsspannung (VCC) gekoppelt ist,
die Gates des vierten N-Kanal-FETs (QN4) und des fünften N- Kanal-FETs (QN5) dauernd auf Massepotential gehalten wer­ den;
einen Eingangsknoten, der mit den Gates des ersten P-Kanal-FETs (QP1) und des zweiten N-Kanal-FETs (QN1) gekoppelt ist;
einen Zwischenknoten (NM), der über den ersten P-Kanal-FET (QP1) mit der Versorgungsspannung (VCC) und über sowohl den ersten N-Kanal-FET (QN1) als auch den zweiten N-Kanal-FET (QN2) mit Masse verbunden ist, wobei der erste und der zweite N- Kanal-FET (QN1, QN2) in Reihe geschaltet sind, und der erste N- Kanal-FET (QN1) dem Zwischenknoten elektrisch näher gelegen ist;
wobei der Zwischenknoten (NM) mit dem Gate des dritten N-Kanal- FET (QN3) gekoppelt ist;
einen End-Ausgangsknoten (NO), der über den dritten N-Kanal-FET (QN3) mit der Versorgungsspannung (VCC) verbunden ist, der über den vierten N-Kanal-FET (QN4) mit dem Zwischenknoten (NM) verbunden ist, und der über den fünften N-Kanal-FET (QN5) mit dem Gate des ersten N-Kanal-FETs (QN1) verbunden ist.
19. Schaltung nach Anspruch 18, bei der das Widerstandsbauelement ein zweiter P-Kanal-FET (QP2) ist, dessen Gate dauernd auf Massepotential gehalten wird.
20. Schaltung nach Anspruch 18, bei der das Widerstandsbauelement ein sechster N-Kanal-FET (QN6) ist, dessen Gate dauernd auf dem Potential der Versorgungsspannung VCC gehalten wird.
DE4412899A 1993-04-15 1994-04-14 Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat Expired - Lifetime DE4412899C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/048,158 US5347179A (en) 1993-04-15 1993-04-15 Inverting output driver circuit for reducing electron injection into the substrate

Publications (2)

Publication Number Publication Date
DE4412899A1 true DE4412899A1 (de) 1994-10-27
DE4412899C2 DE4412899C2 (de) 1997-07-10

Family

ID=21953040

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4412899A Expired - Lifetime DE4412899C2 (de) 1993-04-15 1994-04-14 Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat

Country Status (3)

Country Link
US (2) US5347179A (de)
JP (1) JP2902301B2 (de)
DE (1) DE4412899C2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763168B2 (en) 2003-05-07 2010-07-27 Thomas Broadbent & Sons Ltd Control of centrifuges

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388314B1 (en) 1995-08-17 2002-05-14 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US5748022A (en) * 1995-10-31 1998-05-05 Texas Instruments Incorporated Input circuit
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5898638A (en) * 1997-03-11 1999-04-27 Micron Technology, Inc. Latching wordline driver for multi-bank memory
US5870347A (en) * 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US5963076A (en) * 1997-04-14 1999-10-05 Motorola, Inc. Circuit with hot-electron protection and method
US5802009A (en) * 1997-04-28 1998-09-01 Micron Technology, Inc. Voltage compensating output driver circuit
US6154056A (en) 1997-06-09 2000-11-28 Micron Technology, Inc. Tri-stating address input circuit
US5903491A (en) 1997-06-09 1999-05-11 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5966038A (en) * 1997-12-15 1999-10-12 Motorola, Inc. Circuit with overvoltage protection
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6111446A (en) 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6094727A (en) * 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6345380B1 (en) * 1999-04-30 2002-02-05 International Business Machines Corporation Interconnected integrated circuits having reduced inductance during switching and a method of interconnecting such circuits
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6559690B2 (en) * 2001-03-15 2003-05-06 Micron Technology, Inc. Programmable dual drive strength output buffer with a shared boot circuit
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3729926A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Cmos-ausgangsstufe
DE4141885C1 (de) * 1991-12-18 1992-12-24 Siemens Ag, 8000 Muenchen, De

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4275313A (en) * 1979-04-09 1981-06-23 Bell Telephone Laboratories, Incorporated Current limiting output circuit with output feedback
US4347447A (en) * 1981-04-16 1982-08-31 Mostek Corporation Current limiting MOS transistor driver circuit
US4810969A (en) * 1987-06-23 1989-03-07 Honeywell Inc. High speed logic circuit having feedback to prevent current in the output stage
US4935647A (en) * 1988-10-19 1990-06-19 Vitesse Semiconductor Corporation Group III - V semiconductor devices with improved switching speeds
US5128557A (en) * 1989-05-22 1992-07-07 Ncr Corporation Clamping circuit for data transfer bus
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
GB8920957D0 (en) * 1989-09-15 1989-11-01 Hitech Metal Detectors Ltd Metal detecting apparatus and apparatus for testing metal detecting apparatus
JPH0567963A (ja) * 1991-09-06 1993-03-19 Hitachi Ltd 論理集積回路
JPH06295587A (ja) * 1992-04-29 1994-10-21 Texas Instr Inc <Ti> 負入力アンダーシュートトーレランスを有する出力バッファとその形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3729926A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Cmos-ausgangsstufe
DE4141885C1 (de) * 1991-12-18 1992-12-24 Siemens Ag, 8000 Muenchen, De

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763168B2 (en) 2003-05-07 2010-07-27 Thomas Broadbent & Sons Ltd Control of centrifuges

Also Published As

Publication number Publication date
USRE35764E (en) 1998-04-07
JPH07177019A (ja) 1995-07-14
US5347179A (en) 1994-09-13
JP2902301B2 (ja) 1999-06-07
DE4412899C2 (de) 1997-07-10

Similar Documents

Publication Publication Date Title
DE4412899C2 (de) Verbesserte invertierende Ausgangstreiberschaltung zum Reduzieren der Elektronen-Injektion in das Substrat
DE69422243T2 (de) MOS-Ausgangsschaltung mit Schutz gegen Leckströmen
DE69028730T2 (de) Ausgangstrennstufe zur Reduzierung von induziertem Schaltrauschen
DE69839067T2 (de) Regelwandlerschaltung und integrierte Halbleiterschaltung, in der diese verwendet wird
DE3382717T2 (de) Torschaltung mit Feldeffekt- und Bipolartransistoren.
DE69520848T2 (de) Ausgangsschaltung zur Verwendung in einer integrierten Halbleiterschaltung
DE69809623T2 (de) Logische MOS-Schaltung und Halbleitervorrichtung
DE68905269T2 (de) MOS-Transistor und Anwendung bei einer Freilaufdiode.
DE3881130T2 (de) MOS-Eingangs-/Ausgangsschutz unter Benutzung eines Entwurfs mit umschaltbarem Körperpotential.
DE69804423T2 (de) Mit Sicherheit auch bei niedriger Betriebsspannung betreibbare Pegelumsetzerschaltung
DE2544974C3 (de) Schaltkreis zur Realisierung logischer Funktionen
DE10200859A1 (de) System und Verfahren zum Steuern von Verzögerungszeiten bei Floating-Body-Cmosfet-Invertern
DE3342336A1 (de) Schnittstellenschaltung
DE3327260A1 (de) Schmitt-trigger
DE69016962T2 (de) Dynamische Isolierschaltung für integrierte Schaltungen.
DE3510948A1 (de) Schaltungsvorrichtung
DE69802631T2 (de) Differentielle CMOS Logikfamilie
DE3880239T2 (de) Verstärkerschaltung die eine Lastschaltung enthält.
EP0217065B1 (de) Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator
DE19622646B4 (de) Integrierte Halbleiterschaltungsvorrichtung
DE2809966C2 (de) Feldeffekttransistorschaltung mit verbesserten Betriebseigenschaften
DE2510604A1 (de) Integrierte digitalschaltung
DE2802595C2 (de) Schaltungsanordnung mit Feldeffekttransistoren zur Spannungspegelumsetzung
DE3788132T2 (de) Logische Schaltkreisfamilie von Multibasis-bi-CMOS.
DE69503205T2 (de) Cmos eingang mit vcc-kompensierter dynamischer schwelle

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: MICRON TECHNOLOGY, INC. (N.D.GES.D. STAATES DELAWA

R071 Expiry of right
R071 Expiry of right