JPH07177019A - 基板内への電子注入を低減化する改良型反転出力駆動回路 - Google Patents

基板内への電子注入を低減化する改良型反転出力駆動回路

Info

Publication number
JPH07177019A
JPH07177019A JP6101478A JP10147894A JPH07177019A JP H07177019 A JPH07177019 A JP H07177019A JP 6101478 A JP6101478 A JP 6101478A JP 10147894 A JP10147894 A JP 10147894A JP H07177019 A JPH07177019 A JP H07177019A
Authority
JP
Japan
Prior art keywords
channel
channel fet
gate
fet
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6101478A
Other languages
English (en)
Other versions
JP2902301B2 (ja
Inventor
Stephen L Casper
スティーブン・エル・キャスパー
Kevin G Duesman
ケビン・ジー・デューズマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Semiconductor Inc filed Critical Micron Semiconductor Inc
Publication of JPH07177019A publication Critical patent/JPH07177019A/ja
Application granted granted Critical
Publication of JP2902301B2 publication Critical patent/JP2902301B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 回路のプル・アップ電界効果型トランジスタ
ーのドレンにより基板内への電子注入を低減化させる新
規の反転出力駆動回路を提供すること。 【構成】 回路のプル・アップ電界効果型トランジスタ
ーのドレンにより基板内への電子注入を低減化させる新
規の反転出力駆動回路が開示されている。これはプル・
アップ・トランジスターのゲート電圧でソース電圧を追
随可能とする付加的回路を加えることにより達成され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の設計に関する
もので，更に詳細にはＣＭＯＳ適用例において使用され
る（バッファー回路とも称する）出力回路に関するもの
である。
【０００２】
【従来の技術】図１は慣用的な出力駆動回路を表す。両
方のトランジスターＱ１とＱ２のゲート電圧はアース電
位差になっており出力ノードＯは低くなっているとの仮
定では非一致インターフエースでの反射によって出力ノ
ードＯがアース以下，例えば，-1.0ボルトに下がる。こ
れらの条件下において，トランジスターＱ１のゲートは
ソースに関連して正になる。その結果，トランジスター
Ｑ１のチャンネルは自由な電子キャリアーを発生し始め
る。Ｑ１の如き（以後 FETとも称する）絶縁ゲート界効
果トランジスターにおいては電界強度はドレン接合がゲ
ート・エッジの真下になるシリコン−二酸化珪素インタ
ーフェース付近で最大になっている。自由電子キャリア
ーがソース領域からドレン近くの高い電界領域を通過す
る際，これらのキャリアーは主に大気空気温度に貢献し
得るエネルギーをはるかに越えるエネルギーを得ること
が出来る。こうした状態において，これらの電子は「高
温キャリアー」と考えられ，多数の「高温キャリアー」
効果を生ぜしめることが出来る。電界効果型トランジス
ターに対して，高温電子発生に関する最悪のシナリオ事
例は一般にゲート対ソース電圧(VGS) がドレン対ソース
電圧(VDS) の約半分の値になっている状態であると考え
られる。
【０００３】
【発明が解決しようとする課題】ＭＯＳメモリー回路に
おいては「高温キャリヤー効果」は記憶されたデータ値
を直接変更すること及びデバイス性能を永久的に変更す
ることにより回路動作を乱すことがある。高温電子キャ
リヤーの大部分はドレン領域により集められるが一部の
キャリヤーはチャンネルに残り，又，ゲート酸化物層を
通じてゲートへ移動する。電子の多くは明らかにゲート
酸化物層内に捕獲されるようになり，かくしてデバイス
の閾値電圧をシフトさせる。他の電子は基板内に注入さ
れ，この基板を通じてこれらの電子はメモリー・アレー
へ移動出来，そこでこれらの電子は「１」の論理値（即
ち，正の電荷）が格納されるセルに依り引き寄せられ
る。電荷ロスの補償を行うべくリフレッシュ・サイクル
が短くされない場合はデータはこの機構を通じて破壊さ
れることになるかも知れない。基板内への電子注入もＣ
ＭＯＳ回路内のラッチ・アップ状態を破壊することがあ
る。
【０００４】嵩高のＣＭＯＳ回路を作成するのに要求さ
れる現行の構造はラッチ・アップが生じ易い。Ｎ−チャ
ネルとＰ−チャンネル電界効果型トランジスターを得る
には，Ｐ型とＮ型両者のバックグラウンド材料を得る必
要がある。典型的には，ＣＭＯＳ作成方法は単一導電型
のシリコン・ウエハーから始まる。ウエル又はチューブ
として知られている導電率が逆の形式の領域は元のドー
パントを沈降させるドーパント種を拡散若しくは注入す
ることに依り達成される。Ｐ型ウエハー上に構築される
回路に対してはＰ−チャネルFET がＮウエル内に作成さ
れ，一方，Ｎ−チャネルFET は直接Ｐ型ウエハー基板内
に構築される。不幸なことに，FET がー成される唯一の
構造ではない。寄生バイポーラ・トランジスターから成
るPNPNデバイスも作成される。一部の動作条件下におい
て，このPNPNデバイスは回路を破壊するアース短絡を生
ぜしめるVcc （電源電圧）を発生出来る。
【０００５】多くの設計者は図１のFET Q1を一対のFET,
Q3 及びQ4と置換することにより出力駆動回路における
電子注入問題を提起した。こうした回路については図２
に表してある。こうした解決方法はトランジスターQ3と
Q4がVcc と出力ノードの間の電圧降下を分割するよう作
用するので，出力ノードＯがアース電位差以下に下がる
際電子注入を低減化するのに有効である。しかしなが
ら，FET Q3及びQ4に対して要求される領域は図１のトラ
ンジスターQ1に対して要求される領域の約４倍である。
従って，電子注入を低減化するこの解決策はコスト高で
あり，典型的なメモリー回路に対しては著しく成り得
る。
【０００６】必要とされるものは基板内への電子注入を
低減化する新規にして空間効果的な駆動回路にある。
【０００７】
【課題を解決するための手段】回路のプル・アップ電界
効果型トランジスターのドレンにより基板内への電子注
入を低減化する新規の反転出力駆動回路が開示されてい
る。これはプル・アップ・トランジスターのゲート電圧
でソース電圧を追随出来る付加的な回路を加えることに
より達成される。出力回路は，第１Ｐ−チャンネルFET
を通じてVcc 並びにそれぞれ第１及び第２直列接続Ｎ−
チャネルFET を通じてアースに接続された出力ノード
（以後中間ノードと称する）を有する３状態インバータ
ーを使用する。Ｐ−チャネルFET と第１Ｎ−チャネルFE
T のゲートは入力ノードに接続され，入力ノードにより
制御される。中間ノードは第３Ｎ−チャネルFET のゲー
トを制御し，これを通じて最終出力ノードがVcc に接続
される。中間ノードは第４Ｎ−チャネルFET を通じて最
終出力ノードに接続され，このゲートはアース電位差に
保持される。第２Ｎ−チャネルFET のゲートは第２Ｐ−
チャネルFET を通じてVcc に接続され且つ第２Ｐ−チャ
ネルFET より更に大きい駆動を有する第５Ｎ−チャネル
FET を通じて最終出力ノードに接続される。第２Ｐ−チ
ャネルFET と第５Ｎ−チャネルFET 両者のゲートもアー
ス電位差に保持される。最終出力がアース電位差より大
きい場合は第２Ｎ−チャネルFET のゲートはVcc になっ
ている。従って，第２Ｎ−チャネルのチャンネルは導電
性がある。しかしながら，最終出力ノードがアース電位
差を下回って降下する場合は，ゲート電圧は第４Ｎ−チ
ャネルFET 及び第５Ｎ−チャネルFET 両者に対するソー
ス電圧より大きくなり，従って，両方のFET を導通状態
にする。これが結果的に第２Ｎ−チャネルFET のゲート
を引っ張り，アース電位差以下にし，そのFET を通る電
流の流れを遮断する。同時に，中間ノードは第４Ｎ−チ
ャンネルFET を通じて最終出力ノードに直結されるの
で，第３Ｎ−チャネルFET のゲート上の電圧はその上の
ソース電圧に従う。従って，第３Ｎ−チャネルFET を通
る電流の流れが遮断され，高温電子注入が緩められる。
この回路の一部の変更が可能である。例えば，第１Ｎ−
チャネルFET と第２Ｎ−チャネルFET の機能は逆転可能
である。その上，第２Ｐ−チャネルFET は抵抗として機
能し，又，ゲートがVcc に連結された第６Ｎ−チャネル
FET を含む抵抗又はドーピングされた若しくは非ドーピ
ングの多結晶シリコン抵抗として機能する任意のデバイ
スと置換可能である。
【０００８】
【実施例】ここで，図３を参照すると，新規の空間効果
型出力駆動回路の第１実施態様は中間ノードNMを有し，
中間ノードは第１Ｐ−チャネルFET QP1 を通じて電源電
圧（Vcc)に接続され且つ直列に接続された第１Ｎ−チャ
ネルFET QN1 並びに第２Ｎ−チャネルFET QN2, QN1及び
QN2 を通じてアースに接続され，このQN1 は電気的値は
ノードNMに近くなっている。FET QP1 のゲートとFET QN
1 のゲートは入力ノードNIに接続され，入力ノードNIに
より制御される。FET QP1, QN1及びQN2 は３状態インバ
ーターとして作動可能であることを理解すべきである。
中間ノードNMは第３Ｎ−チャネルFET QN3 のゲートに接
続されて当該ゲートを制御し，これを通じて最終出力ノ
ードNoがVcc に接続される。中間ノードNMは第４Ｎ−チ
ャネルFET QN4 を通じてノードNoに接続され，このゲー
トは永久的にアース電位差に保持される。FET QN2 のゲ
ートは第２Ｐ−チャネルFET QP2 を通じてVcc に接続さ
れ，第５Ｎ−チャネルFET QN5 を通じて最終出力ノード
Noに接続され，当該第５Ｎ−チャネルFET QN5 はFET QP
2 より更に大きい駆動を有する。FET QP2 及びFET QN5
両者のゲートも永久的にアース電位差に保持される。最
終出力ノードＮo上の電位差がアース電位差より高い場
合はFET QN2 のゲートはVcc になっている。従って，FE
T QN2 のチャンネルは導電性となる。しかしながら，最
終出力ノードNoがアース電位差を下回って降下する場合
は，ゲート電圧はFET QN4 及びFETQN5 両者に対するソ
ース電圧より高くなり，こうしてこれらのFET 両者のチ
ャンネルを導通状態にする。これが結果的にFET QN2 の
ゲートをアース電位差を下回る値に引っ張り，これがFE
T を通る電流を低減化させる。（アース電位差を下回る
電圧降下の大きさが十分であればFET QN2 を通る電流の
流れは全体的に遮断される。） FET QN2 を通る電流の
流れにおける降下と同時的に中間ノードNMはFET QN4 を
通じて最終出力ノードNoに直結されので，FET QN3 のゲ
ート上の電圧はその上のソース電圧に追随する。従っ
て，FET QN3 を通る電流の流れは低減化されるか又は遮
断され，基板内の高温電子注入が行われる。
【０００９】ここで図４を参照すると、FET QN2 が入力
ノードNIに接続され，FET QN1 がFET QP2 を介してVcc
に接続され且つFET QN5 を通じて最終出力ノードNoに接
続される点を除いて第２実施態様と類似している新規の
出力駆動回路の第２実施態様が示してある。
【００１０】第２Ｐ−チャネルFET QP2 は抵抗として機
能することに注目されよう。従って，Ｖccにゲートが接
続された低駆動Ｎ−チャンネルFET 若しくは所望の電流
流れを提供するドーピング若しくは非ドーピングの多結
晶シリコンの片体を含む抵抗として機能する任意のデバ
イスと置換可能である。図５はFET QP2 と抵抗R1が置換
された図３の実施態様を表す。同様に，図６は図４の実
施態様を表すが，FETQP2 はゲートがＶccに接続された
第６Ｎ−チャネルFET QN6 と置換される。
【００１１】新しい出力駆動回路は図２に表された回路
以上に一定の空間節約上の利点を備えている。図２のFE
T Q3及びQ4に対して要求される面積は図１のトランジス
ターＱ１に対して要求される面積の大略４倍であるが，
FET QP1, QP2, QN2, QN3, QN4 及びQN5 に対して要求さ
れる全体の空間は図２のFET Q3及びQ4に対して要求され
る空間の大略１／２である。
【００１２】図７を参照すると，FET QN3 上のゲート電
圧と最終出力ノードNo上の電圧は両者共時間の関数とし
てプロットされている。最終出力ノードNo上の電圧がア
ース電位差を下回る閾値電圧以上降下する場合，FET QN
4 及びFET QN5 はスイッチ・オンし始め，その結果，遷
移期間Ｔ後にゲート電圧が最終出力ノードにクランプさ
れることが観察されよう。
【００１３】新規の空間効果型高温電子放射緩和駆動回
路の多数の実施態様についてのみ説明してあるが，集積
回路設計技術における通常の知識を有する者にとっては
前記特許請求した本発明の技術思想と範囲から逸脱せず
に本発明に対して多くの変更と改変をなし得ることが明
らかとなろう。
【図面の簡単な説明】
【図１】慣用的な二重Ｎ−チャネル出力駆動装置の回路
図。
【図２】高温電子放射を低減化する先行技術のトリプル
Ｎ−チャネル出力駆動装置の回路図。
【図３】高温電子放射を低減化する新規の空間効果型出
力駆動回路の第１実施態様の回路図。
【図４】高温電子放射を低減化する新規の空間効果型出
力駆動回路の第２実施態様の回路図。
【図５】第２Ｐ−チャネルFET が抵抗と置換された点を
除く，新規の空間効果型出力駆動回路の第１実施態様の
回路図。
【図６】第２Ｐ−チャネルFET がゲートをＶccに接続し
たＮ−チャネルFET と置換した点を除く，新規の空間効
果型出力駆動回路の第２実施態様の回路図。
【図７】FET QN3 対最終出力ノード電圧でのゲート電圧
のプロット図。
【符号の説明】
No 最終出力ノード NM 中間ノード NI 入力ノード Ｏ 出力ノード Ｑ１ 電界効果型トランジスター Ｑ２ 電界効果型トランジスタ− Ｑ３ 電界効果型トランジスタ− Ｑ４ 電界効果型トランジスタ− QP1 第１Ｐ−チャネルFET QP2 第２Ｐ−チャネルFET QN1 第１Ｎ−チャネルFET QN2 第２Ｎ−チャネルFET QN3 第３Ｎ−チャネルFET QN4 第４Ｎ−チャネルFET QN5 第５Ｎ−チャネルFET QN6 第６Ｎ−チャネルFET Ｒ１ 抵抗 Ｔ 遷移期間 Ｖcc 電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 8839−5Ｊ Ｈ０３Ｋ 19/094 Ｂ (72)発明者 ケビン・ジー・デューズマン アメリカ合衆国、83706 アイダホ州、ボ イーズ、サウス・サントゥリー 4084

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 高温電子放射を低減化する空間効果型反
    転出力駆動回路であって、 第１及び第２Ｐ−チャネルFET ( それぞれQP1 及びQP2
    ）；第１，第２，第３，第４及び第５Ｎ−チャネルFET
    (それぞれ，QN1, QN2,QN3及びQN4)；各Ｐ−チャネルFET
    と各Ｎ−チャネルFET が、定義上、ゲート，ソース領
    域，ドレン領域及びチャンネル領域を有すること；前記
    第５Ｎ−チャネルFET(QN5)が前記第２Ｐ−チャネルFET
    (QP2)より大きい駆動を有すること；第２Ｎ−チャネルF
    ET(QN2)のゲートが第２Ｐ−チャネルFET(QP2)を通じて
    電源電圧(Vcc) に接続してあること；第２Ｐ−チャネル
    FET(QP2)のゲート，第４Ｎ−チャネルFET(QN4)のゲート
    及び第５Ｎ−チャネルFET(QN5)のゲートが永久的に接地
    電位差に保持されること；第１Ｐ−チャネルFET(QP1)の
    ゲートと第１Ｎ−チャネルFET(QN1)のゲートに接続され
    る入力ノード(NI)；第１Ｐ−チャネルFET(QP1)を通じて
    電源電圧(Vcc) に接続され且つ第１Ｎ−チャネル−T(QN
    1)及び第２Ｎ−チャネルFET(QN2)両者を通じてアースに
    接続された中間ノード(NM)，前記第１及び第２Ｎ−チャ
    ネルFET(それぞれ，QN1 及びQN2)が直列に接続されてい
    ること，第１Ｎ−チャネルFET(QN1)が電気的に中間ノー
    ド(NM)に近いこと；前記中間ノード(NM)が第３Ｎ−チャ
    ネルFET(QN3)のゲートに接続されること；第３Ｎ−チャ
    ネルFET(QN3)を通じてVcc に接続され、第４Ｎ−チャネ
    ルFET(QN4)を通じて中間ノード(NM)に接続され且つ第５
    Ｎ−チャネルFET(QN5)を通じて第２Ｎ−チャネルFET(QN
    2)のゲートに接続されている最終出力ノード(No)から成
    る高温電子放射を低減化する空間効果型反転出力駆動回
    路。
  2. 【請求項２】 前記第５Ｎ−チャネルFET(QN5)が前記第
    ２Ｐ−チャネルFET(QP2)の駆動の少なくとも２倍になっ
    ている請求項１記載の高温電子放射を低減化する空間効
    果型反転出力駆動回路。
  3. 【請求項３】 最終出力ノード(No)の電位差がアース電
    位差以下である際ゲート対ソース電圧が第３Ｎ−チャネ
    ルFET(QN3)に対する閾値以下に維持される請求項２記載
    の高温電子放射ー低減化する空間効果型反転出力駆動回
    路。
  4. 【請求項４】 高温電子放射を低減化する空間効果型反
    転出力駆動回路であって、 第１及び第２Ｐ−チャネルFET ( それぞれQP1 及びQP2
    ）；第１，第２，第３，第４及び第５Ｎ−チャネルFET
    (それぞれ，QN1, QN2, QN3,QN4 及びQN5)；各Ｐ−チャ
    ネルFET と各Ｎ−チャネルFET が、定義上、ゲート，ソ
    ース領域，ドレン領域及びチャンネル領域を有するこ
    と；前記第５Ｎ−チャネルFET(QN5)が前記第１Ｐ−チャ
    ネルFET(QP１) より大きい駆動を有すること；第１Ｎ−
    チャネルFET(QN1)のゲートが第２Ｐ−チャネルFET(QP2)
    を通じて電源電圧(Vcc) に接続してあること；第２Ｐ−
    チャネルFET(QP2)のゲート，第４Ｎ−チャネルFET(QN4)
    のゲート及び第５Ｎ−チャネルFET(QN5)のゲートが永久
    的に接地電位差に保持されること；第１Ｐ−チャネルFE
    T(QP1)のゲートと第２Ｎ−チャネルFET(QN2)のゲートに
    接続される入力ノード；第１Ｐ−チャネルFET(QP1)を通
    じて電源電圧(Vcc) に接続され且つ第１Ｎ−チャネルFE
    T(QN1)及び第２Ｎ−チャネルFET(QN2)両者を通じてアー
    スに接続された中間ノード(NM)，前記第１及び第２Ｎ−
    チャネルFET(それぞれ，QN1 及びQN2)が直列に接続され
    ていること，第１Ｎ−チャネルFET(QN1)が電気的に中間
    ノード(NM)に近いこと；前記中間ノード(NM)が第３Ｎ−
    チャネルFET(QN3)のゲー トに接続されること；第３Ｎ
    −チャネルFET(QN3)を通じてVcc に接続され、第４Ｎ−
    チャネルFET(QN4)を通じて中間ノード(NM)に接続され且
    つ第５Ｎ−チャネルFET(QN5)を通じて第１Ｎ−チャネル
    FET(QN1)のゲートに接続されている最終出力ノード(No)
    から成る高温ー子放射を低減化する空間効果型反転出力
    駆動回路。
  5. 【請求項５】 前記第５Ｎ−チャネルFET(QN5)が前記第
    ２Ｐ−チャネルFET(QP2)の駆動の少なくとも２倍になっ
    ている請求項４記載の高温電子放射を低減化する空間効
    果型反転出力駆動回路。
  6. 【請求項６】 最終出力ノード(No)の電位差がアース電
    位差以下である際ゲート対ソース電圧が第３Ｎ−チャネ
    ルFET(QN3)に対する閾値以下にー持される請求項５記載
    の高温電子放射を低減化する空間効果型反転出力駆動回
    路。
  7. 【請求項７】 Ｎ−チャネルFET(QN3)のゲートに対する
    中間ノード(NM)でのディジタル信号の選択的印加による
    最終出力ノード(No)への接続を行うＮ−チャネル・プル
    ・アップFET(QN3)を有し，前記回路が，中間ノード(NM)
    が低論理状態にあって最終出力ノード(No)がアース電位
    差を下回って降下する際はいつでも中間ノード(NM)を最
    終出力ノード(No)にクランプする手段を含むようにした
    出力駆動回路。
  8. 【請求項８】 前記クランプ手段が、 中間ノード(NM)をアース電位差から同時的に切り離し中
    間ノード(NM)を最終出力ノード(No)に接続する手段を含
    むようにした請求項７記載の出力駆動回路。
  9. 【請求項９】 前記切り離し手段が中間ノード(NM)を選
    択的にアースに接続する電気的経路内の付加的FET(QN2)
    を含み，前記接続手段が中間ノード(NM)を選択的に最終
    出力ノード(No)に接続する更に他のFET(QN4)を含み，両
    方の付加的FET(QN2 及びQN4)が最終出力ノード(No)にお
    ける負電圧で励起可能である請求項８記載の出力駆動回
    路。
  10. 【請求項１０】 両方の付加的FET(QN2 及びQN4)がＮ−
    チャネル・デバイスである請求項９記載の出力駆動回
    路。
  11. 【請求項１１】 FET(QN2)のゲートが永久的にアース電
    位差に結合されている請求項１０記載の出力駆動回路。
  12. 【請求項１２】 抵抗として機能するデバイスを通じて
    Vcc に接続され且つ更に他のFET(QN5)を通じて最終出力
    ノードに接続されたノードにFET(QN2)のゲートが結合さ
    れ，FET(QP2)及びFET(QN5)両者のゲートが永久的にアー
    ス電位差に結合されている請求項１０記載の出力駆動回
    路。
  13. 【請求項１３】 抵抗として機能するデバイスがゲート
    をアースに結合させたＰ−チャネルFET(QP2)である請求
    項１２記載の出力駆動回路。
  14. 【請求項１４】 抵抗として機能するデバイスがゲート
    をVcc に結合させたＮ−チャネルFET(QN6)である請求項
    １２記載の出力駆動回路。
  15. 【請求項１５】 高温電子放射を低減化する空間効果型
    反転出力駆動回路であって、 第１Ｐ−チャネルFET(QP1);第１，第２，第３，第４及
    び第５Ｎ−チャネルFET(それぞれ，QN1, QN2,QN3,QN4
    及びQN5 ) ；各Ｐ−チャネルFET と各Ｎ−チャネルFET
    が、定義上、ゲート，ソース領域，ドレン領域及びチャ
    ンネル領域を有すること；抵抗性デバイス；前記第５Ｎ
    −チャネルFET(QN5)が前記抵抗性デバイスより大きい駆
    動を有すること；第２Ｎ−チャネルFET のゲートが抵抗
    性デバイスを通じて電源電圧(Vcc)に接続してあるこ
    と；第４Ｎ−チャネルFET(QN4)のゲート，第５Ｎ−チャ
    ネルFET(QN5)のゲートが永久的にアース電位差に保持さ
    れること；第１Ｐ−チャネルFET(QP1)のゲートと第１Ｎ
    −チャネルFET(QN1)のゲートに接続される入力ノード(N
    I)、第１Ｐ−チャネルFET(QP1)を通じて電源電圧(Vcc)
    に接続され且つ第１Ｎ−チャネルFET(QN1)及び第２Ｎ−
    チャネルFET(QN2)両者を通じてアースに接続された中間
    ノード(NM)，前記第１及び第２Ｎ−チャンネルFET(それ
    ぞれ，QN1 及びQN2)が直列に接続されていること，第１
    Ｎ−チャネルFET(QN1)が電気的に中間ノード(NM)に近い
    こと；前記中間ノード(NM)が第３Ｎ−チャネルFET(QN3)
    のゲートに接続されること；第３Ｎ−チャネルFET(QN3)
    を通じてVcc に接続され、第４Ｎ−チャネルFET(QN4)を
    通じて中間ノード(NM)に接続され且つ第５Ｎ−チャンネ
    ルFET(QN5)を通じて第２Ｎ−チャネルFET(QN2)のゲート
    に接続されている最終出力ノード(No)から成る高温電子
    放射を低減化する空間効果型反転出力駆動回路。
  16. 【請求項１６】 前記抵抗性デバイスがそのゲートを永
    久的にアース電位差に保持した第２Ｐ−チャネルFET(QP
    2)である請求項１５記載の空間効果型反転出力駆動回
    路。
  17. 【請求項１７】 前記抵抗性デバイスがそのゲートをVc
    c の電位差に保持した第６Ｎ−チャネルFET(QN6)である
    請求項１５記載の空間効果型反転出力駆動回路。
  18. 【請求項１８】 高温電子放射を低減化する空間効果型
    反転出力駆動回路であって、 第１Ｐ−チャネルFET(QP1)；第１，第２，第３，第４及
    び第５Ｎ−チャネルFET(それぞれ，QN1, QN2, QN3,QN4
    及びQN5)；各Ｐ−チャネルFET と各Ｎ−チャネルFET
    が、定義上、ゲート，ソース領域，ドレン領域及びチャ
    ンネル領域を有すること；抵抗性デバイス；前記第５Ｎ
    −チャネルFET(QN5)が前記抵抗性デバイスより大きい駆
    動を有すること；第１Ｎ−チャネルFET(QN1)のゲートが
    抵抗性デバイスを通じて電源電圧(Vcc) に接続してある
    こと；第４Ｎ−チャネルFET(QN4)のゲートと第５Ｎ−チ
    ャネルFET(QN5)のゲートが永久的に接地電位差に保持さ
    れること；第１Ｐ−チャネルFET(QP1)のゲートと第２Ｎ
    −チャネルFET(QN2)のゲートに接続される入力ノード(N
    I)；第１Ｐ−チャネルFET(QP1)を通じて電源電圧(Vcc)
    に接続され且つ第１Ｎ−チャネルFET(QN1)及び第２Ｎ
    −チャネルFET(QN2)両者を通じてアースに接続された中
    間ノード(NM)，前記第１及び第２Ｎ−チャネルFET(それ
    ぞれ，QN1 及びQN2)が直列に接続されていること，第１
    Ｎ−チャネルFET(QN1)が電気的に中間ノード(NM)に近い
    こと；前記中間ノード(NM)が第３Ｎ−チャネルFET(QN3)
    のゲートに接続されること；第３Ｎ−チャネルFET(QN3)
    を通じてVcc に接続され、第４Ｎ−チャネルFET(QN4)を
    通じて中間ノード(NM)に接続され且つ第５Ｎ−チャネル
    FET(QN5)を通じて第１Ｎ−チャネルFET(QN1)のゲートに
    接続されている最終出力ノード(No)から成る高温電子放
    射を低減化する空間効果型反転出力駆動回路。
  19. 【請求項１９】 前記抵抗性デバイスがそのゲートを永
    久的にアース電位差に保持した第２Ｐ−チャネルFET(QP
    2)である請求項１８記載の空間効果型反転出力駆動回
    路。
  20. 【請求項２０】 前記抵抗性デバイスがそのゲートをVc
    c の電位差に保持した第６Ｎ−チャネルFET(QN6)である
    請求項１８記載の空間効果型反転出力駆動回路。
JP6101478A 1993-04-15 1994-04-15 出力駆動回路 Expired - Fee Related JP2902301B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/048158 1993-04-15
US08/048,158 US5347179A (en) 1993-04-15 1993-04-15 Inverting output driver circuit for reducing electron injection into the substrate

Publications (2)

Publication Number Publication Date
JPH07177019A true JPH07177019A (ja) 1995-07-14
JP2902301B2 JP2902301B2 (ja) 1999-06-07

Family

ID=21953040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6101478A Expired - Fee Related JP2902301B2 (ja) 1993-04-15 1994-04-15 出力駆動回路

Country Status (3)

Country Link
US (2) US5347179A (ja)
JP (1) JP2902301B2 (ja)
DE (1) DE4412899C2 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388314B1 (en) 1995-08-17 2002-05-14 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US5748022A (en) * 1995-10-31 1998-05-05 Texas Instruments Incorporated Input circuit
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5898638A (en) * 1997-03-11 1999-04-27 Micron Technology, Inc. Latching wordline driver for multi-bank memory
US5870347A (en) * 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US5963076A (en) * 1997-04-14 1999-10-05 Motorola, Inc. Circuit with hot-electron protection and method
US5802009A (en) * 1997-04-28 1998-09-01 Micron Technology, Inc. Voltage compensating output driver circuit
US5903491A (en) 1997-06-09 1999-05-11 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US6154056A (en) 1997-06-09 2000-11-28 Micron Technology, Inc. Tri-stating address input circuit
US6014759A (en) 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5966038A (en) * 1997-12-15 1999-10-12 Motorola, Inc. Circuit with overvoltage protection
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6111446A (en) 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6094727A (en) 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6345380B1 (en) * 1999-04-30 2002-02-05 International Business Machines Corporation Interconnected integrated circuits having reduced inductance during switching and a method of interconnecting such circuits
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6559690B2 (en) * 2001-03-15 2003-05-06 Micron Technology, Inc. Programmable dual drive strength output buffer with a shared boot circuit
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
GB0310403D0 (en) 2003-05-07 2003-06-11 Broadbent & Sons Ltd Thomas Improvements in and relating to the control of centrifuges
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567963A (ja) * 1991-09-06 1993-03-19 Hitachi Ltd 論理集積回路
JPH06295587A (ja) * 1992-04-29 1994-10-21 Texas Instr Inc <Ti> 負入力アンダーシュートトーレランスを有する出力バッファとその形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4275313A (en) * 1979-04-09 1981-06-23 Bell Telephone Laboratories, Incorporated Current limiting output circuit with output feedback
US4347447A (en) * 1981-04-16 1982-08-31 Mostek Corporation Current limiting MOS transistor driver circuit
US4810969A (en) * 1987-06-23 1989-03-07 Honeywell Inc. High speed logic circuit having feedback to prevent current in the output stage
DE3729926A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Cmos-ausgangsstufe
US4935647A (en) * 1988-10-19 1990-06-19 Vitesse Semiconductor Corporation Group III - V semiconductor devices with improved switching speeds
US5128557A (en) * 1989-05-22 1992-07-07 Ncr Corporation Clamping circuit for data transfer bus
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
GB8920957D0 (en) * 1989-09-15 1989-11-01 Hitech Metal Detectors Ltd Metal detecting apparatus and apparatus for testing metal detecting apparatus
DE4141885C1 (ja) * 1991-12-18 1992-12-24 Siemens Ag, 8000 Muenchen, De

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567963A (ja) * 1991-09-06 1993-03-19 Hitachi Ltd 論理集積回路
JPH06295587A (ja) * 1992-04-29 1994-10-21 Texas Instr Inc <Ti> 負入力アンダーシュートトーレランスを有する出力バッファとその形成方法

Also Published As

Publication number Publication date
US5347179A (en) 1994-09-13
DE4412899C2 (de) 1997-07-10
JP2902301B2 (ja) 1999-06-07
DE4412899A1 (de) 1994-10-27
USRE35764E (en) 1998-04-07

Similar Documents

Publication Publication Date Title
JP2902301B2 (ja) 出力駆動回路
US6225846B1 (en) Body voltage controlled semiconductor integrated circuit
US4769561A (en) Bipolar transistor-field effect transistor composite circuit
US4661723A (en) Composite circuit of bipolar transistors and field effect transistors
JP4558280B2 (ja) 本体スイッチ式ｓｏｉ（絶縁体上シリコン）回路及びその形成方法
CA1206535A (en) Interface circuit
JPH08251014A (ja) ダイナミック論理回路を有する装置及びその装置の製造方法並びに信号の処理方法
WO1998045948A1 (en) Qmos digital logic circuits
US4999523A (en) BICMOS logic gate with higher pull-up voltage
JPH08223026A (ja) アウトプット信号レベルを改善した低電力型スタティック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法
US7005711B2 (en) N-channel pull-up element and logic circuit
JPH03190426A (ja) 集積ＢｉＣＭＯＳ回路
US6784726B2 (en) Method and structure for supply gated electronic components
JP2959449B2 (ja) 出力回路
US4721990A (en) MOS type integrated circuit having charging and discharging transistors
US6552601B1 (en) Method for supply gating low power electronic devices
US4004170A (en) MOSFET latching driver
JPH0786910A (ja) 出力駆動回路
CN113472343A (zh) 一种逻辑门的构建方法
US6975143B2 (en) Static logic design for CMOS
JP3547906B2 (ja) 半導体集積回路装置
JPH06334480A (ja) 半導体集積回路
JPS60236322A (ja) Ｍｏｓトランジスタ回路
JPH09214324A (ja) Ｃｍｏｓ論理回路
JPH1028045A (ja) Ｍｏｓトランジスタ回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080319

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090319

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100319

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120319

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees