JPH06295587A - 負入力アンダーシュートトーレランスを有する出力バッファとその形成方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＤＱ信号レベルが負になったときに、基板に
大電流が流れ込んで基板が破壊しないようにする。 【構成】 出力バッファは第１〜第３トランジスタ１
２，１６，３８を含み、各トランジスタは第１、第２の
電流電極及び制御電極を有する。第１、第２及び第３の
トランジスタの第１の電流電極は出力ノード１４に接続
され、第１のトランジスタの第２の電流電極は基準電圧
に接続され、第２のトランジスタの第２の電流電極はア
ースに接続されている。トランジスタスタック４８，５
０と第３のトランジスタの第２の電流電極とは第１のト
ランジスタの制御電極に接続されている。第３のトラン
ジスタの制御電極はアースに接続されている。インバー
タ２８の入力は制御信号を受信するように接続され、出
力は第２のトランジスタ１６の制御電極に接続されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路の分野に関する
ものである。特に負入力アンダーシュートトーレランス
付きの出力バッファに関するものであって、ＤＱの電圧
レベルかアースに関して負になるときに、大電流が基板
とＤＱボンディングパッドに流れ込むのを防止するため
のものである。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）およびその他の多くの集積回路は、通
常内部回路と外部回路とを接続するために入出力部分に
バッファ回路を持っている。バッファ回路は内部回路に
加えられる外部回路の電圧レベルを内部回路の設計パラ
メータに合うような電圧レベルに変換する。

【０００３】２個以上のメモリ象限を有するＤＲＡＭで
は、通常１象限ごとにバッファを設けて、それをＤＱ信
号を伝達するボンディングパッドに接続する。図１はこ
の目的のために使用される標準的な出力バッファ１０を
示す。標準出力バッファ１０の中で、トランジスタ１２
のソース／ドレーンのうち一方はＶ_ddに接続され、他方
はノード１４に接続されている。トランジスタ１６のソ
ース／ドレーンのうち一方はノード１４に接続されてい
る。ボンディングパッド１８がノード１４に接続されて
いる。トランジスタ１６のソース／ドレーンのうち他方
はアースに接続されている。信号線２０はインバータ２
２の出力をトランジスタ１２のゲートに接続している。
インバータ２２の入力は第１の制御信号を受信するため
に、信号線２４に接続されている。信号線２６はインバ
ータ２８の出力をトランジスタ１６のゲートに接続して
いる。インバータ２８の入力は第２の制御信号を受信す
るために、信号線３０に接続されている。

【０００４】ＤＱ信号がアースに関して負になるという
ことは実際に起こり得ることである。このことが起こる
と、ＤＱ信号レベルと信号線２０の電圧レベルとの差が
Ｖ_TNに近づくので、トランジスタ１２がオンになること
ができる。トランジスタのバイアスのために、大電流が
基板に流れ込む。基板に流れる電流が過剰になると、基
板が破壊することがある。

【０００５】図２は図１の標準的な出力バッファ１０の
欠点を改良した修正型出力バッファ回路３２を示す。修
正型出力バッファ３２では、インバータ２２の出力とト
ランジスタ１２のゲートとの間に抵抗器３４とノード３
６とが挿入されている。修正型出力バッファ３２はまた
トランジスタ３８も含んでおり、そのソース／ドレーン
のうち一方はノード３６に接続され、他方はノード１４
に接続され、ゲートはアースに接続されている。したが
って、ＤＱ信号が負、すなわちアースよりＶ_Tだけ低く
なると、トランジスタ３８が導通して、信号線２０の電
圧レベルも同様に負に引っ張ろうとする。信号線２０の
電圧が低くなると、Ｖ_GS（信号線２０の電圧とＤＱの信
号レベル間）電圧が下がって、トランジスタ１２の駆動
を制限する。その結果信号線２０の電圧はトランジスタ
３８の駆動に対するインバータ２２のプルダウンの駆動
能力の比に依存する。この比は抵抗器３４を直列に入れ
ることにより改良することができる。このことによりイ
ンバータ２２のプルダウン能力を効果的に軽減して、信
号線２０の電圧がＤＱ値−Ｖ_TNにもっと密接に追随する
ことが可能になる。

【０００６】

【発明が解決しようとする課題】能動期間中は信号線２
０をすばやくプルダウンするために、インバータ２２の
プルダウンはかなり大きくつくる。したがって、抵抗器
３４もまた大きくなければならない。更に、インバータ
２２のプルダウンは非常に低いＶ_GS（Ｖ_ssゲートのた
め）を持つトランジスタ３８と争うフルＶ_GSを有するの
で、ノード３６のクランプ能力はノード３６の電圧レベ
ルをＤＱのＶ_TNの範囲内に保つのに不充分である。した
がって、ノード３６の電圧レベルをＤＱのＶ_TNの範囲内
に保つことができる負ＤＱ電圧入力レベル回路が依然と
して必要である。

【０００７】

【課題を解決するための手段】本発明は負入力アンダー
シュートトーレランスを有する出力バッファを開示す
る。この回路は３個のＮチャネルトランジスタと、イン
バータと、２個のトランジスタプルダウンスタックとを
含む。各トランジスタのソース／ドレーンのうち一方は
共にボンディングパッドに接続されていて、ＤＱ電圧レ
ベルを受ける。第１のトランジスタのソース／ドレーン
のうち他方はＶｏｌｄに接続され、第２のトランジスタ
のソース／ドレーンのうち他方は第１のトランジスタの
ゲートに接続されている。第３のトランジスタのソース
／ドレーンのうち他方はアースに接続されている。２個
のＮチャネルトランジスタ・プルダウンスタックは第１
の制御信号を伝達する信号線を第１のトランジスタのゲ
ートに接続している。第２のトランジスタのゲートはア
ースに接続されている。第２の制御信号を伝達する第２
の信号線は、第３のトランジスタのゲートに接続されて
いる。

【０００８】本発明はＤＱ信号レベルがアースに関して
負になったときに、出力バッファによって大電流が基板
に入力して基板が破壊するのを防止するものである。更
に本発明はＶ_ddからＤＱに流れる電流も減らす。

【０００９】

【実施例】発明の特徴と考えられる新規な要点は請求の
範囲に記載してあるが、発明の他の特徴とその利点およ
び発明それ自身をよく理解していただくために、以下図
面を参照しながら発明の実施例を詳細に説明する。以下
の詳しい説明は負入力アンダーシュートトーレランスを
有する出力バッファを得るための技術に関するものであ
って、標準的な出力バッファを用いたときに基板に流れ
こむ大電流に伴う基板の破壊を防止するためのものであ
る。

【００１０】図３に示すように本発明の好ましい一実施
例では、図２に示した修正型出力バッファ３２のインバ
ータ２２と抵抗器３４とが、トランジスタ４２と４６か
ら成るインバータとＮチャネルプルダウンスタックによ
り置き換えられており、これによってノード３６の電圧
をＤＱのＶ_TN以内に保つことができる負入力アンダーシ
ュートトーレランス付きの出力バッファ４０を実現して
いる。図３において、トランジスタ１２のソース／ドレ
ーンのうち一方はＶ_ddに接続されており、他方はノード
１４に接続されている。トランジスタ１６のソース／ド
レーンのうち一方はノード１４に接続されている。ボン
ディングパッド１８はノード１４に接続されている。ト
ランジスタ１６のソース／ドレーンのうち他方にアース
に接続されている。

【００１１】トランジスタ４２のソース／ドレーンのう
ち一方はＶ_ddに、他方はノード４４に接続されている。
トランジスタ４６のソース／ドレーンのうち一方はノー
ド４４に、他方はアースに接続されている。トランジス
タ４２と４６のゲートは信号線２４に接続されて、第１
の制御信号を受信するようになっている。信号線２０は
ノード４４とトランジスタ１２のゲートとを接続してい
る。信号線２０はノード３６と４７とを含む。トランジ
スタ３８のソース／ドレーンのうち一方はノード３６
に、他方はノード１４にそれぞれ接続されている。トラ
ンジスタ４８のソース／ドレーンのうち一方はノード４
７に、他方はトランジスタ５０のソース／ドレーンのう
ちの一方にそれぞれ接続されている。トランジスタ５０
のソース／ドレーンのうち他方はアースに接続されてい
る。トランジスタ４８のゲートはトランジスタ４６のゲ
ートに接続され、トランジスタ５０のゲートは出力イネ
ーブル（ＤＥ）制御信号を受信するように接続されてい
る。信号線２６はインバータ２８の出力とトランジスタ
１６のゲートとを接続している。インバータ２８の入力
は信号線３０に接続され、第２の制御信号を受信するよ
うになっている。

【００１２】トランジスタ４２と４６とでインバータを
形成し、トランジスタ４８と５０とでＮチャネルプルダ
ウンスタックを形成している。ＤＱが負のときにトラン
ジスタ３８と戦うのがトランジスタ４６の駆動能力であ
る。トランジスタ４６と並列にトランジスタ４８と５０
とがあって、これらはＮＡＮＤを形成している。出力が
アクティブになるとき、制御信号ＤＥ（出力イネーブ
ル）がハイになって、トランジスタ５０が信号線２０の
電圧をプルダウンする。図２の修正型の場合には直列に
接続された抵抗器の負効果の働らきをする。

【００１３】活性の場合に、トランジスタ４８と５０は
信号線２０上の電圧のプルダウンが行われないように作
用する。不活性の場合には（出力は３種類の状態がなけ
ればならない）、制御信号ＤＥがトランジスタ４８と５
０から成るスタックをディスエーブルにすることによ
り、小さいトランジスタ４６が信号線２０の電圧を低く
保ち続ける。それからトランジスタ３８の駆動能力に対
するトランジスタ４６の保持能力を調整することによっ
て、負のＤＱ電圧入力レベルを指定することができる。
トランジスタ３８の能力がトランジスタ４６を上まわる
ので、信号線２０の電圧はＤＱによく追随するはずであ
る。

【００１４】図４のブロック図は本発明を適用すること
ができる半導体メモリ装置を示す。例示した装置５２は
いわゆる４メガビットのダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）である。好ましい構造によれ
ば、この装置は５４ａ，５４ｂ，５４ｃ，５４ｄと名付
けられた４個の同一の論理データブロックに分割されて
いる。各ブロック５４は１メガビットの大きさであり、
１，０４８，５７６個のメモリセルが行列のアレイを成
して配列されている。

【００１５】メモリ装置５２では入力バッファ（行アド
レスバッファ５６と列アドレスバッファ５８）がアドレ
ス入力（１Ｍ×４ＤＲＡＭの場合Ａ０−Ａ９、または４
Ｍ×１ＤＲＡＭの場合Ａ０−Ａ１０）、行デコーダ６０
と列デコーダ６２、タイミングと制御回路６４、および
入出力回路６６とに接続されている。タイミングと制御
回路６４はまたデータ入力６８とデータ出力７０にも接
続されている。動作は入力ピンであるＲＡＳ，ＤＡＳ，
Ｗ，およびＤＥによって制御される。電源はＶ _ddとＶ_ss
端子から供給される。本発明の好ましい実施例では、入
出力部６６の内部に負ＤＱ電圧入力アンダシュートトー
レランスを有する出力バッファ４０が含まれている。

【００１６】以上本発明を好ましい一実施例について説
明したが、このことは限定的意味を持つものではない。
例えば、４ＭＤＲＡＭの入出力部に負入力アンダーシュ
ートトーレランスを有する出力バッファが含まれる例を
示したが、他のＤＲＡＭ、他のメモリ装置、またはメモ
リでない装置の入出力部においても利用することができ
る。本明細書を参考にすれば、例示した実施例の各種の
修正や他の実施例などは当業者にとって明らかであろ
う。したがって、請求の範囲は本発明の技術的思想の範
囲内にあるそうした修正例や実施例を包含するものであ
る。

【００１７】以上の説明に関して更に以下の項を開示す
る。 （１）第１と第２と第３のトランジスタと、トランジス
タスタックと、インバータと、制御手段とを含み、前記
第１と第２と第３のトランジスタは、各々が第１と第２
の電流電極と制御電極とを有し、第１と第２と第３のト
ランジスタの第１の電流電極が出力ノードに接続されて
いて、第１のトランジスタの第２の電流電極が基準電圧
に接続されていて、第２のトランジスタの第２の電流電
極がアースに接続されていることと、前記トランジスタ
スタックと前記第３のトランジスタの第２の電流電極と
が前記第１のトランジスタの制御電極に接続されてい
て、前記第３のトランジスタの制御電極がアースに接続
されていることと、前記インバータは制御信号を受信す
るように接続されている入力と、前記第２のトランジス
タの制御電極に接続されている出力とを有することと、
前記制御手段は前記第１のトランジスタをイネーブルま
たはディスエーブルにするために、前記第１のトランジ
スタの制御電極に接続されていることと、を特徴とす
る、出力バッファ装置。

【００１８】（２）第１項記載の装置において、前記制
御手段は第１の制御信号に感応することを特徴とする、
出力バッファ装置。

【００１９】（３）第１項記載の装置において、前記第
１と第２と第３のトランジスタはＮチャネルであること
を特徴とする、出力バッファ装置。

【００２０】（４）第２項記載の装置において、前記ト
ランジスタスタックは第４と第５のトランジスタから成
ることを特徴とする、出力バッファ装置。

【００２１】（５）第４項記載の装置において、前記第
４と第５のトランジスタはＮチャネルであって、各々が
第１と第２の電流電極と制御電極とを有することを特徴
とする、出力バッファ装置。

【００２２】（６）第５項記載の装置において、前記第
４のトランジスタの第１の電流電極は前記第１のトラン
ジスタの制御電極に接続されていることと、前記第４の
トランジスタの制御電極は前記制御手段に接続されてい
ることと、前記第４のトランジスタの前記第２の電流電
極は前記第５のトランジスタの第２の電流電極に接続さ
れていることと、前記第５のトランジスタの制御電極は
第３の制御信号を受信するように接続されていること
と、を特徴とする、出力バッファ装置。

【００２３】（７）第６項記載の装置において、前記第
３の制御信号は出力イネーブル（ＤＥ）信号であること
を特徴とする、出力バッファ装置。

【００２４】（８）第１項記載の装置において、前記基
準電圧はＶ_ddであることを特徴とする、出力バッファ装
置。

【００２５】（９）第１項記載の装置において、前記制
御手段はインバータであることを特徴とする、出力バッ
ファ装置。

【００２６】（１０）第４項記載の装置において、前記
制御手段は第６と第７のトランジスタを含み、各トラン
ジスタは第１と第２の電流電極と制御電極とを有するこ
とを特徴とする、出力バッファ装置。

【００２７】（１１）第１０項記載の装置において、前
記６番目のトランジスタの第１の電流電極は基準電圧に
接続されていることと、前記７番目のトランジスタの第
１の電流電極はアースに接続されていることと、前記６
番目と７番目の第２の電流電極は前記第１のトランジス
タの制御電極に接続されていることと、前記７番目のト
ランジスタの制御電極は前記４番目のトランジスタの制
御電極に接続されていることと、前記６番目と７番目の
トランジスタの制御電極は１番目の制御信号を受信する
ように接続されていることとを特徴とする、出力バッフ
ァ装置。

【００２８】（１２）第１０項記載の装置において、前
記６番目のトランジスタはＰチャネルであり、７番目の
トランジスタはＮチャネルであることを特徴とする、出
力バッファ装置。

【００２９】（１３）第１項記載の装置において、前記
出力ノードはボンディングパッドに接続されていること
を特徴とする、出力バッファ装置。

【００３０】（１４）第１３項記載の装置において、前
記ボンディングパッドはＤＱ信号レベルを受けることを
特徴とする、出力バッファ装置。

【００３１】（１５）制御電極と、基準電圧に接続され
ている第１の電流電極と、出力端子に接続されている第
２の電流電極とを有する第１のトランジスタと、制御電
極と、アースに接続されている第１の電流電極と、前記
出力端子に接続されている第２の電流電極とを有する第
２のトランジスタと、アースに接続されている制御電極
と、前記第１のトランジスタの制御電極に接続されてい
る第１の電流電極と、前記出力端子に接続されている第
２の電流電極とを有する第３のトランジスタと、前記第
１のトランジスタの制御電極に接続されている２個のト
ランジスタスタックと、制御信号を受信するように接続
されている入力と、前記第２のトランジスタの制御電極
に接続されている出力とを有するインバータと、前記第
１のトランジスタをイネーブルまたはディスエーブルに
するために前記第１のトランジスタの制御電極に接続さ
れている制御手段と、を含むことを特徴とする、出力バ
ッファ装置。

【００３２】（１６）各々が第１と第２の電流電極と制
御電極とを有する第１と第２と第３のトランジスタを形
成し、第１と第２と第３のトランジスタの第１の電流電
極を出力ノードに接続し、第１のトランジスタの第２の
電流電極を基準電圧に接続し、第２のトランジスタの第
２の電流電極をアースに接続することと、トランジスタ
スタックを形成し、前記第３のトランジスタの第２の電
流電極を前記第１のトランジスタの制御電極に接続し、
前記第３のトランジスタの制御電極をアースに接続する
ことと、インバータを形成し、その入力が制御信号を受
信するように接続し、その出力を前記第２のトランジス
タの制御電極に接続することと、前記第１のトランジス
タをイネーブルまたはディスエーブルにするための制御
手段を形成し、前記第１のトランジスタの制御電極に接
続することと、を含むことを特徴とする、出力バッファ
装置の形成方法。

【００３３】（１７）負入力アンダーシュートトーレラ
ンスを有する出力バッファは、出力バッファの駆動トラ
ンジスタをイネーブルまたはディスエーブルにするため
に、インバータ４２と４６とＮチャネルスタック４８と
５０とを含む。出力バッファは第１（１２）と第２（１
６）と第３（３８）のトランジスタを含み、各トランジ
スタは第１と第２の電流電極と制御電極とを有する。第
１と第２と第３のトランジスタの第１の電流電極は出力
ノード１４に接続され、第１のトランジスタの第２の電
流電極は基準電圧に接続され、第２のトランジスタの第
２の電流電極はアースに接続されている。トランジスタ
スタック４８と５０と第３のトランジスタの第２の電流
電極とは第１のトランジスタの制御電極に接続されてい
る。第３のトランジスタの制御電極はアースに接続され
ている。インバータ２８の入力は制御信号を受信するよ
うに接続され、出力は第２のトランジスタ１６の制御電
極に接続されている。

【図面の簡単な説明】

【図１】集積回路に用いられる標準的な出力バッファの
回路図。

【図２】集積回路に用いられる修正型標準出力バッファ
の回路図。

【図３】本発明の一実施例である負ＤＱ電圧入力レベル
回路の回路図。

【図４】本発明による負ＤＱ電圧入力レベル回路が採用
されるメモリ装置のブロック図。

【符号の説明】

１２，１６，３８ 出力駆動用トランジスタ １４ 出力ノード １８ ボンディングパッド ２８ インバータ ４８，５０ トランジスタスタック ４２，４６ インバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１と第２と第３のトランジスタと、ト
   ランジスタスタックと、インバータと、制御手段とを含
   み、 前記第１と第２と第３のトランジスタは、各々が第１と
   第２の電流電極と制御電極とを有し、第１と第２と第３
   のトランジスタの第１の電流電極が出力ノードに接続さ
   れていて、第１のトランジスタの第２の電流電極が基準
   電圧に接続されていて、第２のトランジスタの第２の電
   流電極がアースに接続されていることと、 前記トランジスタスタックと前記第３のトランジスタの
   第２の電流電極とが前記第１のトランジスタの制御電極
   に接続されていて、前記第３のトランジスタの制御電極
   がアースに接続されていることと、 前記インバータは制御信号を受信するように接続されて
   いる入力と、前記第２のトランジスタの制御電極に接続
   されている出力とを有することと、 前記制御手段は前記第１のトランジスタをイネーブルま
   たはディスエーブルにするために、前記第１のトランジ
   スタの制御電極に接続されていることと、を特徴とす
   る、出力バッファ装置。
2. 【請求項２】 各々が第１と第２の電流電極と制御電極
   とを有する第１と第２と第３のトランジスタを形成し、
   第１と第２と第３のトランジスタの第１の電流電極を出
   力ノードに接続し、第１のトランジスタの第２の電流電
   極を基準電圧に接続し、第２のトランジスタの第２の電
   流電極をアースに接続することと、 トランジスタスタックを形成し、前記第３のトランジス
   タの第２の電流電極を前記第１のトランジスタの制御電
   極に接続し、前記第３のトランジスタの制御電極をアー
   スに接続することと、 インバータを形成し、その入力が制御信号を受信するよ
   うに接続し、その出力を前記第２のトランジスタの制御
   電極に接続することと、 前記第１のトランジスタをイネーブルまたはディスエー
   ブルにするための制御手段を形成し、前記第１のトラン
   ジスタの制御電極に接続することと、を含むことを特徴
   とする、出力バッファ装置の形成方法。