KR100640582B1 - 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼 - Google Patents

데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼 Download PDF

Info

Publication number
KR100640582B1
KR100640582B1 KR1020040061959A KR20040061959A KR100640582B1 KR 100640582 B1 KR100640582 B1 KR 100640582B1 KR 1020040061959 A KR1020040061959 A KR 1020040061959A KR 20040061959 A KR20040061959 A KR 20040061959A KR 100640582 B1 KR100640582 B1 KR 100640582B1
Authority
KR
South Korea
Prior art keywords
output
voltage level
driver
input data
data
Prior art date
Application number
KR1020040061959A
Other languages
English (en)
Other versions
KR20060013127A (ko
Inventor
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040061959A priority Critical patent/KR100640582B1/ko
Publication of KR20060013127A publication Critical patent/KR20060013127A/ko
Application granted granted Critical
Publication of KR100640582B1 publication Critical patent/KR100640582B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Logic Circuits (AREA)

Abstract

데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈 드레인 출력 버퍼가 개시된다. 본 발명의 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 제 1 드라이버, 적어도 하나의 제 2 드라이버 및 제어부를 구비한다. 제 1 드라이버는 입력 데이터에 응답하여 출력 노드의 전압 레벨을 선택적으로 제어한다. 적어도 하나의 제 2 드라이버는 제 1 및 제 2 상태를 가지며, 제 2 상태에서 상기 출력 노드의 전압 레벨을 제 1의 하이 전압 레벨로 제어하고 제 1 상태에서 상기 출력 노드의 전압 레벨을 상기 제 1의 하이 전압 레벨보다 낮은 제 2의 하이 전압 레벨로 제어한다. 제어부는 상기 출력 노드의 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되는지를 결정하고, 상기 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어한다. 본 발명에 따른 출력 버퍼는 풀 업(pull up) 동작이나 풀 다운(pull down) 동작의 경우에 출력 버퍼에서 출력되는 출력 데이터의 스윙 폭을 증가시키면서 동시에 출력 데이터 스큐를 감소시키는 장점이 있으며, 또한 오픈 드레인 방식의 출력 버퍼에서도 출력 버퍼의 스트렝스(strength)를 증가시킬 수 있는 장점이 있다.

Description

데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈 드레인 출력 버퍼{Open drain output buffer capable of reducing channel skew based on data pattern}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 일반적인 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
도 1(b)는 도 1의 칩 내부에서 발생되는 입력 데이터와 칩 외부로 출력되는 데이터의 레벨을 도시한 파형도이다.
도 2(a)는 입력 데이터의 논리값이 두개의 연속적인 1 에서 0 으로 천이되는 경우 도 1(a)의 출력 버퍼의 출력 데이터를 나타내는 파형도이다.
도 2(b)는 연속적으로 세 개의 입력 데이터가 1 로 입력된 후 0 으로 천이되는 경우 도 1(a)의 출력 버퍼의 출력 데이터를 나타내는 파형도이다.
도 3(a)는 연속적으로 두 개의 입력 데이터가 0 으로 입력된 후 1 로 천이되는 경우 도 1(a)의 출력 버퍼의 출력 데이터를 나타내는 파형도이다.
도 3(b)는 연속적으로 세 개의 입력 데이터가 0 으로 입력된 후 1 로 천이되는 경우 도 1(a)의 출력 버퍼의 출력 데이터를 나타내는 파형도이다.도 4는 본 발명의 실시예에 따른 엔모스 오픈 드레인 방식의 출력 버퍼 시스템을 나타내는 회로도이다.
도 5는 입력 데이터의 패턴에 따라서 출력 데이터(DOUT)의 출력전압을 도시한 것이다.
도 6은 세 개의 연속적인 입력 데이터를 이용하는 오픈 드레인 방식의 출력 버퍼 시스템을 나타내는 회로도이다.
본 발명은 출력 버퍼에 관한 것으로서 특히 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈 드레인(open drain) 방식의 출력 버퍼에 관한 것이다.
도 1(a)는 일반적인 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
오픈 드레인 방식의 출력 버퍼(100)는 출력 패드(120)를 구비하는 엔모스 오픈 드레인 방식 출력 버퍼(110)를 구비한다. 출력 패드(120)는 채널(130)과 터미네이션 저항(RTERM)을 통하여 터미네이션 전원(VTERM)에 연결된다. 여기서 채널(130)은 오픈 드레인 방식 출력 버퍼(110) 및 다른 통신 장치를 구비하는 장치의 버스나 또는 버스의 부분을 나타낸다.
오픈 드레인(open drain)방식의 출력 버퍼는 N형 모스 트랜지스터(MN)로 구성된다. N형 모스 트랜지스터(MN)의 드레인은 터미네이션 저항(Rterm)을 통하여 터미네이션 전원(Vterm)에 연결되며 소스는 접지전원(VSS)에 연결된다. N형 모스 트랜지스터(MN)의 게이트는 입력 데이터(DIN)에 연결된다. 입력 데이터(DIN)의 논리 값이 1 이면 N 형 모스트랜지스터(MN)가 턴 온 되어 터미네이션 전원(Vterm)과 접지전원(VSS) 사이에 풀 다운(full down) 전류(I)가 흐르고 이에 의해서 채널(130)에 흐르는 출력 데이터(DOUT)의 출력전압 VOL = Vterm - I*Rterm 이 형성된다.
입력 데이터(DIN)의 논리 값이 0 이면 N 형 모스트랜지스터(MN)가 턴 오프 되어 터미네이션 전원(Vterm)이 출력노드(130)에 인가되어 VOH = Vterm 이 형성된다. 채널의 출력전압(VOH)이 채널에 전송되어 다른 반도체 장치로 전송된다.
도 1(b)는 도 1의 칩 내부에서 발생되는 입력 데이터와 칩 외부로 출력되는 데이터의 레벨을 도시한 파형도이다.
또한 오픈 드레인 방식의 출력 버퍼는 높은 전압 레벨을 가지는 전원 전압(VDD)(예를 들어 1.8V)과 낮은 전압 레벨을 가지는 터미네이션 전원(예를 들어 1.0V) 사이에 연결되는 피모스 트랜지스터(미도시)를 구비하는 피모스 오픈 드레인 타입 출력 버퍼(미도시)도 존재한다.
피모스 트랜지스터(미도시)는 출력 패드, 채널 및 터미네이션 저항을 통하여 터미네이션 전원에 연결된다. 여기서 논리 0을 나타내는 입력 데이터(DIN)의 전압 레벨은 논리 0을 나타내는 출력 데이터(DOUT)의 전압 레벨을 발생시키고 논리 1을 나타내는 입력 데이터(DIN)의 전압 레벨은 논리 1을 나타내는 출력 데이터(DOUT)의 전압 레벨을 발생시킨다. 그런데, 앞서 설명된 오픈 드레인 타입 출력 버퍼들은 ISI(Intersymbol Interference) 현상에 의해서 영향을 받는 문제가 있다. ISI(Intersymbol Interference) 현상은 출력 데이터의 상승시간(rising time) 및 하강시간(falling time)이 클럭 신호의 주기보다 길 때, 채널에서 출력 데이터가 충분히 안정화되기 전에 다음 출력 데이터가 출력됨으로써 채널에서 출력 데이터의 파형이 왜곡되는 현상이다.
즉, 현재 출력 데이터의 파형이 이전에 출력된 신호 패턴에 따라서 변형되는 현상이다. 예를 들어 구체적으로 설명하면 다음과 같다.
도 2(a)는 입력 데이터의 논리값이 두개의 연속적인 1 에서 0 으로 천이되는 경우 도 1(a)의 출력 버퍼(100)의 출력 데이터를 나타내는 파형도이다.
도 2(a)에서 출력 데이터(DOUT)의 감쇠가 A 로 표시되어 있다. 입력 데이터의 논리 값이 0 과 1 로 반복(toggle)되는 경우에 출력 노드의 출력 데이터(DOUT)는 VOH = Vterm-A 로서 출력 장치의 구동능력인 Vterm 레벨에서 A 크기 만큼 감쇠되고 VOL = Vterm-I*Rterm + A 로서 A 만큼 감쇠된다. 즉 출력 데이터는 VOH와 VOL사이를 스윙(swing)한다. 출력 데이터(DOUT)의 기준 전압(Vref)과 관련된 출력 데이터(DOUT)의 전압 레벨에 근거하여 출력 데이터(DOUT)의 논리 상태가 결정된다. 도 2(a)를 참조하면, 논리 값이 1 인 입력 데이터(DIN)가 연속적으로 두개가 입력되는 경우 N 형 모스 트랜지스터의 턴-온 시간이 증가되고 채널에서 출력 데이터(DOUT)의 감쇠 크기가 (A-△1)로 감소된다.
이것은 출력 데이터(DOUT)가 하나의 논리 레벨에서 다른 논리 레벨로 전환될 때 출력 데이터(DOUT)가 기준 전압(Vref)보다 크거나 작게 천이 되는데 걸리는 시간인 데이터 천이 시간을 길게 만든다.
도 2(b)는 논리 값이 1 인 입력 데이터가 연속적으로 세 개가 입력되는 경우 채널에서 출력 데이터(DOUT)의 감쇠크기가 (A-△2)로서 더욱 감소되는 것을 나타낸다. 도 2(a)의 두 개의 연속적인 1에서 0으로 전환되는 경우보다 감쇠 크기가 (A-△2)가 더욱 감소된다.
입력 데이터(DIN)의 논리 값이 0 과 1 사이를 반복하여 입력되는 경우와 논리 값이 1 인 입력 데이터가 연속적으로 입력된 후 0 으로 천이되는 경우 출력 데이터(DOUT)의 파형이 다르고 이에 의해서 데이터 패턴에 의존하는 스큐(pattern-dependent data skew)가 발생되는 문제가 있다.도 3(a)는 입력 데이터(DIN)의 논리 값이 연속적인 0 에서 1 로 천이 되는 경우 도 1(a)의 출력 버퍼의 출력 데이터를 나타내는 파형도이다.
입력 데이터의 논리 값이 0 과 1 로 반복(toggle)되는 경우에 출력 노드의 출력 데이터의 VOH = Vterm-A 로서 출력 장치의 구동능력인 Vterm에서 A 크기만큼 감쇠되고 VOL = Vterm-I*Rterm + A 로서 A 만큼 감쇠된다. 반면에 입력 데이터(DIN)의 논리 값이 0 인 입력 데이터(DIN)가 연속적으로 두 개가 입력되는 경우 출력 장치의 N 형 모스 트랜지스터의 턴-오프 시간이 증가되고 채널에서 출력 데이터(DOUT)의 감쇠 크기가 A에서 A-△1로 감소한다. 그 결과, 출력 데이터(DOUT)의 천이 시간은 도 2(a)에서와 유사한 방식으로 왜곡된다.
도 3(b)는 논리 값이 0 인 입력 데이터(DIN)가 연속적으로 세 개가 입력되는 경우 채널에서 출력 데이터(DOUT)의 감쇠크기가 A에서 A-△2로서 더욱 감소한다.
따라서 입력 데이터(DIN)의 논리 값이 0 와 1 사이를 반복하여 입력되는 경우와 논리 값이 0 인 입력 데이터(DIN)가 연속적으로 입력된 후 1 로 천이 되 는 경우 출력노드의 데이터 파형이 다르고 이에 의해서 데이터 패턴에 의존하는 스큐(pattern-dependent data skew)가 발생되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 출력 버퍼의 풀 업(pull up) 동작이나 풀 다운(pull down) 동작의 경우에 출력 버퍼에서 출력되는 출력 데이터의 스윙 폭을 증가시키면서 동시에 출력 데이터 스큐를 감소시키는 오픈 드레인 방식의 출력 버퍼를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 제 1 드라이버, 적어도 하나의 제 2 드라이버 및 제어부를 구비한다.제 1 드라이버는 입력 데이터에 응답하여 출력 노드의 전압 레벨을 선택적으로 제어한다. 적어도 하나의 제 2 드라이버는 제 1 및 제 2 상태를 가지며, 제 2 상태에서 상기 출력 노드의 전압 레벨을 제 1의 하이 전압 레벨로 제어하고 제 1 상태에서 상기 출력 노드의 전압 레벨을 상기 제 1의 하이 전압 레벨보다 작은 제 2의 하이 전압 레벨로 제어한다. 제어부는 상기 출력 노드의 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되는지를 결정하고, 상기 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어한다.
상기 제어부는 상기 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 상기 출력 데이터의 전압 레벨이 제 어되기 전에 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어한다.
상기 적어도 하나의 제 2 드라이버는 제 1 서브 드라이버를 구비하고, 상기 제어부는 두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 두 개의 연속적인 하이 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 1 서브 드라이버를 상기 제 1 상태에 있도록 제어하는 제 1 결정 제어 회로를 구비한다.
상기 적어도 하나의 제 2 드라이버는 제 2 서브 드라이버를 더 구비하고, 상기 제어부는 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 세 개의 연속적인 하이 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 2 서브 드라이버를 상기 제 1 상태에 있도록 제어하는 제 2 결정 제어 회로를 더 구비한다. 상기 제 1 결정 제어 회로는 두 개의 이전 입력 데이터에 응답하여 두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 두 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 1 서브 드라이버를 제어한다.
상기 제 2 결정 제어 회로는 세 개의 이전 입력 데이터에 근거하여 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 세 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 2 서브 드라이버를 제어한다.
상기 제 1 결정 제어 회로는 상기 두 개의 이전 입력 데이터를 반전 논리합 하는 반전 논리합 수단, 상기 반전 논리합 수단의 출력과 상기 현재의 입력 데이터 를 논리합 하는 논리합 수단 및 상기 논리합 수단의 출력과 전원 전압을 논리곱 하여 상기 제 1 서브 드라이버를 제어하는 논리곱 수단을 구비한다.
상기 제 2 결정 제어 회로는 상기 세 개의 이전 입력 데이터를 반전 논리합 하는 반전 논리합 수단, 상기 반전 논리합 수단의 출력과 상기 현재의 입력 데이터를 논리합 하는 논리합 수단 및 상기 논리합 수단의 출력과 전원 전압을 논리곱 하여 상기 제 2 서브 드라이버를 제어하는 논리곱 수단을 구비한다.
상기 제어부는 세 개의 이전 입력 데이터를 저장하는 래치 회로를 더 구비한다. 상기 제어부는 현재의 입력 데이터 및 적어도 두 개의 이전 입력 데이터에 근거하여 상기 출력 노드의 전압 레벨을 결정하고 상기 제 1 및 제 2 드라이버를 제어한다.
상기 제어부는 두 개의 이전 입력 데이터를 저장하는 래치 회로를 더 구비한다. 상기 제어부는 적어도 두 개의 연속적인 하이 전압 레벨의 출력 데이터가 발생되지 아니하는 경우 현재의 입력 데이터에 응답하여 상기 제 2 드라이버의 상태를 제어한다.
상기 제 1 상태 및 상기 제 2 상태를 구비하는 적어도 하나의 제 3 드라이버를 더 구비하고, 상기 제 3 드라이버는 상기 제 1 상태에 있을 경우 상기 출력 노드의 전압 레벨을 제 1의 로우 전압 레벨로 제어하고, 상기 제 2 상태에 있을 경우 상기 출력 노드의 전압 레벨을 상기 제 1의 로우 전압 레벨보다 높은 제 2의 로우 전압 레벨로 제어한다. 상기 제어부는 상기 출력 데이터의 전압 레벨이 두 번 연속적으로 로우 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 상기 출력 데이터 의 전압 레벨이 제어되기 전에 상기 제 3 드라이버가 제 2 상태에 있도록 제어한다.
상기 적어도 하나의 제 3 드라이버는 제 3 서브 드라이버를 구비하고, 상기 제어부는 두 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 두 개의 연속적인 로우 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 3 서브 드라이버를 상기 제 2 상태에 있도록 제어하는 제 3 결정 제어 회로를 구비한다.
상기 적어도 하나의 제 3 드라이버는 제 4 서브 드라이버를 더 구비하고, 상기 제어부는 세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 세 개의 연속적인 로우 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 4 서브 드라이버를 상기 제 2 상태에 있도록 제어하는 제 4 결정 제어 회로를 더 구비한다. 상기 제 3 결정 제어 회로는 두 개의 이전 입력 데이터에 응답하여 두 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 두 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 3 서브 드라이버를 제어한다.
상기 제 4 결정 제어 회로는 세 개의 이전 입력 데이터에 근거하여 세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 세 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 4 서브 드라이버를 제어한다.
상기 제 3 결정 제어 회로는 상기 두 개의 이전 입력 데이터를 반전 논리곱 하는 반전 논리곱 수단, 상기 현재의 입력 데이터와 접지 전압을 논리합 하는 논리합 수단 및 상기 반전 논리곱 수단의 출력과 상기 논리합 수단의 출력을 논리곱 하는 논리곱 수단을 구비한다. 상기 제 4 결정 제어 회로는 상기 세 개의 이전 입력 데이터를 반전 논리곱 하는 반전 논리합 수단, 상기 현재의 입력 데이터와 접지 전압을 논리합 하는 논리합 수단 및 상기 반전 논리곱 수단의 출력과 상기 논리합 수단의 출력을 논리곱 하는 논리곱 수단을 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 제 1 드라이버, 적어도 하나의 제 2 드라이버 및 제어부를 구비한다.
제 1 드라이버는 입력 데이터에 응답하여 출력 노드의 전압 레벨을 선택적으로 제어한다. 적어도 하나의 제 2 드라이버는 제 1 및 제 2 상태를 가지며, 제 2 상태에서 상기 출력 노드의 전압 레벨을 제 1의 하이 전압 레벨로 제어하고 제 1 상태에서 상기 출력 노드의 전압 레벨을 상기 제 1의 하이 전압 레벨보다 낮은 제 2의 하이 전압 레벨로 제어한다.
제어부는 하이 전압 레벨을 가지는 출력 데이터가 로우 전압 레벨을 가지는 출력 데이터로 전환되는 천이가 상기 출력 노드에서 발생되는 지를 결정하고, 상기 천이가 발생되면 상기 제 2 드라이버가 제 1 상태에 있도록 제어한다.
상기 하이 전압 레벨의 출력 데이터는 적어도 두 개의 연속적인 하이 전압 레벨의 출력 데이터이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 오픈 드레 인 방식의 출력 버퍼는 드라이버 회로 및 제어부를 구비한다.
드라이버 회로는 출력 노드의 전압 레벨을 제어하는 적어도 두 개의 드라이버들을 구비한다.
제어부는 적어도 두 번의 연속적인 하이 전압 레벨의 출력 데이터가 출력 노드에서 발생되는 지를 결정하고, 하이 전압 레벨의 출력 데이터가 로우 전압 레벨의 출력 데이터로 전환되는 천이가 발생되기 전에 상기 출력 노드의 출력 데이터의 하이 전압 레벨을 소정의 전압 레벨로 감소시키도록 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 드라이버 회로 및 제어부를 구비한다.
드라이버 회로는 출력 노드의 전압 레벨을 제어하는 적어도 두 개의 드라이버들을 구비한다.
제어부는 출력 노드에서 하이 전압 레벨의 출력 데이터가 로우전압 레벨의 출력 데이터로 전환되는 천이가 발생되는 지를 결정하고, 하이 전압 레벨의 출력 데이터가 로우 전압 레벨의 출력 데이터로 전환되는 천이가 발생되면 상기 드라이버 회로가 출력 노드의 전압 레벨을 좀 더 빠르게 감소시키도록 제어한다. 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 엔모스 오픈 드레인 방식의 출력 버퍼 시스템을 나타내는 회로도이다.본 실시예에서, 입력 데이터(DIN)의 로우 전압 레벨은 논리 0을 나타내고 하이 전압 레벨은 논리 1을 나타낸다. 로우 전압 레벨은 엔모스 트랜지스터를 턴 오프 시키기에 충분한 전압 레벨이고 하이 전압 레벨은 엔모스 트랜지스터를 턴 온 시키기에 충분한 전압 레벨이다.
본 발명에 따른 엔모스 오픈 드레인 방식의 출력 버퍼 시스템은 출력 패드(POUT)를 구비하는 엔모스 오픈 드레인 방식의 출력 버퍼(400)를 구비한다. 출력 패드(POUT)는 출력 노드(NOUT)와 채널(460)에 연결되고 터미네이션 저항(RTERM)을 통하여 전압원(VTERM)(터미네이션 전압이라고 불리운다)에 연결된다. 채널(460)은 오픈 드레인 방식의 출력 버퍼(400)가 다른 장치와 통신하기 위한 버스 또는 버스의 부분을 나타낸다.
엔모스 오픈 드레인 방식의 출력 버퍼(400)는 출력 패드(POUT), 드라이버 회로(410) 및 제어부(420)를 구비한다. 출력 노드(NOUT)는 채널(460)의 임의의 곳에 위치한다. 출력 노드(NOUT)의 전압 레벨과 출력 패드(POUT)의 전압 레벨은 동일하다.드라이버 회로(410)는 제 1 드라이버(DRV1) 및 적어도 하나의 제 2 드라이버를 구비한다. 제 1 드라이버(DRV1)는 입력 데이터(DIN)에 응답하여 출력 노드(NOUT)의 전압 레벨을 선택적으로 제어한다.
적어도 하나의 제 2 드라이버는 제 1 및 제 2 상태를 가지며, 제 2 상태에서 출력 노드(NOUT)의 전압 레벨을 제 1의 하이 전압 레벨로 제어하고 제 1 상태에서 출력 노드(NOUT)의 전압 레벨을 상기 제 1의 하이 전압 레벨보다 낮은 제 2의 하이 전압 레벨로 제어한다. 여기서, 제 2 드라이버의 제 1 상태는 제 2 드라이버가 턴 온 된 상태이며, 제 2 상태는 턴 오프 된 상태를 의미한다.
제어부(420)는 출력 노드(NOUT)의 출력 데이터(DOUT)의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되는지를 결정하고, 출력 데이터(DOUT)의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 제 2 드라이버가 제 1 상태에 있도록 제어한다. 제어부(420)는 출력 데이터(DOUT)의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 출력 데이터(DOUT)의 전압 레벨이 제어되기 전에 제 2 드라이버가 제 1 상태에 있도록 제어한다.
적어도 하나의 제 2 드라이버는 제 1 서브 드라이버(DRV2)를 구비하고, 제어부(420)는 두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되면 제 1 서브 드라이버(DRV2)를 제 1 상태에 있도록 제어하는 제 1 결정 제어 회로(430)를 구비한다.
적어도 하나의 제 2 드라이버는 제 2 서브 드라이버(도 6의 DRV2_1)를 더 구비하고, 제어부(420)는 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되는 지를 결정하고, 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되면 제 2 서브 드라이버(DRV2_1)를 상기 제 1 상태에 있도록 제어하는 제 2 결정 제어 회로(도 6의 640)를 더 구비한다. 도 4에는 제 1 드라이버(DRV1)와 제 2 드라이버 중 제 1 서브 드라이버(DRV2)가 개시되며 제 2 서브 드라이버(DRV2_1)는 도 6에 개시된다. 또한 도 4에는 제 1 결정 제어 회로(430)가 개시되며 제2 결정 제어 회로(640)는 도 6에 개시된다.
드라이버 회로(410)는 제 1 상태 및 제 2 상태를 구비하는 적어도 하나의 제 3 드라이버를 더 구비할 수 있다. 상기 제 3 드라이버는 상기 제 1 상태에 있을 경우 출력 노드(NOUT)의 전압 레벨을 제 1의 로우 전압 레벨로 제어하고, 제 2 상태에 있을 경우 출력 노드(NOUT)의 전압 레벨을 상기 제 1의 로우 전압 레벨보다 높은 제 2의 로우 전압 레벨로 제어한다.
적어도 하나의 제 3 드라이버는 제 3 서브 드라이버(DRV3)를 구비하고, 제어부(420)는 두 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되는 지를 결정하고, 두 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되면 제 3 서브 드라이버(DRV3)를 제 2 상태에 있도록 제어하는 제 3 결정 제어 회로(440)를 구비한다.
또한, 적어도 하나의 제 3 드라이버는 제 4 서브 드라이버(도 6의 DRV3_1)를 더 구비할 수 있다. 제어부(420)는 세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되는 지를 결정하고, 세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되면 제 4 서브 드라이버(DRV3_1)를 제 2 상태에 있도록 제어하는 제 4 결정 제어 회로(도 6의 650)를 더 구비한다.
도 4에는 제 3 드라이버 중 제 3 서브 드라이버(DRV3)가 개시되며 제 4 서브 드라이버(DRV3_1)는 도 6에 개시된다. 또한 도 4에는 제 3 결정 제어 회로(440)가 개시되며 제 4 결정 제어 회로(640)는 도 6에 개시된다.
도 4에 개시된 엔모스 오픈 드레인 방식의 출력 버퍼(400)는 출력 데이터(DOUT)의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 출력 데이터(DOUT)의 전압 레벨이 제어되기 전에 제 2 드라이버의 제 1 서브 드라이버(DRV2)를 제어하여 출력 데이터(DOUT)의 전압 레벨을 약간 낮춘다. 즉, 출력 데이터(DOUT)의 전압 레벨을 제 2의 하이 전압 레벨로 만든다. 따라서, ISI(Intersymbol Interference) 현상에 의하여 출력 데이터(DOUT)의 파형이 왜곡되는 종래 기술의 문제를 해결할 수 있다.
또한, 도 4에 개시된 엔모스 오픈 드레인 방식의 출력 버퍼(400)는 출력 데이터(DOUT)의 전압 레벨이 두 번 연속적으로 로우 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 출력 데이터(DOUT)의 전압 레벨이 제어되기 전에 제 3 드라이버의 제 3 서브 드라이버(DRV3)를 제어하여 출력 데이터(DOUT)의 전압 레벨을 약간 높인다. 즉, 출력 데이터(DOUT)의 전압 레벨을 제 2의 로우 전압 레벨로 만든다. 따라서, ISI(Intersymbol Interference) 현상에 의하여 출력 데이터(DOUT)의 파형이 왜곡되는 종래 기술의 문제를 해결할 수 있다.
도 6의 엔모스 오픈 드레인 방식의 출력 버퍼(600)는 출력 데이터(DOUT)의 전압 레벨이 세 번 연속적으로 하이 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 출력 데이터(DOUT)의 전압 레벨이 제어되기 전에 제 2 드라이버의 제 1 및 제 2 서브 드라이버(DRV2, DRV2_1)를 제어하여 출력 데이터(DOUT)의 전압 레벨을 약간 낮춘다. 따라서, ISI(Intersymbol Interference) 현상에 의하여 출력 데이터(DOUT)의 파형이 왜곡되는 종래 기술의 문제를 해결할 수 있다.
또한, 도 6의 엔모스 오픈 드레인 방식의 출력 버퍼(600)는 출력 데이터(DOUT)의 전압 레벨이 세 번 연속적으로 로우 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 출력 데이터(DOUT)의 전압 레벨이 제어되기 전에 제 3 드라이버의 제 3 및 제 4 서브 드라이버(DRV3, DRV3_1)를 제어하여 출력 데이터(DOUT)의 전압 레벨을 약간 높인다. 따라서, ISI(Intersymbol Interference) 현상에 의하여 출력 데이터(DOUT)의 파형이 왜곡되는 종래 기술의 문제를 해결할 수 있다. 도 6의 엔모스 오픈 드레인 방식의 출력 버퍼(600)의 동작 원리는 도 4의 엔모스 오픈 드레인 방식의 출력 버퍼(400)와 동일하므로, 이하에서는 도 4의 엔모스 오픈 드레인 방식의 출력 버퍼(400)를 이용하여 본 발명의 실시예의 동작을 상세히 설명한다.
제어부(420)는 제 1 결정 제어 회로(430), 제 3 결정 제어 회로(440) 및 래치 회로(450)를 구비한다. 제어부(420)는 클럭 신호(CLK)의 에지에 응답하여 입력 데이터(DIN)를 수신하고, 부분적으로 드라이버 회로(420)의 동작을 제어하는 제 1 제어 신호(CTRL1)와 제 2 제어신호(CTRL2)를 각각 발생한다.
래치 회로(450)는 제 1 래치(451) 와 제 2 래치(453)를 구비한다. 각각의 래치(451, 453)는 에지 동기형 D -type 래치 (D-type edge-triggered flip-flop)로서 클럭 신호(CLK)의 상승 에지와 하강 에지 에지에 동기되어 입력 데이터(DIN)를 저장한다.
제 1 래치(451)는 클럭신호(CLK)의 에지에 응답하여 입력 데이터(DIN)를 수신하고 래치된 입력 데이터(DIN)를 제 1 출력 신호(D1)로서 출력한다. 제 2 래치(453)는 클럭 신호(CLK)의 에지에 응답하여 제 1 출력 신호(D1)를 수신하고 제 2 출력 신호(D2)를 출력한다.따라서, 현재의 입력 데이터(DIN)에 대하여 제 1 및 제 2 출력 신호(D1, D2)는 두 개의 이전 입력 데이터(DIN)를 나타낸다.
제 1 결정 제어 회로(430)는 반전 논리합 수단(431)과 논리합 수단(433) 및 논리곱 수단(435)을 구비한다. 반전 논리합 수단(431)은 제 1 및 제 2 출력 신호(D1, D2)를 반전 논리합 한다. 논리합 수단(433)은 반전 논리합 수단(431)의 출력과 현재의 입력 데이터(DIN)를 논리합 한다. 논리곱 수단(435)은 논리합 수단(433)의 출력과 전원 전압(VDD)을 논리곱 하여 제 1 서브 드라이버(DRV2)를 제어하는 제 1 제어 신호를 발생한다.
제 1 결정 제어 회로(430)는 입력 데이터(DIN)의 전류 로직 값에 관계없이 제 1 출력 신호(D1) 및 제 2 출력 신호(D2)가 논리 0이면 하이 레벨의 제 1 제어 신호(CTRL1)를 발생한다.
제 1 출력 신호(D1) 및 제 2 출력 신호(D2) 중의 하나라도 논리 1이면 제 1 제어 신호(CTRL1)의 전압 레벨은 입력 데이터(DIN)의 논리 값에 따른다. 즉, 만일 입력 데이터(DIN)가 논리 0을 가지면 제 1 제어 신호(CTRL1)는 로우 레벨을 가지고 입력 데이터(DIN)가 논리 1을 가지면 제 1 제어 신호(CTRL1)는 하이 레벨을 가진다. 제 3 결정 제어 회로(440)는 제 1 및 제 2 출력 신호(D1, D2)를 반전 논리곱 하는 반전 논리곱 수단(441), 현재의 입력 데이터(DIN)와 접지 전압(VSS)을 논리합 하는 논리합 수단(443) 및 반전 논리곱 수단(441)의 출력과 논리합 수단(443)의 출력을 논리곱 하여 제 2 제어 신호(CTRL2)를 발생하는 논리곱 수단(445)을 구비한다.
제 3 결정 제어 회로(440)는 제 1 출력 신호(D1) 및 제 2 출력 신호(D2)가 논리 1이면 입력 데이터(DIN)의 논리 값에 상관없이 로우 레벨의 제 2 제어 신호(CTRL2)를 발생한다.
제 1 출력 신호(D1) 및 제 2 출력 신호(D2) 모두가 논리 1은 아닌 경우, 제 2 제어 신호(CTRL2)의 논리 레벨은 입력 데이터(DIN)의 논리 레벨에 따른다.
드라이버 회로(410)는 제 1 드라이버(DRV1),제 1 서브 드라이버(DRV2) 및 제 3 서브 드라이버(DRV3)를 구비한다. 상기 드라이버들(DRV1, DRV2, DRV3)은 병렬로 출력노드(NOUT)와 접지전원(VSS) 사이에 연결되고, 제 1 및 제 2 제어신호(CTRL1, CTRL2)와 입력데이터(DIN)에 응답하여 출력노드(NOUT)의 전압을 제어한다. 제 1 드라이버(DRV1)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 1 크기(M-N-L, 여기서 M,N,L 은 임의의 정수, M은 도 1(A)의 종래의 출력 버퍼의 N 형 모스 트랜지스터(MN)의 게이트 폭을 나타내며 N,L 에 관해서는 후술된다.)의 게이트 폭(gate width)을 갖는다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source) 및 드레인(drain)은 각각 접지전원(VSS), 출력 노드(NOUT)에 연결된다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 게이트(gate)는 논리곱 수단(419)과 논리합 수단(417)을 통하여 입력 데이터(DIN)에 연결된다.
논리곱 수단(419)과 논리합 수단(417)은 지연 소자로서 작용한다..
논리값 1 인 입력 데이터(DIN)가 인가될 때 제 1 드라이버(DRV1)는 출력노드(NOUT)로부터 접지전원(VSS)으로 전류경로를 형성하여 제 1 전류크기를 갖는 풀 다운 전류(I1)를 구동한다. 따라서 풀다운 전류(I1)에 의한 출력노드(NOUT)의 전압은 VOL = Vterm - I1*Rterm 이 된다.제 1 서브 드라이버(DRV2)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 2 크기(L)의 게이트 폭을 갖는다.상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지 전원(VSS), 출력노드(NOUT) 및 제 1 결정 제어 회로(430)의 출력단에 연결된다.
제 1 서브 드라이버는(DRV2)는 제 1 결정 제어 회로(430)의 출력 신호인 제 1 제어신호(CTRL1)의 논리값이 1 인 경우에 출력노드(NOUT)와 접지전원(VSS)간에 전류경로가 형성되어 제 2 전류크기를 갖는 풀 다운 전류(I2)를 구동한다. 따라서 풀 다운 전류(I2)에 의한 출력노드(NOUT)의 전압은 VOL=(Vterm -I2*Rterm)이 된다.
제 1 및 제 1 서브 드라이버(DRV1, DRV2)가 턴 온 되면 출력 노드(NOUT)의 전압은 VOL=(Vterm -I1*Rterm-I2*Rterm)이 된다.제 3 서브 드라이버(DRV3)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 3 크기(N)의 게이트 폭을 갖는다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지전원(VSS), 출력노드(NOUT) 및 제 3 결정 제어 회로(440)의 출력단에 연결된다.
제 3 서브 드라이버(DRV2)는 제 3 결정 제어 회로(440)의 출력 신호인 제 2 제어신호(CTRL2)의 논리값이 1 인 경우에 상기 출력노드(NOUT)와 접지 전원(VSS)간에 전류경로가 형성되어 제 3 크기의 풀 다운 전류(I3)를 구동한다. 따라서 풀 다운 전류(I3)에 의한 출력노드(NOUT)의 전압은 (Vterm - I3*Rterm)이 된다.
따라서, 제 1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)가 턴 온 되면 출력 노드(NOUT)의 전압은 VOL=(Vterm -I1*Rterm-I2*Rterm-I3*Rterm)이 된다.
제 1 크기(M-N-L), 제 2 크기(L) 및 제 3 크기(N)의 게이트 폭은 제 1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)가 턴 온 될 때 얻어지는 출력 데이터(DOUT)의 전압 레벨이 도1(A)에 도시된 종래의 오픈 드레인 방식의 출력 버퍼에서 출력 데이터의 로우 전압(VOL) 레벨과 동일하도록 결정된다.
후에 설명되겠지만 본 발명의 실시예에서 제 1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)의 게이트 폭은 오픈 드레인 방식의 출력 버퍼가 적용되는 장치에 근거하여 결정되는 디자인 파라미터에 의하여 선택된다.
도 5는 입력 데이터의 패턴에 따라서 출력 데이터(DOUT)의 출력전압을 도시한 것이다.
출력노드(NOUT)의 전압은 입력 데이터(DIN)의 패턴에 따라서 상기 드라이버들(DRV1~DRV3)의 조합에 의한 풀다운 전류(I1, I2, I3)의 크기에 의해서 결정되는 데 이하 그 관계를 도4와 도5를 이용하여 구체적으로 설명한다.
[제 1 타입] 출력 데이터(DOUT)가 하이 전압 레벨과 로우 전압 레벨 사이를 토글하는 경우
도 5의 유형 I과 같이 입력 데이터(DIN)의 논리값(logic value)이 0 과 1 이 반복되는 경우(즉, 로우 전압 레벨과 하이 전압 레벨 사이를 토글하는 경우)출력 데이터(DOUT)가 하이 전압 레벨과 로우 전압 레벨 사이를 토글한다.
따라서, 래치 회로(450)의 출력 데이터(D1)와 출력 데이터(D2)는 서로 다른 논리 값(logic value)이 된다.
이 경우, 제 1 결정 제어 회로(430)의 출력인 제 1 제어 신호(CTRL1)의 논리 값은 입력 데이터(DIN)의 논리 값에 따라 결정된다. 마찬가지로 제 2 제어신호(CTRL2)의 논리 값도 입력 데이터(DIN)에 의해서 결정된다. 즉, 입력 데이터(DIN)의 논리 값이 1 일 때 제 1 및 제 2 제어신호(CTRL1, CTRL2)의 논리 값(logic value)은 1 (하이 전압 레벨)이고, 입력 데이터(DIN)의 논리 값이 0 일 때 제 1 및 제 2 제어신호(CTRL1, CTRL2)의 논리 값(logic value)은 0 (로우 전압 레벨)이다.그러므로, 입력 데이터(DIN)의 논리 값이 1 이면 제 1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)는 턴 온 상태이고, 입력 데이터(DIN)의 논리 값이 0 이면 제 1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)는 턴 오프 상태이다.
입력 데이터(DIN)와 제어부(420)의 출력인 제어신호(CTRL1, CTRL2)에 의해서 드라이버 회로(410)는 다음과 같이 제어된다.
현재 입력 데이터(DIN)의 논리 값이 0 인 경우 DIN= 0 , CTRL1= 0 , CTRL2= 0 이므로 드라이버 회로(410)의 모든 드라이버가 턴-오프되어 출력 데이터(DOUT)의 전압은 VOH=Vterm 전압레벨로 구동된다. 현재 입력 데이터(DIN)의 논리 값이 1 인 경우에는 DIN= 1 , CTRL1= 1 , CTRL2= 1 이므로 제1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)는 풀-다운 전류경로를 형성한다. 제1, 제 1 서브 및 제 3 서브 드라이버(DRV1, DRV2, DRV3)에 의한 풀-다운 전류의 크기는 (I1 + I2 + I3) 로서, 이에 의한 출력 데이터(DOUT)의 전압은 Vterm - (I1 + I2 + I3)*Rterm 전압레벨로 구동된다.
따라서 도 5와 같이 출력 데이터(DOUT)의 전압은 Vterm과 Vterm-(I1 + I2 +I3)*Rterm 사이를 천이한다. 이 경우 ISI에 의한 채널(channel)의 감쇄(attenuation) 현상으로 출력 데이터(DOUT)의 전압스윙(voltage swing)은 VOH = (Vterm - A) 와 VOL = (Vterm-(I1+I2+I3)Rterm + A) 이다.
[제 2 타입] 출력 데이터(DOUT)가 연속적인 두 개의 하이 전압 레벨에서 로우전압 레벨로 천이되는 경우도 5의 유형 II와 같이 입력 데이터(DIN)의 논리 값이 연속적으로 0 으로 입력된 후 1 로 천이되면 (즉, 두 번의 연속적인 로우 전압 레벨 데이터에서 하이 전압 레벨 데이터로 천이하는 경우) 출력 데이터(DOUT)가 연속적인 두 개의 하이 전압 레벨에서 로우전압 레벨로 천이된다.
도 5의 560을 참고하면, 논리 값이 0 인 입력 데이터(DIN)가 연속적으로 들어올 경우 ISI(Intersymbol Interferece)현상에 의해서 VOH=Vterm-A+△1(510)(제 1의 하이 전압 레벨) 으로서 감쇄가 (A - △1)로 감소함을 도 5에서 알 수 있다.
반전 논리합 수단(431)의 입력 데이터가 D1=D2= 0 일 때, 제 1 제어신호(CTRL2)의 논리 레벨(즉 전압 레벨)은 입력 데이터(DIN)의 논리 값에 상관없이 항상 하이 레벨로 발생된다. 즉, 입력 데이터(DIN)에 응답하여 출력 데이터(DOUT)의 전압 레벨이 제어되기 전에 제 1 서브 드라이버(DRV2)는 제 1 제어 신호(CTRL1)에 의하여 항상 턴 온 상태가 된다.래치 회로(430)의 출력 신호가 D1=D2= 0 일 때, 반전 논리곱 수단(441)의 출력은 1 이 되고 제 2 제어신호(CTRL2)의 논리 값은 입력 데이터(DIN)에 의해서 결정된다. 즉, 입력 데이터(DIN)의 논리값이 1 일 때 제 2 제어신호(CTRL1)의 논리 값은 1 이고, 입력 데이터(DIN)의 논리 값이 0 일 때 제 2 제어신호(CTRL1)의 논리값은 0 이다.
입력 데이터(DIN)와 제어부(420)의 출력인 제어신호(CTRL1, CTRL2)에 의해서 드라이버 회로(410)는 다음과 같이 제어된다.
입력 데이터가 연속적으로 0 로 입력된 경우, 1 로 천이 되기 전에 연속적으로 입력된 논리 값 0 에 의해서 제 1 제어신호(CTRL1)의 논리 값이 1 이 되기 때문에 제 1 서브 드라이버(DRV2)가 미리 턴 온 된다. 따라서 터미네이션 전원(VTERM)에서 접지전원으로 풀-다운 전류 I2가 발생하여 출력 데이터(DOUT)의 전압 레벨이 VOH=Vterm-A(제 2의 하이 전압 레벨)로 낮아진다.
이 상태에서 현재 입력 데이터(DIN)가 논리 값(logic value) 1 로 천이 될 경우 제 1 및 제 3 서브 드라이버(DRV1, DRV3)도 턴 온 된다. 그러면 출력 데이터(DOUT)의 전압은 VOH=Vterm-A 에서 VOL으로 낮아진다.
종래 기술과 비교하여 설명하면 입력 데이터가 연속적으로 0 로 입력된 후 1 으로 천이 될 때 출력 데이터(DOUT)의 출력전압이 VOH=Vterm-A+△1(510)에서 VOL으로 천이 되어야 함에 비하여 본 발명에서는 현재 입력 데이터가 입력되기 전에 출력 데이터(DOUT)의 전압 레벨을 VOH=Vterm-A 레벨로 △1(510) 만큼 미리 하강 시켜서 ISI 현상에 의한 △1 전압변동을 보상하고 이 보상된 전압으로부터 VOL 레벨로 구동된다. 즉, 출력 데이터(DOUT)의 전압 레벨을 미리 일정한 레벨만큼 감소시켜 놓음으로써 데이터 스큐를 개선할 수 있다. 제 1 서브 드라이버(DRV2)의 턴 온에 의해서 증가되는 제 2 크기의 전류(I2)는 ISI(Intersymbol Interference) 현상에 의한 출력노드(NOUT)의 전압변동 크기인 △1(510)을 보상할 수 있는 구동능력을 갖도록 설계된다.
[제 3 타입] 출력 데이터(DOUT)가 두 개의 연속적인 로우 전압 레벨을 가지는 경우
도 5의 유형 III과 같이 입력 데이터(DIN)의 논리값이 연속적으로 1 (즉, 두 개의 연속적인 하이 전압 레벨 데이터인 경우)로 입력되는 경우 출력 데이터(DOUT)가 두 개의 연속적인 로우 전압 레벨을 가진다.
입력 데이터(DIN)의 논리값이 연속적으로 1 인 경우 래치 회로(450)의 출력 신호(D1)와 출력 신호(D2)는 모두 논리값이 1 이다. 도 5의 550을 참고하면,논리 값이 1 인 입력 데이터(DIN)가 연속적으로 들어올 경우 ISI(Intersymbol Interferece)현상에 의해서 VOL=Vterm-(I1+I2+I3)*Rterm+A-△1(540)(제 1의 로우 전압 레벨) 으로서 감쇄가 (A-△1)로 감소함을 도 5에서 알 수 있다.D1=D2= 1 일 때 논리곱 수단(445)의 출력은 0 이고 입력 데이터(DIN)의 논리 값에 관계없이 제 2 제어신호(CTRL2)의 논리 값은 0 이다. 논리곱 수단(435)의 출력인 제 1 제어 신호(CTRL1)의 논리 값은 입력 데이터(DIN)의 논리 값에 따라 결정된다.
입력 데이터(DIN)와 검출부(420)의 출력 데이터인 제어신호(CTRL1, CTRL2)에 의해서 제어부(410)는 다음과 같이 제어된다.
입력 데이터가 연속적으로 1 로 입력된 경우 0 으로 천이 되기 전에 연속 적으로 입력된 논리 값 1 에 의해서 제 2 제어신호(CTRL2)의 논리 값이 0 이 되기 때문에 제 3 서브 드라이버(DRV3)가 턴-오프 된다. 따라서 터미네이션 전원에서 접지전원으로 풀-다운 되는 전류 I3가 감소된다.
도 5의 550에 도시된 것처럼, 출력 데이터(DOUT)의 출력전압은 Vterm-(I1+I2+I3)*Rterm+A-△1(540) 에서 Vterm-(I1+I2+I3)*Rterm+A(제 2의 로우 전압 레벨) 으로 증가된다. 이 상태에서 현재 입력 데이터가 논리값(logic value) 0 로 천이 될 경우 제 1 및 제 1 서브 드라이버(DRV1, DRV2)도 턴 오프 된다. 그러면 출력 데이터(DOUT)의 전압은 Vterm-A로 증가된다.
종래 기술과 비교하여 설명하면 입력 데이터가 연속적으로 1 로 입력된 후 0 으로 천이 될 때 출력 데이터(DOUT)의 출력전압이 VOL -△1(540)에서 Vterm-A으로 천이 되어야 함에 비하여 본 발명에서는 현재 입력 데이터가 입력되기 전에 출력 데이터(DOUT)의 전압 레벨을 VOL 레벨로 △1(540) 만큼 미리 상승시켜서 ISI 현상에 의한 △1 전압변동을 보상하고, 이 보상된 전압으로부터 Vterm-A로 구동된다. 즉, 출력 데이터(DOUT)의 전압 레벨을 미리 일정한 레벨만큼 증가시켜 놓음으로써 출력 데이터 스큐를 개선할 수 있다. 제 3 서브 드라이버(DRV3)의 턴 오프에 의해서 감소되는 제 3 크기의 전류(I3)는 ISI(Intersymbol Interference) 현상에 의한 출력노드(NOUT)의 전압변동 크기인 △1(540)을 보상할 수 있는 구동능력을 갖도록 설계된다.
도 6은 세 개의 연속적인 입력 데이터를 이용하는 오픈 드레인 방식의 출력 버퍼 시스템을 나타내는 회로도이다.
본 실시예에서, 입력 데이터(DIN)의 로우 전압 레벨은 논리 0을 나타내고 하이 전압 레벨은 논리 1을 나타낸다. 로우 전압 레벨은 엔모스 트랜지스터를 턴 오프 시키기에 충분한 전압 레벨이고 하이 전압 레벨은 엔모스 트랜지스터를 턴 온 시키기에 충분한 전압 레벨이다.
도 6을 참조하면, 본 발명에 따른 엔모스 오픈 드레인 방식의 출력 버퍼 시스템은 출력 패드(POUT)를 구비하는 엔모스 오픈 드레인 방식의 출력 버퍼(600)를 구비한다. 출력 패드(POUT)는 출력 노드(NOUT)와 채널(460)에 연결되고 터미네이션 저항(RTERM)을 통하여 전압원(VTERM)(터미네이션 전압이라고 불리운다)에 연결된다. 채널(460)은 오픈 드레인 방식의 출력 버퍼(600)가 다른 장치와 통신하기 위한 버스 또는 버스의 부분을 나타낸다. 엔모스 오픈 드레인 방식의 출력 버퍼(600)는 출력 패드(POUT), 드라이버 회로(610) 및 제어부(620)를 구비한다.
출력 노드(NOUT)는 채널(460)의 임의의 곳에 위치한다. 출력 노드(NOUT)의 전압 레벨과 출력 패드(POUT)의 전압 레벨은 동일하다.
제어부(620)는 제 1 결정 제어 회로(430), 제 2 결정 제어 회로(440), 제 3 결정 제어 회로(640), 제 4 결정 제어 회로(650) 및 래치 회로(630)를 구비한다. 제어부(620)는 클럭 신호(CLK)의 에지에 응답하여 입력 데이터(DIN)를 수신하고, 부분적으로 드라이버 회로(610)의 동작을 제어하는 제 1 제어 신호(CTRL1), 제 2 제어신호(CTRL2), 제 3 제어 신호(CTRL3)와 제 4 제어신호(CTRL4)를 각각 발생한다. 래치 회로(630)는 제 1 래치(631), 제 2 래치(633) 및 제 3 래치(635)를 구비한다. 각각의 래치(631, 633, 635)는 에지 동기형 D -type 래치 (D-type edge- triggered flip-flop)로서 클럭 신호(CLK)의 상승 에지와 하강 에지 에지에 동기되어 입력 데이터(DIN)를 저장한다.
제 1 래치(631)는 클럭신호(CLK)의 에지에 응답하여 입력 데이터(DIN)를 수신하고 래치된 입력 데이터(DIN)를 제 1 출력 신호(D1)로서 출력한다. 제 2 래치(633)는 클럭 신호(CLK)의 에지에 응답하여 제 1 출력 신호(D1)를 수신하고 제 2 출력 신호(D2)를 출력한다. 제 3 래치(635)는 클럭 신호(CLK)의 에지에 응답하여 제 2 출력 신호(D2)를 수신하고 제 3 출력 신호(D3)를 출력한다.
따라서, 현재의 입력 데이터(DIN)에 대하여 제 1, 제 2 및 제 3 출력 신호(D1, D2, D3)는 세 개의 이전 입력 데이터(DIN)를 나타낸다.제 1 및 제 3 결정 제어 회로(430, 440)의 구조 및 동작은 도 4에서 설명된 것과 동일하다. 그러므로 상세한 설명을 생략한다.
제 2 결정 제어 회로(640)는 제 1, 제 2 및 제 3 출력 신호(D1, D2, D3)를 반전 논리합 하는 반전 논리합 수단(641), 반전 논리합 수단(641)의 출력과 현재의 입력 데이터(DIN)를 논리합 하는 논리합 수단(643) 및 논리합 수단(643)의 출력과 전원 전압(VDD)을 논리곱 하여 제 2 서브 드라이버(DRV2_1)를 제어하는 제 3 제어 신호(CTRL1-1)를 발생하는 논리곱 수단(645)을 구비한다.
제 2 결정 제어 회로(640)는 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되면 제 2 서브 드라이버(DRV2_1)를 턴 온 시킨다. 즉, 제 2 결정 제어 회로(640)는 제 1 내지 제 3 출력 신호(D1, D2, D3)가 모두 로우 레벨로 발생되면 입력 데이터(DIN)의 논리 레벨에 관계없이 제 3 제어 신호(CTRL1_1)를 하이 레벨로 발생한다.
제 1 출력 신호(D1), 제 2 출력 신호(D2) 및 제 3 출력 신호(D3) 중의 하나라도 논리 1이면 제 3 제어 신호(CTRL1_1)의 전압 레벨은 입력 데이터(DIN)의 논리 값에 따른다. 즉, 만일 입력 데이터(DIN)가 논리 0을 가지면 제 3 제어 신호(CTRL1_1)는 로우 레벨을 가지고 입력 데이터(DIN)가 논리 1을 가지면 제 3 제어 신호(CTRL1_1)는 하이 레벨을 가진다. 제 4 결정 제어 회로(650)는 세 개의 이전 입력 데이터(D1, D2, D3)를 반전 논리곱 하는 반전 논리합 수단(651), 현재의 입력 데이터(DIN)와 접지 전압(VSS)을 논리합 하는 논리합 수단(653) 및 반전 논리곱 수단(651)의 출력과 논리합 수단(653)의 출력을 논리곱 하는 논리곱 수단(655)을 구비한다.
제 4 결정 제어 회로(650)는 세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터(DOUT)가 발생되면 제 4 서브 드라이버(DRV3_1)를 턴 오프 시킨다. 즉, 제 4 결정 제어 회로(650)는 제 1 출력 신호(D1), 제 2 출력 신호(D2) 및 제 3 출력 신호(D3)가 하이 레벨이면 입력 데이터(DIN)의 논리 레벨에 관계없이 제 4 제어 신호(CTRL2_1)를 로우 레벨로 발생한다.
제 1 출력 신호(D1), 제 2 출력 신호(D2) 및 제 3 출력 신호(D3) 모두가 하이 레벨이 아닌 경우에는 제 4 제어 신호(CTRL2_1)의 전압 레벨은 입력 데이터(DIN)의 논리 값에 따른다. 즉, 만일 입력 데이터(DIN)가 논리 0을 가지면 제 4 제어 신호(CTRL2_1)는 로우 레벨을 가지고 입력 데이터(DIN)가 논리 1을 가지면 제 4 제어 신호(CTRL2_1)는 하이 레벨을 가진다. 드라이버 회로(610)는 제 1 드라이버 (DRV1), 제 1 내지 제 4 서브 드라이버(DRV2, DRV2_1, DRV3, DRV3_1)를 구비한다. 상기 드라이버들(DRV1, DRV2, DRV2_1, DRV3, DRV3_1)은 병렬로 출력노드(NOUT)와 접지전원(Vss) 사이에 연결되고, 제 1 내지 제 4 제어신호(CTRL1, CTRL1_1, CTRL2, CTRL2_1)와 입력데이터(DIN)에 응답하여 출력노드(NOUT)의 전압을 제어한다.
제 1 드라이버(DRV1)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 1 크기(M-N-O-L-P, 여기서 M,N,L,O,P는 임의의 정수, M은 도 1(A)의 종래의 출력 버퍼의 N 형 모스 트랜지스터(MN)의 게이트 폭을 나타내며 N,L,O,P에 관해서는 후술된다.)의 게이트 폭(gate width)을 갖는다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source) 및 드레인(drain)은 각각 접지전원(VSS), 출력 노드(NOUT)에 연결된다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 게이트(gate)는 논리곱 수단(419)과 논리합 수단(417)을 통하여 입력 데이터(DIN)에 연결된다.
논리곱 수단(419)과 논리합 수단(417)은 지연 소자로서 작용한다. 논리값 1 인 입력 데이터(DIN)가 인가될 때 제 1 드라이버(DRV1)는 출력노드(NOUT)로부터 접지전원(VSS)으로 전류경로를 형성하여 제 1 전류크기를 갖는 풀 다운 전류(I1)를 구동한다. 따라서 풀다운 전류(I1)에 의한 출력노드(NOUT)의 전압은 VOL = Vterm - I1*Rterm 이 된다.
제 1 및 제 2 서브 드라이버(DRV2, DRV2_1)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 2 크기(L)와 제 4 크기(P)의 게이트 폭을 각각 갖는다. 제 1 서브 드라이버(DRV2)의 상기 N형 모스 트랜지스터(N- TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지 전원(VSS), 출력노드(NOUT) 및 제 1 결정 제어 회로(430)의 출력단에 연결된다. 제 2 서브 드라이버(DRV2_1)의 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지 전원(VSS), 출력노드(NOUT) 및 제 2 결정 제어 회로(640)의 출력단에 연결된다.
도 4의 실시예에 대한 설명에서 이미 설명되었듯이, 제 1 서브 드라이버는(DRV2)는 제 1 결정 제어 회로(430)의 출력 신호인 제 1 제어신호(CTRL1)의 논리 값이 1 인 경우에 출력노드(NOUT)와 접지전원(VSS)간에 전류경로가 형성되어 제 2 전류크기를 갖는 풀 다운 전류(I2)를 구동한다. 따라서 풀 다운 전류(I2)에 의한 출력 데이터(DOUT)의 전압은 VOL=Vterm -I2*Rterm이 된다.
제 2 서브 드라이버는(DRV2_1)는 제 3 제어신호(CTRL1_1)의 논리 값이 1 인 경우에 출력노드(NOUT)와 접지전원(VSS)간에 전류경로가 형성되어 제 4 전류 크기를 갖는 풀 다운 전류(I4)를 구동한다. 따라서 풀 다운 전류(I4)에 의한 출력 데이터(DOUT)의 전압은 VOL=Vterm -I4*Rterm이 된다.
따라서, 제 1 드라이버(DRV1), 제 1 및 제 2 서브 드라이버(DRV2, DRV2_1)가 턴 온 되면 출력 데이터(DOUT)의 전압은 VOL=(Vterm -I1*Rterm -I2*Rterm -I4*Rterm)이 된다.후에 설명되겠지만 본 발명의 실시예에서 제 1 드라이버(DRV1) 제 1 및 제 2 서브 드라이버(DRV2, DRV2_1)의 게이트 폭은 오픈 드레인 방식의 출력 버퍼가 적용되는 장치에 근거하여 결정되는 디자인 파라미터에 의하여 선택된다.
도 4에서 설명된 것과 같이, 출력 데이터(DOUT)가 두 번의 연속적인 하이 전압 레벨로 발생될 경우 제 1 서브 드라이버(DRV2)는 ISI 에 의해서 발생되는 감쇠를 보상하기 위하여 턴 온 된다.
마찬가지로, 출력 데이터(DOUT)가 세 번의 연속적인 하이 전압 레벨로 발생될 경우 제 2 서브 드라이버(DRV2_1)는 ISI 에 의해서 발생되는 추가적인 감쇠를 보상하기 위하여 턴 온 된다.
제 3 및 제 4 서브 드라이버(DRV3, DRV3_1)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 3 크기(N) 및 제 5 크기(O)의 게이트 폭을 각각 갖는다. 제 3 서브 드라이버(DRV3)의 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지전원(VSS), 출력노드(NOUT) 및 제 3 결정 제어 회로(440)의 출력단에 연결된다.
제 4 서브 드라이버(DRV3_1)의 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지전원(VSS), 출력노드(NOUT) 및 제 4 결정 제어 회로(650)의 출력단에 연결된다.
제 3 서브 드라이버(DRV3)는 제 3 결정 제어 회로(440)의 출력 신호인 제 2 제어신호(CTRL2)의 논리값이 1 인 경우에 상기 출력노드(NOUT)와 접지 전원(VSS)간에 전류경로가 형성되어 제 3 크기의 풀 다운 전류(I3)를 구동한다. 따라서 풀 다운 전류(I3)에 의한 출력노드(NOUT)의 전압은 VOL=Vterm - I3*Rterm이 된다.
제 4 서브 드라이버(DRV3_1)는 제 4 결정 제어 회로(650)의 출력 신호인 제 4 제어신호(CTRL2_1)의 논리값이 1 인 경우에 상기 출력노드(NOUT)와 접지 전원 (VSS)간에 전류경로가 형성되어 제 5 크기의 풀 다운 전류(I5)를 구동한다. 따라서 풀 다운 전류(I5)에 의한 출력노드(NOUT)의 전압은 VOL=Vterm - I5*Rterm이 된다.
제 1 내지 제 5 크기의 게이트 폭은 제 1 드라이버(DRV1) 및 제 1 서브 내지 제 4 서브 드라이버(DRV2, DRV2_1, DRV3, DRV3_1)가 턴 온 될 때 얻어지는 출력 데이터(DOUT)의 전압 레벨이 도1(a)에 도시된 종래의 오픈 드레인 방식의 출력 버퍼에서 출력 데이터의 로우 전압(VOL) 레벨과 동일하도록 결정된다. 도 6의 출력 버퍼(600)의 동작 원리는 도 4의 출력 버퍼(400)의 동작 원리와 동일하다. 즉, 제 1 및 제 3 결정 제어 회로(430, 440)에 의해서 제어되는 제 1 및 제 3 서브 드라이버(DRV2, DRV3)는 도 4에서 설명된 것과 동일하게 동작된다.
세 번의 연속적인 로우 전압 레벨(즉, 입력 데이터(DIN)가 세 번 연속적으로 논리 1을 가지는 경우)을 가지는 출력 데이터(DOUT)에 근거하여 제어되는 것을 제외하고 제 4 서브 드라이버(DRV3_1)는 제 3 결정 제어 회로(440)가 제 3 서브 드라이버(DRV3)를 제어하는 것과 동일한 방식으로 제 4 결정 제어 회로(650)에 의하여 제어된다.
마찬가지로, 세 번의 연속적인 하이 전압 레벨(즉, 입력 데이터(DIN)가 세 번 연속적으로 논리 0을 가지는 경우)을 가지는 출력 데이터(DOUT)에 근거하여 제어되는 것을 제외하고 제 2 서브 드라이버(DRV2_1)는 제 1 결정 제어 회로(430)가 제 1 서브 드라이버(DRV2)를 제어하는 것과 동일한 방식으로 제 2 결정 제어 회로(640)에 의하여 제어된다. 본 발명의 동작 원리를 이해한다면 세 개 이상의 연속적인 입력 데이터를 이용하는 출력 버퍼의 구성도 가능하다는 것은 당업자에게는 자 명할 것이다. 또한 본 발명의 설명을 위해서 오픈 드레인 방식의 출력버퍼를 N 형 모스 트랜지스터로 구성된 경우를 설명하였으나 P 형 모스 트랜지스터로 구성할 수 있으며 이에 따른 버퍼구성의 변경은 당업자에게는 자명할 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 출력 버퍼는 풀 업(pull up) 동작이나 풀 다운(pull down) 동작의 경우에 출력 버퍼에서 출력되는 출력 데이터의 스윙 폭을 증가시키면서 동시에 출력 데이터 스큐를 감소시키는 장점이 있으며, 또한 오픈 드레인 방식의 출력 버퍼에서도 출력 버퍼의 스트렝스(strength)를 증가시킬 수 있는 장점이 있다.

Claims (25)

  1. 오픈 드레인 방식의 출력 버퍼에 있어서,
    입력 데이터에 응답하여 출력 노드의 전압 레벨을 선택적으로 제어하는 제 1 드라이버 ;
    제 1 및 제 2 상태를 가지며, 제 2 상태에서 상기 출력 노드의 전압 레벨을 제1의 하이 전압 레벨로 제어하고 제 1 상태에서 상기 출력 노드의 전압 레벨을 상기 제1의 하이 전압 레벨보다 작은 제2의 하이 전압 레벨로 하강시키는 적어도 하나의 제 2 드라이버 ; 및
    상기 출력 노드의 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되는지를 결정하고, 상기 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어하는 제어부를 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  2. 제 1항에 있어서, 상기 제어부는,
    상기 출력 데이터의 전압 레벨이 두 번 연속적으로 하이 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 상기 출력 데이터의 전압 레벨이 제어되기 전에 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  3. 제 2항에 있어서,
    상기 적어도 하나의 제 2 드라이버는 제 1 서브 드라이버를 구비하고,
    상기 제어부는,
    두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결 정하고, 두 개의 연속적인 하이 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 1 서브 드라이버를 상기 제 1 상태에 있도록 제어하는 제 1 결정 제어 회로를 구비하며,상기 적어도 하나의 제 2 드라이버는 제 2 서브 드라이버를 더 구비하고,
    상기 제어부는,
    세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 세 개의 연속적인 하이 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 2 서브 드라이버를 상기 제 1 상태에 있도록 제어하는 제 2 결정 제어 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  4. 제 3항에 있어서, 상기 제 1 결정 제어 회로는,
    두 개의 이전 입력 데이터에 응답하여 두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 두 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 1 서브 드라이버를 제어하고,
    상기 제 2 결정 제어 회로는,
    세 개의 이전 입력 데이터에 근거하여 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 세 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 2 서브 드라이버를 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  5. 제 4항에 있어서, 상기 제 1 결정 제어 회로는,
    상기 두 개의 이전 입력 데이터를 반전 논리합 하는 반전 논리합 수단 ;
    상기 반전 논리합 수단의 출력과 상기 현재의 입력 데이터를 논리합 하는 논리합 수단 ; 및 상기 논리합 수단의 출력과 전원 전압을 논리곱 하여 상기 제 1 서브 드라이버를 제어하는 논리곱 수단을 구비하고,
    상기 제 2 결정 제어 회로는,
    상기 세 개의 이전 입력 데이터를 반전 논리합 하는 반전 논리합 수단 ;
    상기 반전 논리합 수단의 출력과 상기 현재의 입력 데이터를 논리합 하는 논리합 수단 ; 및
    상기 논리합 수단의 출력과 전원 전압을 논리곱 하여 상기 제 2 서브 드라이버를 제어하는 논리곱 수단을 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  6. 제 3항에 있어서, 상기 제어부는,
    세 개의 이전 입력 데이터를 저장하는 래치 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  7. 제 2항에 있어서, 상기 제어부는,
    현재의 입력 데이터 및 적어도 두 개의 이전 입력 데이터에 근거하여 상기 출력 노드의 전압 레벨을 결정하고 상기 제 1 및 제 2 드라이버를 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  8. 제 7항에 있어서, 상기 제어부는,
    두 개의 이전 입력 데이터를 저장하는 래치 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  9. 제 2항에 있어서, 상기 제어부는,
    적어도 두 개의 연속적인 하이 전압 레벨의 출력 데이터가 발생되지 아니하는 경우 현재의 입력 데이터에 응답하여 상기 제 2 드라이버의 상태를 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  10. 제 2항에 있어서,
    상기 제 1 상태 및 상기 제 2 상태를 구비하는 적어도 하나의 제 3 드라이버를 더 구비하고,
    상기 제 3 드라이버는,
    상기 제 1 상태에 있을 경우 상기 출력 노드의 전압 레벨을 제 1의 로우 전압 레벨로 제어하고, 상기 제 2 상태에 있을 경우 상기 출력 노드의 전압 레벨을 상기 제 1의 로우 전압 레벨보다 높은 제 2의 로우 전압 레벨로 제어하며,,
    상기 제어부는,
    상기 출력 데이터의 전압 레벨이 두 번 연속적으로 로우 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 상기 출력 데이터의 전압 레벨이 제어되기 전에 상기 제 3 드라이버가 제 2 상태에 있도록 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  11. 제 10항에 있어서,
    상기 적어도 하나의 제 3 드라이버는 제 3 서브 드라이버를 구비하고,
    상기 제어부는,
    두 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 두 개의 연속적인 로우 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 3 서브 드라이버를 상기 제 2 상태에 있도록 제어하는 제 3 결정 제어 회로를 구비하며,
    상기 적어도 하나의 제 3 드라이버는 제 4 서브 드라이버를 더 구비하고,
    상기 제어부는,
    세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 세 개의 연속적인 로우 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 4 서브 드라이버를 상기 제 2 상태에 있도록 제어하는 제 4 결정 제어 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  12. 제 11항에 있어서, 상기 제 3 결정 제어 회로는,
    두 개의 이전 입력 데이터에 응답하여 두 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 두 개의 이전 입력 데이터 및 현 재의 입력 데이터에 근거하여 상기 제 3 서브 드라이버를 제어하고,
    상기 제 4 결정 제어 회로는,
    세 개의 이전 입력 데이터에 근거하여 세 개의 연속적인 로우 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 세 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 4 서브 드라이버를 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  13. 제 12항에 있어서, 상기 제 3 결정 제어 회로는,
    상기 두 개의 이전 입력 데이터를 반전 논리곱 하는 반전 논리곱 수단 ;
    상기 현재의 입력 데이터와 접지 전압을 논리합 하는 논리합 수단 ; 및
    상기 반전 논리곱 수단의 출력과 상기 논리합 수단의 출력을 논리곱 하는 논리곱 수단을 구비하고, 상기 제 4 결정 제어 회로는,
    상기 세 개의 이전 입력 데이터를 반전 논리곱 하는 반전 논리합 수단 ;
    상기 현재의 입력 데이터와 접지 전압을 논리합 하는 논리합 수단 ; 및
    상기 반전 논리곱 수단의 출력과 상기 논리합 수단의 출력을 논리곱 하는 논리곱 수단을 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  14. 오픈 드레인 방식의 출력 버퍼에 있어서,
    입력 데이터에 응답하여 출력 노드의 전압 레벨을 선택적으로 제어하는 제 1 드라이버 ;
    제 1 및 제 2 상태를 가지며, 제 2 상태에서 상기 출력 노드의 전압 레벨을 제1의 하이 전압 레벨로 제어하고 제 1 상태에서 상기 출력 노드의 전압 레벨을 상기 제1의 하이 전압 레벨보다 작은 제2의 하이 전압 레벨로 하강시키는 적어도 하나의 제 2 드라이버 ; 및
    하이 전압 레벨을 가지는 출력 데이터가 로우 전압 레벨을 가지는 출력 데이터로 전환되는 천이가 상기 출력 노드에서 발생되는 지를 결정하고, 상기 천이가 발생되면 상기 제 2 드라이버가 제 1 상태에 있도록 제어하는 제어부를 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  15. 제 14항에 있어서,
    상기 하이 전압 레벨의 출력 데이터는 적어도 두 개의 연속적인 하이 전압 레벨의 출력 데이터인 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  16. 제 14항에 있어서,
    상기 적어도 하나의 제 2 드라이버는 제 1 서브 드라이버를 구비하고,상기 제어부는,
    두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 두 개의 연속적인 하이 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 1 서브 드라이버를 상기 제 1 상태에 있도록 제어하는 제 1 결정 제어 회로를 구비하는 것을 특징으로 하는 것을 오픈 드레인 방식의 출력 버퍼.
  17. 제 16항에 있어서, 상기 제 1 결정 제어 회로는,
    두 개의 이전 입력 데이터에 응답하여 두 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 두 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 1 서브 드라이버를 제어하는 것을 특징으로 하는 것을 오픈 드레인 방식의 출력 버퍼.
  18. 제 16항에 있어서,
    상기 적어도 하나의 제 2 드라이버는 제 2 서브 드라이버를 더 구비하고,
    상기 제어부는,
    세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되는 지를 결정하고, 세 개의 연속적인 하이 전압 레벨을 가지는 상기 출력 데이터가 발생되면 상기 제 2 서브 드라이버를 상기 제 1 상태에 있도록 제어하는 제 2 결정 제어 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  19. 제 18항에 있어서, 상기 제 2 결정 제어 회로는,
    세 개의 이전 입력 데이터에 근거하여 세 개의 연속적인 하이 전압 레벨을 가지는 출력 데이터가 발생되도록 제어하고, 상기 세 개의 이전 입력 데이터 및 현재의 입력 데이터에 근거하여 상기 제 2 서브 드라이버를 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  20. 제 14항에 있어서, 상기 제어부는,
    두 개의 이전 입력 데이터를 저장하는 래치 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  21. 제 14항에 있어서, 상기 제어부는,
    적어도 두 개의 연속적인 하이 전압 레벨의 출력 데이터가 발생되지 아니하는 경우 현재의 입력 데이터에 응답하여 상기 제 2 드라이버의 상태를 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  22. 제 14항에 있어서, 상기 제어부는,
    세 개의 이전 입력 데이터를 저장하는 래치 회로를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  23. 오픈 드레인 방식의 출력 버퍼에 있어서,
    출력 노드의 전압 레벨을 제어하는 적어도 두 개의 드라이버들을 구비하는 드라이버 회로 ; 및
    적어도 두 번의 연속적인 하이 전압 레벨의 출력 데이터가 출력 노드에서 발생되는 지를 결정하고, 하이 전압 레벨의 출력 데이터가 로우 전압 레벨의 출력 데이터로 전환되는 천이가 발생되기 전에 상기 출력 노드의 출력 데이터의 하이 전압 레벨을 소정의 전압 레벨로 감소시키도록 제어하는 제어부를 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  24. 오픈 드레인 방식의 출력 버퍼에 있어서,
    입력 데이터에 응답하여 출력 노드의 전압 레벨을 선택적으로 제어하는 제 1 드라이버 ;
    제 1 및 제 2 상태를 가지며, 제 2 상태에서 상기 출력 노드의 전압 레벨을 제1의 로우 전압 레벨로 제어하고 제 1 상태에서 상기 출력 노드의 전압 레벨을 상기 제1의 로우 전압 레벨보다 큰 제2의 로우 전압 레벨로 상승시키는 적어도 하나의 제 2 드라이버 ; 및
    상기 출력 노드의 출력 데이터의 전압 레벨이 두 번 연속적으로 로우 전압 레벨로 발생되는지를 결정하고, 상기 출력 데이터의 전압 레벨이 두 번 연속적으로 로우 전압 레벨로 발생되면 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어하는 제어부를 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  25. 제 24항에 있어서, 상기 제어부는,
    상기 출력 데이터의 전압 레벨이 두 번 연속적으로 로우 전압 레벨로 발생되면 다음 입력 데이터에 응답하여 상기 출력 데이터의 전압 레벨이 제어되기 전에 상기 제 2 드라이버가 상기 제 1 상태에 있도록 제어하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
KR1020040061959A 2004-08-06 2004-08-06 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼 KR100640582B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040061959A KR100640582B1 (ko) 2004-08-06 2004-08-06 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040061959A KR100640582B1 (ko) 2004-08-06 2004-08-06 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼

Publications (2)

Publication Number Publication Date
KR20060013127A KR20060013127A (ko) 2006-02-09
KR100640582B1 true KR100640582B1 (ko) 2006-10-31

Family

ID=37122591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040061959A KR100640582B1 (ko) 2004-08-06 2004-08-06 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼

Country Status (1)

Country Link
KR (1) KR100640582B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160105104A (ko) 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11327710A (ja) 1998-01-22 1999-11-30 Matsushita Electric Ind Co Ltd スキュ―抑制機能を有する出力バッファ回路
US6549060B1 (en) 2002-06-19 2003-04-15 Hewlett Packard Development Company, L.P. Dynamic logic MUX

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11327710A (ja) 1998-01-22 1999-11-30 Matsushita Electric Ind Co Ltd スキュ―抑制機能を有する出力バッファ回路
US6549060B1 (en) 2002-06-19 2003-04-15 Hewlett Packard Development Company, L.P. Dynamic logic MUX

Also Published As

Publication number Publication date
KR20060013127A (ko) 2006-02-09

Similar Documents

Publication Publication Date Title
US6281715B1 (en) Low voltage differential signaling driver with pre-emphasis circuit
US7053660B2 (en) Output buffer circuit and control method therefor
US7733128B2 (en) Transmitting apparatus
US8659329B2 (en) Pre-emphasis circuit and differential current signaling system having the same
US8299831B2 (en) Semiconductor device
US5751161A (en) Update scheme for impedance controlled I/O buffers
KR100688567B1 (ko) 슬루 레이트 조절이 가능한 버퍼를 구비하는 프리 엠퍼시스회로
KR100640593B1 (ko) 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로
US7994835B2 (en) Duty control circuit and semiconductor device having the same
US8004314B2 (en) Semiconductor device
JP2009540750A (ja) 帯域幅制限負荷用のトライステートドライバ
KR100640582B1 (ko) 데이터 패턴에 따라 채널 스큐를 감소시킬 수 있는 오픈드레인 출력 버퍼
JP4086193B2 (ja) オープンドレイン出力バッファ
KR100524947B1 (ko) 오픈 드레인 출력 버퍼
KR20010006870A (ko) 버퍼 임계치의 동적 스위칭을 위한 회로
CN111682873A (zh) 一种低功耗输出缓冲器电路
US6307414B1 (en) Slew rate/propagation delay selection circuit
KR20050003895A (ko) 풀업 슬루율을 용이하게 조절할 수 있는 오픈 드레인출력버퍼 회로
KR20000020303A (ko) 출력 버퍼 회로
KR100585174B1 (ko) 데이터 레이트에 따라 전력 소비를 조절할 수 있는 출력드라이버
KR20060058841A (ko) 출력 신호의 소정 구간에서 슬루율을 조절하는 출력드라이버
KR20090115009A (ko) 출력회로
KR100406579B1 (ko) 램버스 디램의 출력 버퍼 회로
KR20010073707A (ko) 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버
KR20040013579A (ko) 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee