DE4012370C2 - Busschaltkreis, Betriebsverfahren und Verwendung hierfür - Google Patents

Description

Die Erfindung bezieht sich auf einen Busschaltkreis nach dem Oberbegriff des Patentanspruches, ein Betriebsverfahren und eine Verwendung für diesen und insbesondere auf einen Busschaltkreis zum Übertragen von Information zwischen einer Mehrzahl von Funktions­ einheiten.

Die Fig. 13 zeigt einen herkömmlichen Vorladebusschaltkreis. Diese Art von Busschaltkreisen wird z.B. in integrierten Halb­ leiterschaltkreiseinrichtungen wie Mikrocomputern verwendet. In Fig. 13 ist eine Busverbindung 1 über einen vorladenden P-Kanal MOS-Transistor 2 mit einem Spannungsversorgungsanschluß 3 ver­ bunden. Der Transistor 2 weist eine Source, die mit dem Spannungs­ versorgungsanschluß 3, und eine Drain, die mit der Busverbindung 1 verbunden ist, sowie ein Gate, das ein Vorladesignal empfängt, auf. Eine Mehrzahl von Schaltkreisblöcken 11a bis 11d ist mit der Busverbindung 1 verbunden. Jeder der Schaltkreisblöcke 11a bis 11d umfaßt Verriegelungsschaltkreise 4 und 5, einen Logikschaltkreis 6 und einen Bustreiber 7. Es wird Information von der Busverbindung 1 in den Verriegelungsschaltkreis 4 eingegeben. Das Ausgangssignal des Verriegelungsschaltkreises 4 wird an den Logikschaltkreis 6 und dessen Ausgangssignal an den Verriegelungsschaltkreis 5 angelegt. Die vom Verriegelungsschaltkreis 5 ausgegebene Information wird über den Bustreiber 7 an die Busverbindung 1 angelegt. Jeder der Schaltkreisblöcke 11a bis 11d wirkt als Quelle (Übertragungsbereich) und als Ziel (Empfangsbereich).

In Fig. 14 ist im wesentlichen eine detaillierte Schaltkreis­ struktur des Schaltkreisblockes 11a gezeigt. Der Verriegelungs­ schaltkreis 4 umfaßt Inverter 41, 42 und 43, ein NAND-Gatter 44 und N-Kanal MOS-Transistoren 45 und 46. Ein Eingangsanschluß des NAND-Gatters 44 empfängt ein Steuersignal T1 und der andere ein Auswahlsignal S1a. Falls sich das Auswahlsignal S1a auf dem "H"-Pegel befindet, wird der Schaltkreisblock 11a als Ziel ausge­ wählt. Wenn das Steuersignal T1 den "H"-Pegel erreicht, schaltet der Transistor 45 durch, so daß die Information auf der Busver­ bindung 1 an den Eingangsanschluß des Inverters 41 angelegt wird. Wenn das Steuersignal T1 auf den "L"-Pegel abfällt, schaltet der Transistor 46 durch, so daß die Information im Verriegelungsbe­ reich, der die Inverter 41 und 42 und den Transistor 46 umfaßt, gehalten wird.

Das Ausgangssignal des Verriegelungsschaltkreises 4 wird in den Logikschaltkreis 6 eingegeben, einen Bereich zum Ausführen von Verarbeitungsschritten wie z.B. eine logische Operation. Das Aus­ gangssignal des Logikschaltkreises 6 wird in den Verriegelungs­ schaltkreis 5 eingegeben.

Der Verriegelungsschaltkreis 5 umfaßt Inverter 51, 52 und 53 und N-Kanal MOS-Transistoren 54 und 55. Das Gate des Transistors 54 empfängt ein Steuersignal T2. Das Steuersignal T2 wird über den Inverter 53 auch an das Gate des Transistors 55 angelegt. Wenn das Steuersignal T den "H"-Pegel erreicht, schaltet der Transistor 54 durch, so daß die Information vom Logikschaltkreis 6 an den Ein­ gangsanschluß des Inverters 51 angelegt wird. Wenn das Steuersignal T2 auf den "L"-Pegel abfällt, schaltet der Transistor 55 durch, so daß die Information in einem Verriegelungsbereich, der die Inverter 51 und 52 und den Transistor 55 umfaßt, gehalten wird.

Der Bustreiber 7 umfaßt ein AND-Gatter 71 und N-Kanal MOS-Transi­ storen 72 und 73. Das Gate des Transistors 73 empfängt das Aus­ gangssignal des Verriegelungsschaltkreises 5. Ein Eingangsanschluß des NAND-Gatters 71 empfängt ein Steuersignal T_BS und der andere ein Auswahlsignal S2a. Wenn sich das Auswahlsignal S2a auf dem "H"-Pegel befindet, wird der Schaltkreisblock 11a als Quelle aus­ gewählt. Wenn das Steuersignal T_BS den "H"-Pegel erreicht, wird das invertierte Signal des Ausgangssignales vom Verriegelungs­ schaltkreis 5 an die Busverbindung 1 angelegt.

Die anderen Schaltkreisblöcke 11b bis 11d sind in gleicher Weise konfiguriert wie der Schaltkreisblock 11a. Die Schaltkreisblöcke 11b bis 11d empfangen jedoch Auswahlsignale S1b bzw. S2b bis S1d bzw. S2d anstelle der Auswahlsignale S1a und S2a.

Nun erfolgt unter Bezugnahme auf das Zeitdiagramm der Fig. 15 eine Beschreibung des Betriebes des in den Fig. 13 und 14 gezeigten Busschaltkreises. Hier wird als Beispiel ein Fall betrachtet, bei dem die im Verriegelungsschaltkreis 5 des Schaltkreisblockes 11a gehaltenen Daten in den Verriegelungsschaltkreis 4 des Schaltkreis­ blockes 11d übertragen werden sollen. Dies bedeutet, daß in diesem Fall der Schaltkreisblock 11a die Quelle und der Schaltkreisblock 11d das Ziel darstellen.

In Fig. 15 bildet die Zeitspanne von t 0 bis t 4 einen einzelnen Übertragungszyklus. Zuerst fällt das Steuersignal T_BS und dann das Vorladesignal auf den "L"-Pegel, was zu einem Durchschalten des Transistors 2 führt, so daß ein Strom vom Spannungsversorgungs­ anschluß 3 zur Busverbindung 1 fließt, wodurch das Potential auf der Busverbindung auf den "H"-Pegel angehoben wird. Zu diesem Zeitpunkt befinden sich die Auswahlsignale S1a bis S1d und S2a bis S2d auf dem "L"-Pegel. Zum Zeitpunkt t 1 erreicht das Steuersignal T2 den "H"-Pegel. Dies bewirkt, daß der Verriegelungsschaltkreis 5 das Ausgangssignal vom Logikschaltkreis 6 annimmt. Anschließend erreichen die Auswahlsignale S2a und S1d den "H"-Pegel, wodurch die Auswahl des Schaltkreisblockes 11a als Quelle und des Schalt­ kreisblockes 11d als Ziel ermöglicht wird.

Zum Zeitpunkt t 2 erreicht das Vorladesignal den "H"-Pegel, wodurch der Transistor 2 gesperrt wird. Damit wird die Busver­ bindung auf dem "H"-Pegel gehalten. Zu diesem Zeitpunkt fällt das Steuersignal T2 auf den "L"-Pegel, wodurch die an den Verriegelungs­ schaltkreis 5 angelegten Daten in diesem gehalten und dann ausge­ geben werden. Wenn das Steuersignal T_BS auf den "H"-Pegel ansteigt, wird der Bustreiber 7 im Schaltkreisblock 11a aktiviert. Falls sich die vom Verriegelungsschaltkreis ausgegebenen Daten auf dem "H"-Pegel befinden, kehrt das Potential auf der Busverbindung 1 langsam auf den "L"-Pegel zurück. Falls sich die vom Verriegelungsschaltkreis 5 ausgegebenen Daten umgekehrt auf dem "L"-Pegel befinden, wird das Potential auf der Busverbindung 1 weiterhin auf dem "H"-Pegel gehalten. Mit anderen Worten werden invertierte Daten der im Verriegelungsschaltkreis 5 gehaltenen Daten an die Busver­ bindung 1 angelegt.

Zum Zeitpunkt t 3 steigt das Steuersignal T1 auf den "H"-Pegel an, wodurch der Verriegelungsschaltkreis 4 im Schaltkreisblock 11d die Daten auf der Busverbindung 1 annimmt. Wenn das Steuersignal T1 zum Zeitpunkt t 4 auf den "L"-Pegel abfällt, werden die an den Verriegelungsschaltkreis 4 angelegten Daten in diesem gehalten und dann ausgegeben.

Wie oben beschrieben worden ist, werden die vom Logikschaltkreis des Schaltkreisblockes 11a ausgegebenen Daten an den Logikschalt­ kreis 6 des Schaltkreisblockes 11d übertragen.

Bei herkömmlichen Busschaltkreisen vom Vorladetyp erfordert eine erhöhte Zahl von Schaltkreisblöcken, die als Quelle und Ziel eines Busses ausgewählt werden sollen, eine längere Verbindung und damit eine größere Kapazität für den Bus und auch eine erhöhte Anzahl von Bustreibern. Folglich ergeben sich Probleme wie z.B. eine zu lange Zeit zum Aufladen und Entladen der Busverbindung.

Aus US-4 621 202 ist ein Busschaltkreis der eingangs beschriebenen Art bekannt. Bei dem bekannten Busschaltkreis kann die Leistungsaufnahme gesenkt werden, da mehrere Unterbusse vorgesehen sind, die mit einem gemeinsamen Hauptbus verbunden sind. Auch kann zur Beschleunigung der Hauptbus vorgeladen werden. Es hat sich jedoch in der Praxis gezeigt, daß selbst für diesen Fall immer noch eine hohe Leistungsaufnahme durch das Aufladen der Busse auftritt. Des weiteren bedarf das Aufladen des Busses auf das Versorgungspotential auch einer gewissen Zeit, die für den schnellen Betrieb hinderlich ist.

Aus der EP-0 291 353 A2 ist es dagegen bekannt, Busse und andere Leitungen vorzuladen. Es gibt jedoch keinen Hinweis darauf, wie das Vorladen beschleunigt werden könnte und mit geringerer Leistungsaufnahme durchgeführt werden könnte.

Es ist Aufgabe der Erfindung, einen Busschaltkreis zu schaffen, der die Informationsübertragungszeit verkürzen und die Leistungsaufnahme vermindern kann. Weiterhin sollen ein Betriebsverfahren und eine Verwendung für einen solchen Busschaltkreis angegeben werden.

Diese Aufgabe wird gelöst durch einen Busschaltkreis mit den Merkmalen des Patentanspruches 1. Weiterhin wird die Aufgabe gelöst durch ein Betriebsverfahren nach Patentanspruch 17 und durch eine Verwendung gemäß Patentanspruch 18.

Beim oben beschriebenen Busschaltkreis sind die Busse hierarchisch konfiguriert und die Anzahl der Bustreiber kann vermindert werden. Ferner werden die nicht ausgewählten Unterbusse vom Hauptbus getrennt. Dies führt zu einer verminderten Buskapazität und zu einer verkürzten Zeit für das Auf- und Entladen des Busses, wodurch auch die Leistungsaufnahme vermindert wird.

Der Vorladeschaltkreis lädt einen Hauptbus auf ein vorbestimmtes Potential auf. Die Mehrzahl der Drei-Zustands- Treiberschaltkreise bringt entsprechend der Information vom Hauptbus jeden Unterbus auf ein erstes vorbe­ stimmtes Potential, ein zweites vorbestimmtes Potential oder in den schwebenden Zustand. Die Mehrzahl von Treibern ist entsprechend der Mehrzahl der Unterbusse gebildet, um den Bus höheren Ranges jeweils entsprechend dem Ausgangssignal von einem Funktionsbereich der Mehrzahl entsprechender Funktionsbereiche zu treiben.

Bevorzugte Weiterbildungen der Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A ein Diagramm der Gesamtstruktur eines Busschaltkreises vom Vorladetyp entsprechend einer ersten Ausführung der Erfindung;

Fig. 1B ein Diagramm der Struktur eines Blockes im Busschalt­ kreis der Fig. 1A;

Fig. 2 ein Schaltbild, das eine detaillierte Struktur des Haupt­ bereiches der Fig. 1B darstellt;

Fig. 3 ein Zeitdiagramm zur Darstellung des Betriebes dieser Ausführungsform;

Fig. 4 ein Diagramm, das die Gesamtstruktur eines Busschalt­ kreises vom Vorladetyp in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung darstellt;

Fig. 5 ein Schaltbild, das eine detaillierte Struktur des Hauptbereiches der Fig. 4 darstellt;

Fig. 6 ein Diagramm, das eine detaillierte Struktur des Haupt­ bereiches eines Busschaltkreises in Übereinstimmung mit einer dritten Ausführungsform der Erfindung darstellt;

Fig. 7 ein Diagramm, das die Struktur des Hauptbereiches eines Busschaltkreises vom Vorladetyp in Übereinstimmung mit einer vierten Ausführungsform der Erfindung darstellt;

Fig. 8 ein Schaltbild, das eine detaillierte Struktur des Haupt­ bereiches der Fig. 7 darstellt;

Fig. 9 ein Diagramm, das eine detaillierte Struktur des Haupt­ bereiches eines Busschaltkreises vom Vorladetyp in Übereinstimmung mit einer fünften Ausführungsform der Erfindung darstellt;

Fig. 10 ein Diagramm, das eine detaillierte Struktur des Haupt­ bereiches eines Busschaltkreises in Übereinstimmung mit einer sechsten Ausführungsform der Erfindung darstellt;

Fig. 11 ein Diagramm, das eine detaillierte Struktur des Haupt­ bereiches eines Busschaltkreises in Übereinstimmung mit einer siebten Ausführungsform der Erfindung darstellt;

Fig. 12 ein Blockdiagramm, das die Struktur eines 1-Chip-Mikro­ computers darstellt, auf den die Erfindung angewandt wird;

Fig. 13 ein Diagramm, das die Gesamtstruktur eines herkömmlichen Busschaltkreises darstellt;

Fig. 14 ein Schaltbild, das einen Schaltkreisblock darstellt, der im Busschaltkreis der Fig. 13 gezeigt ist; und

Fig. 15 ein Zeitdiagramm zur Darstellung des Betriebes eines herkömmlichen Busschaltkreises.

Wie in Fig. 1A gezeigt ist, ist eine Mehrzahl von Blöcken 11 bis 14 mit einer Busverbindung 1, die als Bus höheren Ranges wirkt, verbunden. Jeder der Mehrzahl von Blöcken 11 bis 14 ist, wie in Fig. 1B dargestellt, mit einer lokalen Busverbindung 10, die als Bus niedrigeren Ranges wirkt, gebildet. Die Busverbindung 1 ist über einen vorladenden P-Kanal MOS-Transistor 2 mit einem Spannungsversorgungsanschluß 3 verbunden. Das Gate des Transistors 2 empfängt ein Vorladesignal . Ein Taktsignal-Erzeugungsschalt­ kreis 8 erzeugt Steuersignale T1, T2 und T_BS und Vorladesignale und T_PC. Ein Auswahlsignal-Erzeugungsschaltkreis 9 erzeugt Auswahlsignale S3a bis S3d und S4a bis S4d und Blockauswahlsignale bis und BS1 bis BS4.

Die Blöcke empfangen jeweils die Blockauswahlsignale bis . Die Auswahlsignale bis sind Signale zum Auswählen eines Blockes als Ziel. Ferner empfangen die Blöcke 11 bis 14 jeweils die Blockauswahlsignale BS1 bis BS4. Die Blockauswahlsignale BS1 bis BS4 sind Signale zum Auswählen eines Blockes als Quelle.

In Fig. 1B ist die lokale Busverbindung 10 über einen vorladenden P-Kanal MOS-Transistor 20 mit einem Spannungsversorgungsanschluß 22 verbunden. Das Gate des Transistors 20 empfängt das Vorladesignal . Die Mehrzahl von Schaltkreisblöcken 21a bis 21d ist mit der lokalen Busverbindung 10 verbunden.

Jeder der Schaltkreisblöcke 21a bis 21d umfaßt Verriegelungsschalt­ kreise 4 und 5 und einen Logikschaltkreis 6. Der Eingangsanschluß des Verriegelungsschaltkreises 4 ist mit der lokalen Busverbindung 10 verbunden. Das Ausgangssignal des Verriegelungsschaltkreises 4 wird an den Logikschaltkreis 6 und dessen Ausgangssignal an den Verriegelungsschaltkreis 5 angelegt. Das Ausgangssignal des Verrie­ gelungsschaltkreises 5 wird an einen Multiplexer 70 angelegt. Jeder Verriegelungsschaltkreis 4 empfängt das Steuersignal T1 und jeder Verriegelungsschaltkreis 5 das Steuersignal T2.

Die Verriegelungsschaltkreise 4 der Schaltkreisblöcke 21a bis 21d empfangen jeweils die Auswahlsignale S3a bis S3d. Entsprechend diesen Auswahlsignalen S3a bis S3d wird ein Schaltkreisblock als Ziel ausgewählt.

Der Multiplexer 70 empfängt die Auswahlsignale S4a bis S4d. Ent­ sprechend den Auswahlsignalen S4a bis S4d wird das Ausgangssignal von einem der Schaltkreisblöcke 21a bis 21d ausgewählt und vom Multiplexer 70 ausgegeben. Das bedeutet, daß entsprechend der Aus­ wahlsignale S4a bis S4d ein Schaltkreisblock als Quelle ausgewählt wird.

Das Ausgangssignal des Multiplexers 70 wird an den Bustreiber 60 angelegt. Der Bustreiber 60 wird vom Steuersignal T_BS und dem Busauswahlsignal BS1 aktiviert. Wenn irgendeiner der Schaltkreis­ blöcke 21a bis 21d im Block 11 als Quelle ausgewählt worden ist, treibt der Bustreiber 60 die Busverbindung 1 entsprechend dem Ausgangssignal des Multiplexers 70.

Demgegenüber ist die Busverbindung 1 mit einem Übertragungsschalt­ kreis 80a verbunden. Der Übertragungsschaltkreis 80a wird in Abhängigkeit vom Steuersignal T_PC und dem Busauswahlsignal aktiviert. Falls einer der Schaltkreisblöcke 21a bis 21d im Block 11 als Ziel ausgewählt worden ist, überträgt der Übertragungs­ schaltkreis 80a Daten auf der Busverbindung 1 auf die lokale Busverbindung 10.

In Fig. 2 ist ein detailliertes Schaltbild des Schaltkreisblockes 21a, des Bustreibers 60 und des Übertragungsschaltkreises 80a gezeigt.

Die Verrieglungsschaltkreise 4 und 5 im Schaltkreisblock 21a weisen denselben Aufbau wie die Verriegelungsschaltkreise 4 und 5 im Schaltkreisblock 11a der Fig. 14 auf. In Fig. 2 empfängt jedoch ein Eingangsanschluß des NAND-Gatters 44 des Verriegelungsschalt­ kreises 4 das Auswahlsignal S3a.

Der Bustreiber 60 umfaßt ein AND-Gatter 61 und in Reihe geschaltete N-Kanal MOS-Transistoren 62 und 63. Ein Eingangsanschluß des AND- Gatters 61 empfängt das Steuersignal T_BS und der andere das Block­ auswahlsignal BS1. Das Ausgangssignal des AND-Gatters 61 wird an das Gate des Transistors 62 angelegt. Das Gate des Transistors 63 empfängt das Ausgangssignal des Multiplexers 70. Die Drain des Transistors 62 ist mit der Busverbindung 1 und die Source des Transistors 63 mit einem Masseanschluß verbunden.

Der Übertragungsschaltkreis 80a umfaßt P-Kanal MOS-Transistoren 81 und 82 sowie N-Kanal MOS-Transistoren 83 und 84. Die Source des Transistors 81 ist mit einem Spannungsversorgungsanschluß 85 und die Drain mit der Source des Transistors 82 verbunden, während das Gate das Blockauswahlsignal empfängt. Das Gate des Transistors 82 ist mit der Busverbindung 1 und die Drain mit der Drain des Transistors 83 und dem Gate des Transistors 84 verbunden. Das Gate des Transistors 83 empfängt das Vorladesignal T_PC. Die Sources der Transistoren 83 und 84 sind beide mit Masseanschlüssen verbunden. Die Drain des Transistors 84 ist mit der lokalen Bus­ verbindung 10 verbunden, wobei der Transistor 84 zum Entladen der lokalen Busverbindung 10 dient.

Die in Fig. 1B gezeigten Schaltkreisblöcke 21b bis 21d weisen dieselbe Struktur wie der in Fig. 2 dargestellte Schaltkreisblock 21a auf.

Im folgenden wird unter Bezugnahme auf die Fig. 3 der Betrieb des in den Fig. 1A, 1B und 2 gezeigten Busschaltkreises beschrieben. Es wird ein Fall als Beispiel betrachtet und beschrieben, bei dem Daten im Verriegelungsschaltkreis 5 des Schaltkreisblockes 21a im Block 11 in den Verriegelungsschaltkreis 4 im Schaltkreisblock 21d des Blockes 14 übertragen werden sollen. Mit anderen Worten stellt der Schaltkreisblock 21a im Block 11 eine Quelle und der Schalt­ kreisblock 21d im Block 14 ein Ziel dar.

In Fig. 3 bildet die Zeitspanne von t 0 bis t 4 einen einzelnen Transferzyklus. Am Anfang fällt das Steuersignal T_BS auf den "L"- Pegel. Anschließend fällt das Vorladesignal auf den "L"-Pegel und das Vorladesignal T_PC erreicht den "H"-Pegel, was zu einem Durchschalten des Transistors 2 in Fig. 1A und des Transistors 20 in Fig. 1B führt. Damit fließt ein Strom vom Spannungsversor­ gungsanschluß 3 zur Busverbindung 1 und zur selben Zeit ein Strom vom Spannungsversorgungsanschluß 22 zu den lokalen Busverbindungen 10 in jedem Block, so daß die Potentiale der Busverbindung 1 und der lokalen Busverbindungen 10 den "H"-Pegel erreichen. Ferner schalten die Transistoren 83 der Übertragungsschaltkreise 80a in den Blöcken 11 bis 14 durch, so daß das Potential der Gates der Transistoren 84 auf den "L"-Pegel abfällt. Zu diesem Zeitpunkt befinden sich die Auswahlsignale S3a bis S3d und S4a bis S4d und die Blockauswahlsignale BS1 bis BS4 alle auf dem "L"-Pegel, während die Blockauswahlsignale bis alle auf dem "H"-Pegel sind.

Zum Zeitpunkt t 1 steigt das Steuersignal T2 auf den "H"-Pegel an, was erlaubt, daß die vom Logikschaltkreis 6 ausgegebenen Daten in den Verriegelungsschaltkreis 5 eingegeben werden. Dann steigt das Blockauswahlsignal BS1 auf den "H"-Pegel an, so daß der Block 11 in Fig. 1A als Quelle ausgewählt wird. Zum selben Zeitpunkt erreicht das an den Multiplexer 70 im Block 11 angelegte Auswahlsignal S4a den "H"-Pegel, so daß der Schaltkreisblock 21a im Block 11 als Quelle ausgewählt wird. Ebenfalls zum selben Zeitpunkt erreicht das an den Schaltkreisblock 21d im Block 14 angelegte Auswahl­ signal S3d den "H"-Pegel, so daß der Schaltkreisblock 21d im Block 14 als Ziel ausgewählt wird.

Zum Zeitpunkt t 2 erreicht das Vorladesignal den "H"-Pegel und das Vorladesignal T_PC fällt auf den "L"-Pegel, so daß der Tran­ sistor 2 in Fig. 1A und der Transistor 20 in Fig. 1B gesperrt werden. Die Busverbindung 1 und die lokale Busverbindung 10 in jedem Block werden jedoch weiter auf dem "H"-Pegel gehalten, während der Transistor 83 im Übertragungsschaltkreis 80a gesperrt wird.

Auch das Steuersignal T2 fällt auf den "L"-Pegel, so daß die Daten vom Logikschaltkreis 6 im Verriegelungsschaltkreis 5 gehalten und dann ausgegeben werden. Damit werden nur die vom Schaltkreisblock 21a im Block 11 ausgegebenen Daten über den Multiplexer 70 an den Bustreiber 60 angelegt. Ferner fällt zum Zeitpunkt t 2 das Block­ auswahlsignal erneut auf den "L"-Pegel, so daß der Transistor 81 des Übertragungsschaltkreises 80a im Block 14 durchschaltet.

Anschließend erreicht das Steuersignal T_BS den "H"-Pegel, so daß der Transistor 62 des Bustreibers 60 im Block 11 durchschaltet. Falls sich das vom Multiplexer 70 abgegebene Datum auf dem "H"- Pegel befindet, schaltet der Transistor 63 durch, so daß der Bustreiber 60 bewirkt, daß das Potential der Busverbindung 1 auf den "L"-Pegel entladen wird. Falls sich umgekehrt das vom Multi­ plexer ausgegebene Datum auf dem "L"-Pegel befindet, ist der Transistor 63 im Sperrzustand, so daß das Potential der Busver­ bindung 1 auf dem "H"-Pegel gehalten wird.

Da sich die an die Bustreiber 60 in den anderen Blöcken 12 bis 14 angelegten Blockauswahlsignale BS2 bis BS4 auf dem "L"-Pegel befinden, werden die Bustreiber 60 in jenen Blöcken 12 bis 14, die nicht als Quelle ausgewählt worden sind, zu diesem Zeitpunkt nicht aktiviert.

Der Transistor 81 des Übertragungsschaltkreises 80a im Block 14 befindet sich im leitenden Zustand. Falls sich das Datum auf der Busverbindung 1 auf dem "H"-Pegel befindet, ist der Transistor 82 im sperrenden Zustand, so daß das Potential des Gates des Transi­ stors 84 auf dem "L"-Pegel gehalten wird und der Transistor 84 daher im sperrenden Zustand verbleibt. Damit wird das Potential der lokalen Busverbindung 10 auf dem "H"-Pegel gehalten. Falls sich umgekehrt das Datum auf der Busverbindung 1 auf dem "L"-Pegel befindet, schaltet der Transistor 82 durch, so daß ein Potential vom "H"-Pegel an das Gate des Transistors 84 angelegt wird und der Transistor daher durchschaltet. Damit wird das Potential der lokalen Busverbindung 10 auf den "L"-Pegel entladen. Zu diesem Zeitpunkt befinden sich die an die Übertragungsschaltkreise 80a in den anderen Blöcken 11 bis 13 angelegten Blockauswahlsignale bis auf dem "H"-Pegel, so daß die lokalen Busverbindungen 10 derjenigen Blöcke 11 bis 13, die nicht als Ziel ausgewählt worden sind, nicht entladen werden.

Anschließend erreicht zum Zeitpunkt t 3 das Steuersignal T1 den "H"-Pegel. Dies bewirkt, daß die Daten auf der lokalen Busver­ bindung 10 in den Verriegelungsschaltkreis 4 des Schaltkreis­ blockes 21d im Block 14 eingegeben werden. Wenn das Steuersignal T1 zum Zeitpunkt t 4 auf den "L"-Pegel abfällt, wird das in den Verriegelungsschaltkreis 4 eingegebene Datum gehalten und dann an den Logikschaltkreis 6 abgegeben.

Wie oben beschrieben worden ist, werden die vom Logikschaltkreis 6 des Schaltkreisblockes 21a im Block 11 abgegebenen Daten über die Busverbindung 1 und die lokale Busverbindung 10 im Block 14 an den Logikschaltkreis 6 des Schaltkreisblockes 21d im Block 14 über­ tragen.

Bei diesem Busschaltkreis wird nur der Bustreiber im als Quelle ausgewählten Block aktiviert und die anderen Bustreiber in den­ jenigen Blöcken, die nicht ausgewählt worden sind, werden nicht aktiviert. Falls sich das Datum auf der Busverbindung 1 auf dem "L"-Pegel befindet, wird ferner nur die lokale Busverbindung im als Ziel ausgewählten Block entladen und die anderen lokalen Busverbindungen in denjenigen Blöcken, die nicht als Ziel ausge­ wählt worden sind, werden nicht entladen. Damit wird die Leistungsaufnahme vermindert.

Ferner ist ein einzelner Bustreiber gemeinsam für eine Mehrzahl von Schaltkreisblöcken in jedem Block geschaffen. Zusätzlich werden die lokalen Busverbindungen in denjenigen Blöcken, die nicht als Ziel ausgewählt worden sind, von der Busverbindung getrennt. Daher wird die Buskapazität vermindert und auch die Ladezeit für die Busverbindung verkürzt.

In Fig. 4 ist ein Pegelverschiebungsschaltkreis 100 zwischen einen Spannungsversorgungsanschluß 3 und einen Vorladetransistor 2 geschaltet. Der Pegelverschiebungsschaltkreis 100 umfaßt zwei diodengeschaltete N-Kanal MOS-Transistoren 101 und 102.

Im Übertragungsschaltkreis 80b der Fig. 5 ist ein Pegelverschie­ bungsschaltkreis 110 zwischen einen Spannungsversorgungsanschluß 85 und die Source eines Transistors 81 geschaltet. Der Pegelver­ schiebungsschaltkreis 110 umfaßt zwei diodengeschaltete N-Kanal MOS-Transistoren 111 und 112.

Nimmt man nun an, daß die Schwellenspannung der Transistoren 101 und 102 im Pegelverschiebungsschaltkreis 100 der Fig. 4 und die Schwellenspannung der Transistoren 111 und 112 im Pegelverschie­ bungsschaltkreis 110 der Fig. 5 gleich Vth und der Versorgungs­ spannungspegel der Spannungsversorgungsanschlüsse 3 und 85 gleich Vcc ist, ist sowohl der Vorladepegel der Busverbindung 1 als auch der Pegel des Drain-Potentiales des Transistors 81 im Übertra­ gungsschaltkreis 80b durch Vcc-2×Vth gegeben. Der Übertragungs­ schaltkreis 80b erfaßt einen Potentialabfall der Busverbindung 1 mit Vcc-2×Vth als Referenzspannung.

Auf diese Weise wird entsprechend der zweiten Ausführung der Vorladepegel der Busverbindung 1 niedriger als der Spannungsver­ sorgungspegel gehalten, so daß die Leistungsaufnahme vermindert ist.

Der Aufbau und der Betrieb der anderen Bereiche stimmen mit den­ jenigen der ersten Ausführungsform überein.

Entsprechend der Ausführung in Fig. 6 weist keine der lokalen Busverbindungen 10 einen mit diesen verbundenen vorladenden Transistor 20 auf. Der Übertragungsschaltkreis 80c umfaßt P-Kanal MOS-Transistoren 81, 82 und 83 und einen N-Kanal MOS-Transistor 84. Die Transistoren 81, 82, 83 und 84 sind in Reihe zwischen einem Spannungsversorgungsanschluß 85 und einem Masseanschluß geschaltet. Die Gates der Transistoren 81 und 84 sind mit der Busverbindung 1 verbunden. Die Gates der Transistoren 82 und 83 empfangen das Blockauswahlsignal .

Wenn das Blockauswahlsignal auf den "L"-Pegel fällt, schalten die Transistoren 82 und 83 durch. Falls das Datum auf der Busver­ bindung 1 den "H"-Pegel darstellt, schaltet der Transistor 84 durch und entlädt das Potential auf der lokalen Busverbindung 10 auf den "L"-Pegel (falls umgekehrt das Datum auf der Busverbindung 1 den "L"-Pegel darstellt, schaltet der Transistor 81 durch und hebt das Potential auf der lokalen Busverbindung 10 auf den "H"-Pegel an).

Zu diesem Zeitpunkt befinden sich die an die Übertragungsschalt­ kreise 80c in den anderen Blöcken angelegten Blockauswahlsignale bis alle auf dem "H"-Pegel und die lokalen Busverbindungen 10 in diesen Blöcken werden von der Busverbindung 1 getrennt. Daher werden die lokalen Busverbindungen 10 in den nicht ausgewählten Blöcken weder aufgeladen noch entladen.

Entsprechend der dritten Ausführungsform der Erfindung wirkt die Busverbindung 1 auf diese Weise als Bus vom Vorladetyp und jede lokale Busverbindung 10 als Bus vom 3-Zustands-Typ. Entsprechend sind der Vorladeschaltkreis zum Vorladen der lokalen Busverbindung 10 und eine Signalleitung zum Anlegen des Vorladesignales nicht erforderlich. Ferner sind keine Taktsignale zum Vorladen der lokalen Busverbindungen 10 notwendig.

Der Aufbau und die Arbeitsweise der anderen Teile stimmen mit denjenigen der ersten Ausführungsform überein.

Wie in Fig. 7, der vierten Ausführungsform, gezeigt ist, sind der Bustreiber 60 und der Multiplexer 70 nicht vorgesehen. Statt dessen weist jeder der Schaltkreisblöcke 21a bis 21d einen in diesen gebildeten Bustreiber 7 auf. Die Schaltkreisblöcke 21a bis 21d sind in derselben Weise konfiguriert, wie die Schaltkreisblöcke 11a bis 11d in Fig. 13.

Das Blockauswahlsignal BS1, das bei der in Fig. 1B dargestellten Ausführung an den Bustreiber 60 angelegt ist, wird hier an einen Übertragungsschaltkreis 80d angelegt, und die Auswahlsignale S4a bis S4d, die bei der in Fig. 1B gezeigten Ausführungsform an den Multiplexer 70 angelegt sind, werden hier jeweils an die Bustrei­ ber 7 in den Schaltkreisblöcken 21a bis 21d angelegt.

In Fig. 8 sind die im Schaltkreisblock 21a enthaltenen Verriege­ lungsschaltkreise 4 und 5 und der Bustreiber 7 in derselben Weise aufgebaut, wie die Verriegelungsschaltkreise 4 und 5 und der Bustreiber im Schaltkreisblock 11a der Fig. 14.

Der Übertragungsschaltkreis 80d umfaßt ein OR-Gatter 86 und einen bidirektionalen N-Kanal MOS-Transistor 87. Ein Eingangsanschluß des OR-Gatters 86 empfängt das Blockauswahlsignal BD1 und der andere Eingangsanschluß das Blockauswahlsignal BS1. Das Blockaus­ wahlsignal BD1 ist ein invertiertes Signal des Blockauswahlsignales . Das Ausgangssignal des OR-Gatters 86 wird an das Gate des Transistors 7 angelegt. Die Drain und die Source des Transistors 87 sind mit der Busverbindung 1 bzw. der lokalen Busverbindung 10 verbunden. Die Schaltkreisblöcke 21b bis 21d weisen denselben Aufbau auf wie der Schaltkreisblock 21a.

Wenn entweder das Blockauswahlsignal BS1 oder das Blockauswahl­ signal BD1 den "H"-Pegel erreicht, schaltet der Transistor 87 im Übertragungsschaltkreis 80d durch. Dies bewirkt, daß die lokale Busverbindung 10 mit der Busverbindung 1 verbunden wird. Damit ist das Potential auf der lokalen Busverbindung 10 entsprechend dem Datum auf der Busverbindung 1, oder sonst das Potential der Busverbindung 1 entsprechend dem Datum auf der lokalen Busver­ bindung 10 bestimmt. Auf diese Weise wird eine bidirektionale Datenübertragung zwischen der Busverbindung 1 und der lokalen Busverbindung 10 möglich.

Beim Busschaltkreis entsprechend dieser Ausführungsform werden die Bustreiber 7 in den nicht als Quelle ausgewählten Schaltkreis­ blöcken nicht aktiviert. Die Transistoren 87 in den weder als Quelle noch als Ziel ausgewählten Blöcken befinden sich im gesperr­ ten Zustand. Daher werden die lokalen Busverbindungen 10 von der Busverbindung 1 getrennt. Entsprechend werden die lokalen Busver­ bindungen 10 in den nicht ausgewählten Blöcken weder geladen noch entladen. Damit wird eine überflüssige Leistungsaufnahme vermieden.

Entsprechend der vierten Ausführungsform wird auf diese Weise der Übertragungsschaltkreis als bidirektionaler Transistor implemen­ tiert, so daß die Schaltkreisstruktur vereinfacht wird.

Der Aufbau und die Betriebsweise der anderen Teile stimmen mit denjenigen der ersten Ausführung überein.

Bei der Ausführung in Fig. 9 ist der Übertragungsschaltkreis der Fig. 2 in den folgenden Punkten verbessert worden.

Da das Potential der Busverbindung 1 in Fig. 2 entsprechend den über diese Busverbindung übertragenen Daten zwischen den "L"- und dem "H"-Pegel instabil schwankt, befindet sich der Transistor 82 des Übertragungsschaltkreises 80a stets entweder im leitenden oder im sperrenden Zustand, unabhängig davon, ob der entsprechende Block ausgewählt worden ist oder nicht. Falls der in Fig. 2 gezeigte Block als Ziel ausgewählt worden ist, fällt das Blockaus­ wahlsignal auf den "L"-Pegel, was zu einem Sperren des Transi­ stors 81 führt. Falls sich das Potential der Busverbindung 1 auf dem "H"-Pegel befindet, ist der Transistor 82 gesperrt, so daß das Potential des Knotens A den "H"-Pegel erreicht.

Falls dieser Block bei einem nachfolgenden Übertragungszyklus nicht ausgewählt wird, erreicht das Blockauswahlsignal den "H"-Pegel. Zum Zeitpunkt t 1 (Fig. 3) ist die Busverbindung 1 vorgeladen worden, so daß sich der Transistor 82 im sperrenden Zustand befindet. Daher wird das Potential am Knoten A auf dem "H"-Pegel gehalten. Zu diesem Zeitpunkt wird das Potential eines anderen Knotens B auf den "L"-Pegel entladen.

Wenn nun zum Zeitpunkt t 2 das Potential auf der Busverbindung 1 aufgrund der Datenübertragung zwischen anderen Blöcken auf den "L"-Pegel fällt, schaltet der Transistor 82 durch. Dies bedeutet eine Neuverteilung der Ladungen zwischen dem Knoten A auf dem "H"-Pegel und dem Knoten B auf dem "L"-Pegel, was zu einem Strom­ fluß vom Knoten A zum Knoten B führt. Dies bewirkt, daß der Transistor 84 durchschaltet. Damit wird die vorgeladenen lokale Busverbindung 10 auf den "L"-Pegel entladen.

Wie oben beschrieben worden ist, werden die lokalen Busverbin­ dungen 10 entsprechend der ersten Ausführungsform in denjenigen Blöcken, die nicht als Ziel ausgewählt worden sind, entladen. Dies kann zu einer überflüssigen Leistungsaufnahme führen.

Im Gegensatz hierzu ist der in Fig. 9 dargestellte Übertragungs­ schaltkreis der fünften Ausführungsform derart aufgebaut, daß der Bus 1 höheren Ranges die nicht ausgewählten Busse 10 niedrigeren Ranges nicht beeinflußt.

Beim Übertragungsschaltkreis 80e der Fig. 9 ist ein N-Kanal MOS- Transistor 88 zwischen den Knoten A und den Masseanschluß geschal­ tet. Das Gate des Transistors 88 empfängt dabei ein Vorladesignal T_PC.

Falls das Vorladesignal zuerst auf den "L"-Pegel abfällt und das Vorladesignal T_PC in einem Transferzyklus dann den "H"-Pegel erreicht, schalten die Transistoren 83 und 88 durch. Dies bewirkt, daß die Knoten A und B auf den "L"-Pegel entladen werden. Selbst wenn in einem Block, der nicht als Ziel ausgewählt worden ist, das Potential der Busverbindung 1 auf den "L"-Pegel abfällt und der Transistor 82 damit durchschaltet, tritt eine Umverteilung von Ladungen daher nicht auf, da die Potentiale der Knoten A und B sich auf dem "L"-Pegel befinden. Dies bewirkt, daß das Gate- Potential des Transistors 84 auf dem "L"-Pegel gehalten werden kann. Entsprechend schaltet der Transistor 84 niemals durch.

Auf diese Weise werden entsprechend der fünften Ausführungsform die lokalen Busverbindungen 10 in denjenigen Blöcken, die nicht als Ziel ausgewählt worden sind, nicht entladen. Entsprechend wird jegliche überflüssige Leistungsaufnahme verhindert.

Der Aufbau und die Arbeitsweise der anderen Teile stimmen mit den­ jenigen der ersten Ausführungsform überein.

Auch bei der Ausführung der Fig. 10 ist der Übertragungsschaltkreis, wie bei der fünften Ausführung, verbessert.

Wenn man den Übertragungsschaltkreis 80f der Fig. 10 mit dem Über­ tragungsschaltkreis 80a der Fig. 2 vergleicht, so erkennt man, daß die Gates der Transistoren 81 und 82 mit verschiedenen Bereichen verbunden sind. Beim Übertragungsschaltkreis 80f der Fig. 10 ist das Gate des Transistors 81 mit der Busverbindung 1 verbunden und das Gate des Transistors 82 empfängt das Blockauswahlsignal .

Falls der in Fig. 10 gezeigte Block nicht als Ziel ausgewählt wird, befindet sich das Blockauswahlsignal auf dem "H"-Pegel. Daher befindet sich der Transistor 82 im sperrenden Zustand. Selbst wenn der Transistor 81 im Übertragungsschaltkreis 80f aufgrund des "L"-Pegel-Potentiales auf der Busverbindung 1 durchschaltet, tritt entsprechend keine Umverteilung von Ladungen des Knotens A auf, da sich der Transistor 82 im sperrenden Zustand befindet. Damit wird das Gate-Potential des Transistors 84 auf dem "L"-Pegel gehalten, ohne den Transistor 84 durchzuschalten. Auf diese Weise werden die lokalen Busverbindungen 10 entsprechend der sechsten Ausführungsform nicht entladen. Damit wird eine überflüssige Leistungsaufnahme in denjenigen Blöcken, die nicht als Ziel ausgewählt worden sind, verhindert.

Der Aufbau und die Arbeitsweise der anderen Teile stimmen mit den­ jenigen der ersten Ausführungsform überein.

Bei der Ausführungsform der Fig. 11 ist ein Übertragungsschaltkreis 80g mit einem Übertragungsgatter gebildet. Wie in Fig. 11 darge­ stellt ist, umfaßt der Übertragungsschaltkreis 80g einen Inverter 90 und N-Kanal MOS-Transistoren 91, 92 und 93. Die Drain des Transi­ stors 91 ist mit der Busverbindung 1 und die Source mit dem Gate des Transistors 93, die Drain des Transistors 92 mit dem Gate des Transistors 93 und die Source mit Masse, die Drain des Transistors 93 mit der lokalen Busverbindung 10 und die Source mit Masse ver­ bunden. Das Gate des Transistors 91 empfängt das Blockauswahlsignal BD1 und das Gate des Transistors 92 über den Inverter 90 das Blockauswahlsignal . Das Blockauswahlsignal BD1 ist ein inver­ tiertes Signal des Blockauswahlsignales .

Wenn das Blockauswahlsignal BD1 den "H"-Pegel erreicht, schaltet der Transistor 91 im Übertragungsschaltkreis 80g durch und der Transistor 92 sperrt. Falls sich das Potential auf der Busver­ bindung 1 auf dem "H"-Pegel befindet, schaltet der Transistor 93 durch, so daß das Potential auf der lokalen Busverbindung 10 auf den "L"-Pegel fällt. Falls sich umgekehrt das Potential auf der Busverbindung 10 auf dem "L"-Pegel befindet, sperrt der Transistor 93, so daß das Potential auf der lokalen Busverbindung 10 auf dem "H"-Pegel gehalten wird.

Zu diesem Zeitpunkt wird ein Blockauswahlsignal mit "L"-Pegel an den Übertragungsschaltkreis 80g in einem Block, der nicht als Ziel ausgewählt worden ist, angelegt. Dies bewirkt, daß der Transistor 91 sperrt und der Transistor 92 durchschaltet. Damit sperrt der Transistor 93 und hält das Potential auf der lokalen Busverbindung 10 auf dem "H"-Pegel.

Auf diese Weise werden die lokalen Busverbindungen 10 in den Blöcken, die nicht als Ziel ausgewählt worden sind, nicht entladen, so daß eine überflüssige Leistungsaufnahme vermieden wird.

Während bei den Übertragungsschaltkreisen 80a bis 80f in der ersten bis sechsten Ausführungsform die Gates der Transistoren mit der Busverbindung 1 verbunden sind, ist beim Übertragungsschaltkreis 80g der siebten Ausführungsform die Drain des Transistors mit der Busverbindung 1 verbunden.

Generell ist bei einem Transistor die Source/Drain-Kapazität kleiner als die Gate-Kapazität. Daher ist bei der siebten Ausführungsform die Kapazität der Busverbindung 1 durch eine Implementierung des Übertragungsschaltkreises als Übertragungsgatter vermindert. Damit wird eine niedrigere Leistungsaufnahme des Busschaltkreises erreicht.

Mit einem für eine Hochgeschwindigkeitsoperation günstigeren Über­ tragungsgatter können ferner die Busverbindungen in kurzer Zeit entladen werden. Entsprechend wird es für den Busschaltkreis mög­ lich, Information mit höherer Geschwindigkeit zu übertragen.

Die Erfindung kann z.B. auf einen in Fig. 12 dargestellten 1-Chip- Mikrocomputer angewandt werden.

In Fig. 12 sind auf einem Chip CH ein interner Datenspeicher 201, ein Adressoperator 202, eine Speichersteuerung 203, ein interner Befehlsspeicher 204, eine Einrichtung zum direkten Speicherzugriff 205, eine externe Schnittstelle 206, ein Datenpfad 207, eine Ablaufsteuerung 208 und ein Taktgenerator 209 gebildet.

Die vom Taktgenerator 209 verschiedenen anderen Blöcke 201 bis 208 entsprechen den Blöcken 11 bis 14 bei den oben beschriebenen Aus­ führungen und eine Mehrzahl von Schaltkreisen in jedem der Blöcke 201 bis 208 entspricht den den Schaltkreisblöcken 21a bis 21d. Mit der Anwendung der Erfindung wird es möglich, einen 1-Chip-Mikro­ computer zu schaffen, der mit höherer Geschwindigkeit arbeitet und eine geringere Leistungsaufnahme besitzt.

Die Anwendung der Erfindung ist jedoch nicht auf einen derartigen 1-Chip-Mikrocomputer beschränkt, sondern ist auch auf andere inte­ grierte Halbleiterschaltkreise möglich.

Während bei den oben genannten Ausführungen die Beschreibung an Hand eine Falles erfolgte, bei dem Daten von einem Schaltkreisblock in einem Block zu einem Schaltkreisblock in einem anderen Block übertragen werden, können die Daten auch von einem Schaltkreisblock zu einem anderen innerhalb desselben Blockes übertragen werden.

Während bei den oben beschriebenen Ausführungen Daten von einem Schaltkreisblock in einem Block zu einem Schaltkreisblock in einem anderen Block übertragen werden, können die Daten auch von einem Schaltkreisblock in einem Block zu einer Mehrzahl von Schaltkreis­ blöcken in einem anderen Block übertragen werden.

In diesem Fall sind das NAND-Gatter 44 im Verriegelungsschaltkreis 4 und die Auswahlsignale S3a bis S3d nicht erforderlich.

Die Funktionseinrichtung ist nicht auf einen Logikschaltkreis, der eine Logikoperation ausführt, beschränkt, sondern kann als irgendein anderer Schaltkreis, der verschiedene Verarbeitungen ausführt, implementiert sein. Alternativ kann die Funktionsein­ richtung als Schaltkreis oder Verdrahtung, die einfach das Ausgangssignal des Verriegelungsschaltkreises 4 an den Verrie­ gelungsschaltkreis 5 überträgt, ohne eine weitere Verarbeitung auszuführen, implementiert sein.

Wie oben beschrieben worden ist, wird erfindungsgemäß die Bus­ kapazität vermindert, da die Busse hierarchisch gebildet sind und damit die Anzahl der Treibereinrichtungen vermindert ist. Folglich wird die Übertragungszeit für die Information verkürzt und auch die Leistungsaufnahme vermindert.

Claims (24)

1. Busschaltkreis, der auf einem Chip gebildet ist, zum Übertragen von Informationen zwischen einer Mehrzahl von Funktionsbereichen (21a-21d), mit:
einer hierarchischen Buseinrichtung mit einem Hauptbus (1) und einer Mehrzahl von Unterbussen (10), wobei jeder der Unterbusse (10) mit einer Mehrzahl von Funktionsbereichen (21a bis 21) gekoppelt ist,
einer Vorladeeinrichtung (2, 20) zum Vorladen von wenigstens dem Hauptbus (1) oder einem der Unterbusse (10) auf ein vorbestimmtes Potential, und
einer Mehrzahl von Übertragungseinrichtungen (80a, 80b, 80e, 80f, 80g, 60, 70) jeweils zum Übertragen von Information zwischen dem Hauptbus (1) und einem der Unterbusse (10), gekennzeichnet durch
eine Pegelverschiebungseinrichtung (100, 110) zum Verschieben des Potentiales, auf das von der Vorladeeinrichtung (2, 20) vorgeladen werden soll, um eine vorbestimmte Spannung.

2. Busschaltkreis nach Anspruch 1, gekennzeichnet durch eine erste Vorladeschaltung (2) zum Vorladen des Hauptbusses (1) auf ein vorbestimmtes Potential und eine Mehrzahl von zweiten Vorladeschaltungen (20), die entsprechend der Mehrzahl von Unterbussen (10) gebildet sind, zum Vorladen der jeweiligen Unterbusse (10) auf ein vorbestimmtes Potential.

3. Busschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungseinrichtungen eine Multi­ plexeinrichtung (70) zum Auswählen von einem Funktionsbereich (21a bis 21d) der entsprechenden Mehrzahl von Funktionsbereichen (21a bis 21d),
eine Treibereinrichtung (60) zum Halten des Poten­ tiales auf dem Hauptbus (1) oder zum Entladen des Hauptbusses (1) entsprechend dem Ausgangssignal des von der Multiplexeinrichtung (70) ausgewählten Funktionsbereiches, und
eine Übertragungsschaltung (80a, 80b, 80f, 80g) zum Halten des Potentiales auf dem entsprechenden Unterbus (10) oder zum Entladen des entsprechenden Unterbusses (10) entsprechend dem Potential des Hauptbusses (1) umfaßt.

4. Busschaltkreis nach Anspruch 3, gekennzeichnet durch
eine erste Auswahlsignal-Erzeuger (9) zum Erzeugen eines ersten Auswahlsignales (T_BS, T_BC, B_SI) zum Auswählen und Aktivieren von einer der Mehrzahl der Treibereinrichtungen (60) und
eine zweite Auswahlsignal- Erzeugungseinrichtung (9) zum Erzeugen eines zweiten Auswahlsignales (, T_PC) zum Auswählen und Aktivieren von einer der Mehrzahl der Übertra­ gungsschaltungen (80a, 80b, 80e, 80f, 80g).

5. Busschaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß jede der Übertragungsschaltungen (80a, 80b, 80e, 80f, 80g) eine erste Schalteinrichtung (83, 84, 93) zum Entladen des entsprechenden Unterbusses (10) und eine zweite Schalteinrichtung (81, 82; 91), die vom Potential des Hauptbusses (1) und dem zweiten Auswahlsignal (BDT, T_PC) abhängig ist, um die erste Schalteinrichtung (83, 84; 93) leitend oder nicht-leitend zu machen, umfaßt.

6. Busschaltkreis nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungsschaltungen (80e, 80f, 80g) ferner eine Einrichtung umfaßt, die verhindert, daß der Hauptbus (1) den entsprechenden Unterbus (10) im nicht-ausgewählten Zustand beeinflußt.

7. Busschaltkreis nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungssschaltungen (80a, 80b, 80e, 80f, 80g) einen ersten und einen zweiten Transistor (81, 82), die in Reihe zwischen einem vorbestimmten ersten Potential und einem vorbestimmten Knoten geschaltet sind, und einen dritten Transistor (84), der zwischen den entsprechenden Unterbus (10) und ein vorbestimmtes zweites Potential geschaltet ist und dessen Gate mit dem vorbestimmten Knoten verbunden ist, umfaßt, wobei das Gate des ersten Transistors (81) das erste Auswahlsignal () empfängt und das Gate des zweiten Transistors (82) mit dem Hauptbus (1) verbunden ist.

8. Busschaltkreis nach einem Ansprüche 3 bis 7, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungsschaltungen (80e) einen ersten, zweiten und dritten Transistor (81, 82, 83), die über einen ersten und einen zweiten Knoten (A, B) zwischen einem ersten und einem zweiten vorbestimmten Potential in Reihe geschaltet sind, einen vierten Transistor (84), der zwischen den entsprechenden Unterbus (10) und das zweite Potential geschaltet ist, und einen fünften Transistor (80), der zwischen den ersten Knoten (A) und das zweite Potential geschaltet ist, umfaßt, wobei das Gate des ersten Transistors (81) das zweite Auswahlsignal () empfängt, das Gate des zweiten Transistors (82) mit dem Hauptbus (1), das Gate des vierten Transistors (84) mit dem zweiten Knoten (B) verbunden ist, und der dritte und fünfte Transistor (83, 88) beim Vorladen leitend gemacht werden.

9. Busschaltkreis nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungsschaltungen (80f) einen ersten, zweiten und dritten Transistor (81, 82, 83), die über einen ersten und einen zweiten Knoten (A, B) zwischen einem ersten und einem zweiten vorbestimmten Potential in Reihe geschaltet sind, und einen vierten Transistor (84), der zwischen den entsprechenden Unterbus (10) und das zweite Potential geschaltet ist, umfaßt, wobei das Gate des ersten Transistors (81) mit dem Hauptbus (1) höheren Ranges verbunden ist, das Gate des zweiten Transistors (82) das zweite Auswahlsignal () empfängt, das Gate des vierten Transistors (84) mit dem zweiten Knoten (B) verbunden ist und der dritte Transistor (83) beim Vorladen leitend gemacht wird.

10. Busschaltkreis nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungsschaltungen (80g) einen ersten Transistor (91), der zwischen den Hauptbus (1) und einen vorbestimmten Knoten geschaltet ist, einen zweiten Transistor (93), der zwischen den entsprechenden Unterbus (10) und ein vorbestimmtes zweites Potential geschaltet ist, und einen dritten Transistor (92), der zwischen den Knoten und das zweite Potential geschaltet ist, umfaßt, wobei das Gate des ersten Tran­ sistors (91) das zweite Auswahlsignal () empfängt, das Gate des zweiten Transistors (93) mit dem Knoten verbunden ist und der dritte Transistor (92) beim Vorladen leitend gemacht wird.

11. Busschaltkreis nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß jede der ersten Vorladeschaltungen einen MOS-Transistor (2) und jede der Mehrzahl von zweiten Vorladeschaltungen einen MOS-Transistor (20) umfaßt.

12. Busschaltkreis nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungseinrichtungen eine Übertragungs­ schaltung (80d) aufweist, die zwischen den entsprechenden Unterbus (10) und den Hauptbus (1) geschaltet ist und leitend oder nicht-leitend gemacht wird.

13. Busschaltkreis nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Pegelverschiebungseinrichtung (100) wenigstens einen MOS-Transistor (101, 102) aufweist, der zwischen ein vorbestimmtes Potential und die erste Vorladeeinrichtung (2) geschaltet ist.

14. Busschaltkreis nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, daß jede der Mehrzahl von Übertragungsschaltungen (80b) eine erste Schalteinrichtung (81, 82), die zwischen einen ersten Knoten und einen vorbestimmten zweiten Knoten geschaltet und vom zweiten Auswahlsignal () und dem Potential des Hauptbusses (1) abhängig ist, um leitend oder nicht-leitend gemacht zu werden, eine zweite Schalteinrichtung (83), die zwischen den zweiten Knoten und ein zweites Potential geschaltet ist und beim Vorladen leitend gemacht wird, eine dritte Schalteinrichtung (84), die zwischen den entsprechenden Unterbus (10) und das zweite Potential geschaltet ist und ein Gate aufweist, das mit dem zweiten Knoten verbunden ist, und eine Pegelverschiebungs­ schaltung (110), die zwischen das vorbestimmte Potential und den ersten Knoten geschaltet ist, um das vorbestimmte Potential um eine vorbestimmte Spannung zu verschieben, umfaßt.

15. Busschaltkreis nachh einem der Ansprüche 1 bis 14, gekennzeichnet durch eine Mehrzahl von 3-Zustands-Treiber­ einrichtungen (80c) jeweils zum Treiben von einem der Busse (10) niedrigeren Ranges entsprechend der Information vom Bus (1) höheren Ranges auf ein vorbestimmtes erstes Potential, ein vorbestimmtes zweites Potential oder in einen schwebenden Zustand.

16. Busschaltkreis nach Anspruch 15, dadurch gekennzeichnet, daß jede der Mehrzahl von 3-Zustands-Treibereinrichtungen (80c) eine erste, zweite und dritte Schalteinrichtung (81, 82, 83, 84) aufweist, die in Reihe zwischen das erste Potential und das zweite Potential geschaltet sind, wobei die zweite Schalteinrichtung (82, 83) in Abhängigkeit vom zweiten Auswahlsignal () leitend gemacht wird und entweder die erste (81) oder dritte Schalteinrichtung (84) in Abhängigkeit von der Information vom Hauptbus (1) selektiv leitend gemacht wird.

17. Betriebsverfahren für den Busschaltkreis nach einem der Ansprüche 1 bis 16, gekennzeichnet durch die Schritte: Auswählen von einem der Mehrzahl von Funktionsbereichen (21a bis 21d) und Treiben des Hauptbusses (1) auf der Basis des Ausgangssignales des ausgewählten Funktionsbereiches, und Auswählen von einem der Unterbusse (10), Übertragen der Information auf dem Hauptbus (1) auf den ausgewählten Unterbus (10) und Trennen der anderen Unterbusse (10), die nicht ausgewählt worden sind, vom Hauptbus (1).

18. Busschaltkreis nach einem der Ansprüche 1 bis 16, gekennzeichnet durch die Verwendung in einem integrierten Halbleiterschaltkreis mit einer Dekodier­ einrichtung mit einer Einrichtung (9) zum Bereitstellen eines Quellen­ registerblock-Auswahlsignales (B51-B54) eines Zielregisterblock-Auswahlsignales, (BD1-BD4), eines Quellenregister-Auswahlsignales (S4a-S4d) und eines Zielregister-Auswahlsignales (S3a-S3d), wobei die Übertragungseinrichtungen eine erste Schalteinrichtung aufweisen, die von wenigstens dem Quellen­ registerblock-Auswahlsignal oder dem Zielregisterblock-Auswahlsignal zum Verbinden des Hauptbusses (1) mit den Unterbussen (10) abhängig ist, wenigstens zwei Registern, wobei die Übertragungseinrichtungen eine zweite Schalteinrichtung aufweist, die wenigstens vom Quellenregister- Auswahlsignal oder dem Zielregister-Auswahlsignal zum Verbinden der Register mit dem Unterbussen (10) abhängig ist.

19. Busschaltkreis nach einem der Ansprüche 1 bis 16 oder 18, dadurch gekennzeichnet, daß die Spannungsverminderungseinrichtung wenigstens einen als Diode geschalteten Feldeffekttransistor umfaßt.

20. Busschaltkreis nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß die Einrichtung zum Vorladen des Unterbusses (10) einen Schaltkreis umfaßt, der vom Zielregister­ block-Auswahlsignal aktiviert wird und vom Signal auf dem Hauptbus (1) höheren Ranges abhängig ist, um den Unterbus (10) aufzuladen oder zu entladen.

21. Busschaltkreis nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß die Registerausgangssignal-Auswahleinrichtung ein Ausgangssignal-Übertragungsgatter in wenigstens einem der Register umfaßt.

22. Busschaltkreis nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, daß die Übertragungseinrichtung des Unterbusses (10) einen bidirektionalen Schalter (87) aufweist, der wenigstens vom Quellenregisterblock-Auswahlsignal oder dem Zielregisterblock- Auswahlsignal abhängig ist.

23. Busschaltkreis nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, daß die erste Schalteinrichtung zum Verbinden des Unter-Busses weitere Schalteinrichtungen umfaßt, die zum Verbinden der Quelle der Vorladespannung mit einem Knoten in Reihe geschaltet sind und von den Signalen auf dem Hauptbus abhängig sind, wobei die erste Schalteinrichtung zum Ver­ binden des Unterbusses eine Einrichtung umfaßt, die vom Zielblock-Auswahlsignal abhängig ist, um den Knoten mit einer Einrichtung zum Entladen des Unterbusses zu verbinden.

24. Busschaltkreis nach einem der Ansprüche 18 bis 23, gekenn­ zeichnet durch einen selektiven Eingangsschaltkreis, der vom Zielblock-Auswahlsignal abhängig ist und einen ersten Transistor (93) mit einer Gate-Elektrode, dessen Leitanschluß an einen der Unterbusse geschaltet ist, sowie einen zweiten Transistor (91), dessen Leitanschlüsse zwischen die Gate-Elektrode des ersten Transistors (93) und den Hauptbus geschaltet sind, umfaßt.