DE69223213T2 - MOS-Ausgangsschaltung mit niedrigem Spannungshub zum Ansteuern einer ECL-Schaltung - Google Patents

Description

• Diese Erfindung bezieht sich auf elektronische Schaltungen, und im einzelnen auf einen MOS-Schaltkreis für das Ansteuern eines ECL- Schaltkreises.
• Fig. 1 ist ein Blockdiagramm eines Abschnitts eines konventionellen Rechnersystems 10. Das Rechnersystem 10 umfaßt eine zentrale Verarbeitungseinheit (CPU) 14 für die Verarbeitung von Befehlen und Daten, einen Cache-Speicher 18 für die Speicherung von Seiten der Daten für Hochgeschwindigkeitszugriff durch die CPU 14 und eine Fließkommaeinheit (FPU) 22 für die Ausführung arithmetischer Operationen an Fließkommadaten von dem Cache-Speicher 18. Die CPU 14 kommuniziert Daten zu dem Cache-Speicher 18 über einen CPU-Cache-Bus 26 und empfängt Daten vom Cache-Speicher 18 über einen Cache-CPU-Bus 30. Die CPU 22 empfängt auch Daten von Cache-Speicher 18 über einen Cache-FPU-Bus 34, der mit dem Cache-CPU-Bus 30 gekoppelt ist. Die CPU 14 kommuniziert mit der FPU 22 über einen CPU-FPU-Bus 38.
• Da der Cache-Speicher 18 dafür bestimmt ist, hochgeschwinden Datenzugriff zu ermöglichen, sollte er mit Schaltungselementen aufgebaut sein, die schnell auf Signale reagieren, die verwendet werden, um auf die Daten zuzugreifen. Emittergekoppelte Logik (ECL) erfüllt oft die Güteerfordernisse solcher Hochgeschwindigkeitsanwendungen, so daß sie oft in Cache-Speicherkonstruktionen verwendet werden. Fig. 2 ist ein schematisches Diagramm eines konventionellen ECL-Gatters 42, das allein oder in Verbindung mit anderen Schaltkreisen verwendet werden kann, um die Notwendigkeiten einer bestimmten Hochgeschwindigkeitsschaltung zu erfüllen. Das ECL-Gatter 42 umfaßt einen ersten Bipolartransistor 46 und einen zweiten Bipolartransistor 50. Die Emitter 52, 54 der Transistoren 46 und 50 sind zusammengekoppelt und über einen Widerstand R3 an Massepotential gelegt. Ein Kollektor 62 des Transistors 46 ist mit einer Spannungs-(und Strom-)quelle Vcc über einen Widerstand R1 gekoppelt. In ähnlicher Weise ist ein Kollektor 66 des Transistors 50 mit Vcc über einen Widerstand R2 gekoppelt. Ein Basisanschluß 70 des Transistors so ist mit einer Referenzspannung VREF gekoppelt, und ein Basisanschluß 74 des Transistors 46 ist mit einer Steuereingangsspannung VIN gekoppelt.
• In einem Differential-ECL-Gatter, das eine Eingangsspannungsdifferenz empfängt, ist die Referenzspannung VREF das Komplement der Eingangsspannung VIN.
• Das ECL-Gatter 42 ist so gesteuert, daß Strom immer von Vcc durch Transistor 46 oder 50 zur Masse fließt. Welcher Transistor 46 oder 50 Strom führt, hängt von der Größe von VIN relativ zu VREF ab. Wenn VIN positiv relativ zu VREF ist, fließt der Strom durch Transistor 46, und wenn VREF positiv relativ zu VIN ist, fließt der Strom dann durch Transistor 50.
• Stromfluß durch einen der Transistoren 46 oder 50 bewirkt einen Spannungsabsfall von etwa 0,6 Volt über dem Widerstand R1 bzw. R2. Wenn beispielsweise Strom durch Transistor 46 fließt, ist die Spannung am Kollektor 62 etwa Vcc - 0,6 Volt. Wenn infolgedessen VIN gleich Vcc - 0,6 Volt ist, ist der Transistor 46 am Rand der Sättigung. Wenn VIN größer als Vcc - 0,6 Volt ist, ist dann der Transistor 46 gesättigt, die Basis wird vorwärts relativ zum Kollektor vorgespannt, und Extraladung wird in der Basis gespeichert. Wenn ein Signal dem Basisanschluß des gesättigten Transistors zugeführt wird, um den Transistor auszuschalten, muß leider die Extraladung in der Basis abgeführt werden, bevor der Transistor ausschalten kann, und die Verzögerung kann unakzeptabel sein. Deshalb sollte die Treiberschaltung die Sättigung verhindern, indem VIN daran gehindert wird, positiver zu werden als Vcc - 0,6 Volt. In einer typischen ECL-Schaltung ist Vcc gleich 0 Volt und Masse bei -5 Volt. Deshalb sollte VIN nicht größer (positiver) als -0,6 Volt werden.
• In der Rechnerschaltung, die in Fig. 1 gezeigt ist, kann die CPU 14 mit Metall-Oxid-Halbleiterschaltkreisen (MOS-Elementen) aufgebaut sein. Fig. 3 ist ein schematisches Diagramm eines MOS-Schaltkreises 80 für das Ansteuern eines oder mehrerer ECL-Gatter 42, wie sie generell als eine ECL-Schaltung 84 gezeigt sind. Die ECL-Schaltung 84 kann ein Teil des Cache-Speichers 18 sein. Der MOS-Treiber 80 umfaßt PMOS-Transistoren Q1, Q2, Q3, und Q4. Der Transistor Q1 hat einen Gateanschluß 88, einen Stromflußanschluß 90 und einen Stromflußanschluß 92. In ähnlicher Weise umfaßt der Transistor Q2 einen Gateanschluß 94, einen Stromflußanschluß 96 und einen Stromflußanschluß 98. Der Stromflußanschluß 92 des Transistors Q1 ist mit dem Stromflußanschluß 98 des Transistors Q2 an einen ersten Spannungsknoten 100 gekoppelt. Der erste Spannungsknoten 100 ist mit einer Spannungs-(und Strom-)quelle Vcc über eine Leitung 102 gekoppelt. Der Gateanschluß 88 des Transistors Q1 ist angekoppelt, um Steuersignale zu empfangen, die an eine Leitung 104 über Inverter 106, 108, 110 und 112 angelegt werden. Der Gateanschluß 94 des Transistors Q2 empfängt die Steuersignale, angelegt an Leitung 104, über Inverter 106, 114 und 116. Das an den Gateanschluß 88 angelegte Signal ist demgemäß eine invertierte Kopie des an den Gateanschluß 94 angelegten Signals.
• Der Transistor Q3 hat einen Gateanschluß 120, einen Stromflußanschluß 124 und einen Stromflußanschluß 128. In ähnlicher Weise hat der Transistor Q4 einen Gateanschluß 130, einen Stromflußanschluß 134 und einen Stromflußanschluß 138. Der Stromflußanschluß 128 des Transistors Q3 ist mit dem Stromflußanschluß 90 des Transistors Q1 an einen Knoten 139 gekoppelt. In ähnlicher Weise ist der Stromflußanschluß 138 des Transistors Q4 mit einem Stromflußanschluß 96 des Transistors Q2 an einen Knoten 142 gekoppelt. Die Stromflußanschlüsse 124 und 134 sind an einem zweiten Spannungsknoten 150 zusammengekoppelt, der seinerseits mit einer Spannung Vcc - 2,0 Volt über eine Leitung 154 gekoppelt ist. Der Gateanschluß 120 des Transistors Q3 empfängt die Steuersignale, angelegt an Leitung 104, über Inverter 106, 160 und 164. Der Gateanschluß 130 des Transistors Q4 empfängt die Steuersignale, angelegt an Leitung 104, über Inverter 106, 166, 170 und 174.
• Eine Übertragungsleitung T1 ist mit Knoten 142 und dem Wahreingangsanschluß eines Differential-ECL-Schaltkreises 84 gekoppelt, während eine zweite Übertragungsleitung T2 mit Knoten 139 und dem Komplementäreingangsanschluß des Differential-ECL-Schaltkreises 84 gekoppelt ist. Die Signale an den Knoten N1 und N2 können als wahres bzw. komplementäres VIN-Signal für ECL-Gatter 42 in dem ECL-Schaltkreis 84 verwendet werden. Ein Abschlußwiderstand RT ist zwischen die Übertragungsleitung T1 und die Übertragungsleitung T2 gekoppelt, um Reflexionen längs der Übertragungsleitung T1 oder der Übertragungsleitung T2 zu verhindern. Wenn die Übertragungsleitungen eine Impedanz von 50 Ohm haben, beträgt der korrekte Wert für RT, um Reflexionen zu verhindern, 100 Ohm, und dieser Wert wird nachstehend angenommen. Separate Abschlußwiderstände (von 50 Ohm, nicht dargestellt) für jede Übertragungsleitung werden manchmal für diesen Zweck ebenfalls verwendet.
• Im Betrieb sind entweder die Transistoren Q1 und Q4 oder die Transistoren Q2 und Q3 zu irgendeinem Zeitpunkt leitend. Wenn die Transistoren Q1 und Q4 leitend sind, fließt Strom längs Leitung 102, durch Transistor Q1, durch Übertragungsleitung T2, durch Abschlußwiderstand RT, durch Übertragungsleitung T1, durch Transistor Q4 und durch Leitung 154. Wenn die Transistoren Q2 und Q3 leitend sind, fließt der Strom durch Leitung 102, Transistor Q2, Übertragungsleitung T1, Abschlußwiderstand RT, Übertragungsleitung T2, Transistor Q3 und durch Leitung 154. In jedem Fall fließt immer Strom durch Leitung 102, durch Knoten 100, zum Knoten 150 und durch Leitung 154, und komplementäre Ausgangssignale erscheinen an den Knoten 139 und 142.
• Fig. 4 ist ein schematisches Diagramm zur Darstellung einer Widerstandsschaltung 180, die das Aquivalent der in Fig. 3 gezeigten Schaltung 80 ist. Ein Widerstand RQ&sub1;&sub2; repräsentiert den Widerstand durch entweder Transistor Q1 oder Transistor Q2, abhängig davon, welcher Transistor zu dem betreffenden Zeitpunkt leitet. Ähnlich repräsentiert ein Widerstand RQ&sub3;&sub4; den Widerstand durch entweder Transistor Q3 oder Transistor Q4, wieder abhängig davon, welcher Transistor leitet. Bei einer gegebenen Spannung von Vcc an dem oberen Abschnitt der Schaltung und einer Spannung von Vcc - 2 Volt an dem unteren Abschnitt der Schaltung ist dann der Spannungsabfall über der Serie von Widerständen gleich -2 Volt. Um die Spannung am Knoten N1 auf -0,6 Volt zu begrenzen (um die Sättigung der ECL-Transistoren, wie oben diskutiert, zu vermeiden) und unter der Annahme, daß RQ&sub1;&sub2; gleich RQ&sub3;&sub4; gleich R ist, kann dann der erforderliche Widerstandswert der Transistoren Q1-Q4 bestimmt werden durch Lösen der Gleichung R/(2R + 100) x (-2) Volt = - 0,6 Volt. Das heißt, der Widerstandswert R jedes Transistors Q1-Q4 sollte 75 Ohm oder größer sein.
• Es ist üblich, daß der Widerstandswert von Transistoren bis zu einem Faktor von 4 variiert, abhängig von der Betriebsspannung, der Temperatur, Prozeßänderungen während der Herstellung, usw. Damit demgemäß ein Transistor mit einem minimalen Widerstandswert von 75 Ohm das Maximumerfordernis von 0,6 Volt erfüllt, kann er einen maximalen Widerstandswert von 300 Ohm aufweisen. Ein solcher Widerstandswert erfüllt immer noch die -0,6 Volt Beschränkung am Knoten N1, doch ist dann der Gesamtspannungshub über Widerstand RT nur etwa 0,28 Volt, was ein sehr schwaches Differenzsignal zwischen den Knoten N1 und N2 darstellt. Ein wünschbarer Spannungshub beträgt etwa 0,6 Volt oder mehr. Wenn die Transistoren ausgelegt sind, um einen 0,6 Volt Spannungshub zu liefern, wenn die Transistoren schlecht sind (hoher Widerstandswert), dann würde, wenn die Transistoren gut sind (niedriger Widerstandswert), die Spannung am Knoten N1 über das Maximum von -0,6 Volt ansteigen, so daß die ECL-Transistoren gesättigt würden.
• Das Dokument US-A-4,656,372 offenbart eine ECL-Treiberschaltung mit einer Mehrzahl von MOS-Transistoren, um MOS-Logikpegel auf ECL- Pegel umzusetzen. Eine Ausführungsform umfaßt p-Kanal-Transistoren und einen n-Kanal-Transistor. Der erste p-Transistor ist mit seiner Source an ein Referenzpotential angeschlossen und mit seinem Drain mit der Source des zweiten p-Transistors verbunden, dessen Drain und Gate zusammengeschaltet sind und mit einem Ausgang verbunden sind. Der dritte p-Transistor ist mit seinem Drain an den Ausgang angeschlossen, während sein Gate und Source mit dem Drain des n-Transistors verbunden sind, dessen Source mit einer Spannungsquelle verbunden ist. Ein Eingangssignal wird auf die Gates des ersten p-Transistors und das Gate des n-Transistors gekoppelt. Andere Ausführungsformen umfassen jeweils einen n-Transistor und mehr als drei p-Transistoren.
• Ein anderer TTL/ECL-Umsetzschaltkreis ist in JP-A-03 080 711 offenbart und umfaßt eine erste Gatterschaltung und eine zweite Gatterschaltung, um so das Vorsehen einer Referenzschaltung zu vermeiden.
• JAP-A-02 090 723 offenbart einen ECL-Treiber mit ersten und zweiten MOS-Transistoren gleichen Kanaltyps, die mit ihren Sources gemeinsam an eine Referenzstromquelle angeschlossen sind, gespeist von einer Spannungsquelle. Die Drains der MOS-Transistoren sind mit einem ersten bzw. zweiten Ausgang verbunden. Das Gate des ersten Transistors empfängt ein Eingangssignal, während das Gate des anderen mit einer Referenzspannungsquelle verbunden ist.
• JP-A-02 121 522 und JP-A-02 231 816 offenbaren ähnliche Schaltungsauslegungen, wobei die letztere für ECL/TTL-Umsetzung vorgesehen ist.
• Es ist das Ziel der vorliegenden Erfindung, eine ECL-Treiberschaltung zu schaffen, bei der die Sättigung der ECL-Transistoren vermieden wird und ein hinreichender Spannungshub an ihren Eingangsanschlüssen erhalten wird.
• Anspruch 1 definiert das Konzept der vorliegenden Erfindung; die abhängigen Ansprüche definieren bevorzugte Ausführungsformen derselben.
• Die vorliegende Erfindung richtet sich auf einen MOS-Treiber für einen ECL-Schaltkreis, der die Sättigung der angesteuerten ECL- Schaltkreiselemente vermeidet, während ein starkes Differenzausgangssignal sowohl für schlechte als auch für gute MOS-Transistoren aufrechterhalten wird. In einer Ausführungsform der vorliegenden Erfindung haben erste, zweite, dritte und vierte MOS-Transistoren jeweils einen Gate-Anschluß, einen ersten Stromflußanschluß und einen zweiten Stromflußanschluß. Der erste Stromflußanschluß des ersten MOS-Transistors ist mit dem ersten Stromflußanschluß des zweiten MOS-Transistors an einen ersten Spannungsknoten gekoppelt; der erste Stromflußanschluß des dritten MOS- Transistors ist mit dem zweiten Stromflußanschluß des ersten MOS-Transistors an einen ersten Ausgangsknoten gekoppelt; der erste Stromflußanschluß des vierten MOS-Transistors ist mit dem zweiten Stromflußanschluß des zweiten MOS-Transistors an einen zweiten Ausgangsknoten gekoppelt; und der zweite Stromflußanschluß des vierten MOS-Transistors ist mit dem zweiten Stromflußanschluß des dritten MOS-Transistors an einen zweiten Spannungsknoten gekoppelt. Eine Transistorsteuereinheit ist mit den Gate-Anschlüssen des ersten, zweiten, dritten und vierten MOS-Transistors für das Vorspannen der Transistoren derart gekoppelt, daß alternierend Strom durch den ersten und vierten MOS-Transistor oder durch den zweiten und dritten MOS-Transistor fließt.
• Eine erste Übertragungsleitung ist mit dem ersten Ausgangsknoten gekoppelt, und eine zweite Übertragungsleitung ist mit dem zweiten Ausgangsknoten gekoppelt. Ein Abschlußwiderstand ist mit der ersten Übertragungsleitung und der zweiten Übertragungsleitung für die Verhinderung von Signalreflexionen auf der ersten bzw. zweiten Übertragungsleitung gekoppelt. Die erste Übertragungsleitung ist mit einem ersten Eingangsanschluß eines ECL-Schaltkreiselements gekoppelt, und die zweite Übertragungsleitung ist mit einem zweiten Eingangsanschluß des ECL- Schaltkreiselements gekoppelt. Die Signale auf der ersten und zweiten Übertragungsleitung werden verwendet, um die Gatter in dem ECL-Schaltungselement anzusteuern.
• Ein Source-Widerstand ist zwischen dem ersten Spannungsknoten und eine Spannungsquelle gekoppelt. Der Source-Widerstand stellt sicher, daß die Spannung an dem ersten und zweiten Ausgangsknoten nicht die Sättigungswerte der angesteuerten ECL-Gatter übersteigt, während gleichzeitig ein kräftiges Differenzsignal über dem ersten und zweiten Ausgangsknoten aufrechterhalten wird.
• Fig. 1 ist ein Blockdiagramm eines konventionellen Rechnersystems;
• Fig. 2 ist ein schematisches Diagramm einer typischen ECL-Gatterschaltung;
• Fig. 3 ist ein schematisches Diagramm eines MOS-Schaltkreises für das Ansteuern einer ECL-Schaltung;
• Fig. 4 ist ein schematisches Diagramm eines äquivalenten Widerstandsschaltkreises entsprechend der in Fig. 3 gezeigten Schaltung;
• Fig. 5 ist ein schematisches Diagramm einer bestimmten Ausführungsform eines MOS-Schaltkreises gemäß der vorliegenden Erfindung für das Ansteuern eines ECL-Schaltkreises; und
• Fig. 6 ist ein schematisches Diagramm eines äquivalenten Widerstandsschaltkreises entsprechend dem in Fig. 5 gezeigten Schaltkreis.
• Fig. 5 ist ein schematisches Diagramm einer bestimmten Ausführungsform eines MOS-Treibers 200 gemäß der vorliegenden Erfindung für das Ansteuern eines ECL-Schaltkreises 84. Die Komponenten, die dieselben sind wie in der Schaltung 80 der Fig. 3, sind ebenso bezeichnet. In dieser Ausführungsform ist ein Source-Widerstand RS zwischen der Spannungs(Strom-)quelle Vcc und Knoten 100 angeordnet, so daß Strom durch den Source-Widerstand RS immer dann fließt, wenn Strom durch Transistoren Q1 oder Q2 fließt.
• Fig 6 ist ein schematisches Diagramm eines äquivalenten Widerstandskreises entsprechend der in Fig. 5 gezeigten Schaltung. Die Elemente, die dieselben sind wie jene, die in Fig. 4 gezeigt sind, sind gleich bezeichnet. Wie dargestellt, ist der Quellenwiderstand RS (beispielsweise ein ohmscher Widerstand) in Serie mit den Widerständen RQ&sub1;&sub2;, RT und RQ&sub3;&sub4; geschaltet. Nimmt man einen Source-Widerstandswert (RS) von 50 Ohm an und einen Abschlußwiderstandswert RT von 100 Ohm, dann kann der Widerstandswert der Transistoren Q1-Q4 0 Ohm sein, und die Spannung am Knoten N1 erfüllt immer noch die obere Spannungsgrenze von -0,6 Volt, um Sättigung der ECL-Transistoren zu vermeiden. Demgemäß können Transistoren verwendet werden, die irgendeinen Widerstandswert haben, ohne den oberen Spannungsgrenzwert zu übersteigen (unter der Annahme, daß RQ&sub1;&sub2; etwa gleich RQ&sub3;&sub4; ist).
• Es sei nun angenommen, daß Transistoren mit einem erwarteten Widerstandswert von jeweils 25 Ohm für die Transistoren Q1-Q4 verwendet werden. Ist dies der Fall, dann ist die Spannung am Knoten 100 etwa -0,5 Volt, die Spannung am Knoten N1 ist etwa -0,75 Volt, und die Spannung am Knoten N2 ist etwa -1,75 Volt. Die Spannung am Knoten N1 ist nicht positiver als -0,6 Volt maximal, und der gesamte Spannungshub über Widerstand RT (und Knoten N1 und N2) liegt bei etwa 1 Volt.
• Es sei als ungünstigster Fall eine Variation des Widerstandswertes um einen Faktor von 4 für alle Transistoren angenommen, dann beträgt der maximale Widerstandswert der Transistoren Q1-Q4 etwa 100 Ohm. In diesem Falle beträgt die Spannung am Knoten 100 etwa -0,29 Volt, die Spannung am Knoten N1 etwa -0,86 Volt, und die Spannung am Knoten N2 etwa -1,43 Volt. Die obere Spannungsgrenze von -0,6 Volt am Knoten N1 wird aufrechterhalten, und der Gesamtspannungshub über Widerstand RT beträgt etwa +0,57 Volt.
• In beiden Fällen stellt der Source-Widerstand RS sicher, daß die Sättigung der angesteuerten ECL-Transistoren vermieden wird, während ein starkes Differenzsignal über Knoten N1 und N2 aufrechterhalten wird.
• Es ist festzuhalten, daß der Source-Widerstand RS als ein negatives Rückkopplungselement derart dient, daß dann, wenn die Transistoren Q1-Q4 gut sind (beispielsweise mit einem Widerstandswert von etwa 25 Ohm), dann die Versorgungsspannung am Knoten 100 relativ niedrig ist (etwa -0,5 Volt). Wenn jedoch die Transistoren Q1-Q4 schlecht sind (beispielsweise mit einem Widerstandswert von etwa 100 Ohm), dann ist die Versorgungsspannung am Knoten 100 höher (-0,29 Volt).
• Während das Obige eine vollständige Beschreibung einer bevorzugten Ausführungsform der vorliegenden Erfindung ist, können verschiedene Modifikationen angewandt werden. Beispielsweise kann eine Mehrzahl von MOS-Treiberschaltungen parallelgekoppelt werden, wobei ein einziger Source-Widerstand RS verwendet wird. In diesem Falle würde der Source- Widerstand RS so eingestellt, daß er die Erfordernisse der parallelen Schaltkreise erfüllt. Im Falle von fünf Treiberschaltkreisen würde der ursprüngliche 50 Ohm Source-Widerstand durch einen 10 Ohm Source-Widerstand ersetzt. Infolgedessen sollte der Schutzumfang der Erfindung anhand der Ansprüche beurteilt werden.

Claims (5)

1. Schaltung (200) für das Ansteuern eines ECL-Schaltkreises (84), umfassend:

einen ersten Transistor (Q1) mit einem Steueranschluß (88), einem ersten Stromflußanschluß (90), der mit einem ersten Ausgangsknoten (139) gekoppelt ist, und mit einem zweiten Stromflußanschluß (92),

einen zweiten Transistor (Q2) mit einem Steueranschluß (94), einem ersten Stromflußanschluß (96), der mit einem zweiten Ausgangsknoten (142) gekoppelt ist, und mit einem zweiten Stromflußanschluß (98), gekoppelt mit dem zweiten Stromflußanschluß des ersten Transistors an einem ersten Spannungsknoten (100),

einen dritten Transistor (Q3) mit einem Steueranschluß (120), einem ersten Stromflußanschluß (128), angekoppelt an den ersten Ausgangsknoten (139), und einem zweiten Stromflußanschluß (124), gekoppelt mit einem zweiten Spannungsknoten (150),

einen vierten Transistor (Q4) mit einem Steueranschluß (130), einem ersten Stromflußanschluß (138), gekoppelt mit dem zweiten Ausgangsknoten und einem zweiten Stromflußanschluß, gekoppelt mit dem zweiten Spannungsknoten,

Transistorsteuermittel (104-116, 160-174), gekoppelt mit den Steueranschlüssen des ersten, zweiten, dritten und vierten Transistors für das Vorspannen des ersten, zweiten, dritten und vierten Transistors derart, daß komplementäre Signale an den ersten bzw. zweiten Ausgangsknoten bereitgestellt werden,

einen Widerstand (RS), der in Serie zwischen dem ersten Spannungsknoten und eine Stromquelle (VCC) gekoppelt ist, wobei der erste, zweite, dritte und vierte Transistor (Q1, Q2, Q3, Q4) MOS-Transistoren gleichen Kanaltyps sind, und wobei das Transistorsteuermittel den ersten, zweiten, dritten und vierten Transistor derart vorspannen, daß Strom alternierend durch den ersten und vierten Transistor oder den zweiten und dritten Transistor fließt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß Strom von dem ersten Spannungsknoten (100) durch den ersten (Q1) und vierten (Q4) Transistor oder den zweiten (Q2) und dritten (Q3) Transistor fließt.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistorsteuermittel eine ungradzahlige Anzahl von Invertern (108, 110, 112; 166, 170, 174) in Serie mit dem Steueranschluß jedes der ersten und vierten Transistoren sowie eine gradzahlige Anzahl von Invertern (114, 116; 160, 164) in Serie mit dem Steueranschluß jedes zweiten und dritten Transistors umfassen.

4. Schaltung nach einem der Anspriiche 1 bis 3, dadurch gekennzeichnet, daß eine erste Übertragungsleitung (T1) mit dem ersten Ausgangsknoten gekoppelt ist, eine zweite Ubertragungsleitung (T2) mit dem zweiten Ausgangsknoten gekoppelt ist, und ein Abschlußwiderstand (R1) mit der ersten und zweiten Übertragungsleitung für das Verhindern von Signalreflexionen auf diesen gekoppelt ist.

5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der erste bzw. zweite Ausgangsknoten mit einem ersten bzw. zweiten Eingang des ECL-Schaltkreises (84) gekoppelt sind.