DE69222108T2

DE69222108T2 - Schaltung mit veränderlicher Verzögerung

Info

Publication number: DE69222108T2
Application number: DE69222108T
Authority: DE
Inventors: Tsuyoshi C/O Fujitsu Limited Kawasaki-Shi Kanagawa 211 Koyashiki; Kohei Akishima-Shi Tokyo 196 Teruyama
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-09
Filing date: 1992-10-06
Publication date: 1998-01-15
Anticipated expiration: 2012-10-07
Also published as: JPH05102809A; JP3247128B2; EP0536689A1; DE69222108D1; US5684423A; EP0536689B1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine variable verzögerungsschaltung gemäß dem Oberbegriff des Anspruches 1.
Eine derartige variable verzögerungsschaltung ist aus WO/A 88/08642 bekannt.
Diese bekannte variable Verzögerungsschaltung ist als eine invertierende variable verzögerungsschaltung ausgeführt und umfaßt:
eine erste stromversorgungsleitung zum Zuführen einer ersten Stromversorgungsspannung;
eine zweite Stromversorgungsleitung zum Zuführen einer zweiten Stromversorgungsspannung, die kleiner ist als die erste Stromversorgungsspannung;
einen Eingangsanschluß zum Empfangen eines Eingangssignals;
eine Wählanschlußeinrichtung zum Empfangen eines wählsignals;
einen Ausgangsanschluß zum Ausgeben eines Ausgangssignals, welches relativ zum Eingangssignal verzögert ist;
eine aktive Hochziehschaltung, die zwischen die erste Stromversorgungsleitung und den Ausgangsanschluß gekoppelt ist, um eine Hochziehoperation auf der Grundlage
des Eingangssignals durchzuführen, welches über den Eingangsanschluß empfangen wird;
eine aktive Nachuntenziehschaltung, die zwischen den Ausgangsanschluß und die zweite Stromversorgungsleitung gekoppelt ist, um eine Nachuntenziehoperation basierend auf dem Eingangssignal durchzuführen, welches über den Eingangsanschluß empfangen wurde, wobei die Nachuntenziehschaltung eine Verzögerungszeit einführt, die in Abhängigkeit von den Wählsignalen variabel ist, die an die Wählanschlüsse angelegt werden, und zwar in solcher Weise, daß das Ausgangssignal eine Abfallflanke besitzt, die relativ zu der entsprechenden Anstiegsflanke des Eingangssignals verzögert ist, und zwar um die Verzögerungszeit der Nachuntenziehschaltung.
Aus WO 89/03614 ist eine CMOS-Treiberschaltung für integrierte schaltungen bekannt, die in zwei Modi arbeiten kann.
Diese zwei Modi sind durch ein;en ersten Hochgeschwindigkeitsmodus definiert, welcher der Treiberschaltung an einer integrierten Schaltungsvorrichtung die Möglichkeit gibt, die internen Signale der Vorrichtung nach außen zu treiben, und zwar für eine Standardoperation der integrierten Schaltungsvorrichtung, während der zweite Modus die Treiberschaltung lediglich veranlaßt, sich als ein schwacher Treiber zu verhalten, um in einfacher Weise die integrierte Schaltung zu testen. Darüber hinaus umfaßt diese Treiberschaltung mit zwei Modi eine Vielzahl von MOS-Transistoren, die parallel gekoppelt sind. Die Zahl der MOS- Transistoren, die EIN-geschaltet sind und die parallel gekoppelt sind, wird geändert, um dadurch die Treiberkapazität der Schaltung zu ändern. Mit Hilfe dieser bekannten Schaltungsanordnung wird die Verzögerungszeit der Inverterschaltung grundlegend als ein Ergebnis des Widerstandes variiert, der durch Ändern der Zahl der MOS-Transistoren varuert wird, die ErN-/AUS-geschaltet werden.
Aus der JP-A-63 189 010 und aus der JP-A- 63 069 315 sind variable Verzögerungsschaltungen bekannt, bei denen die Verzögerungszeit dadurch variiert wird, indem die Stromversorgungsspannung variiert wird und demzufolge die Betriebsgeschwindigkeit der gesamten Schaltung variiert wird.
Fig. 1 zeigt ein Beispiel einer herkömmlichen variablen Verzögerungsschaltung Diese variable Verzögerungsschaltung enthält Gatter 1, 2 und 3, die über Verdrahtungen 4 und 5 gekoppelt sind. Die Länge der Verdrahtung 4 ist länger als diejenige der Verdrahtung 5, so daß die Streukapazität der Verdrahtung 4 größer ist als diejenige der Verdrahtung 5. Die Bezugszeichen IN, S und OUT bezeichnen jeweils ein Eingangssignal, ein Wählsignal und ein Ausgangssignal.
Das Gatter 1 wird während einer Niedrigpegelperiode des Wählsignals S leitend und wird während einer Hochpegelperiode des Wählsignals S nichtleitend. Andererseits wird das Gatter 2 während einer Hochpegelperiode des Wählsignals S leitend und wird während einer Niedrigpegelperiode des Wählsignals S nichtleitend. Das Gatter 3 ist leitend, ungeachtet dem Pegel des wählsignals S.
Wenn das Niedrigpegel-Wählsignal S in die variable Verzögerungsschaltung eingespeist wird, läuft das Eingangssignal IN durch das Gatter 1, die Verdrahtung 4 und das Gatter 3 und wird als Ausgangssignal OUT ausgegeben. Wenn zusätzlich das Hochpegel-Wählsignal S in diesem variable Verzögerungsschaltung eingespeist wird, läuft das Eingangssignal IN durch das Gatter 2, die Verdrahtung 5 und das Gatter 3 und wird als Ausgangssignal OUT ausgegeben.
Demnach werden die Längen der Verdrahtungen 4 und derart bestimmt, daß eine Verzögerungszeit von 550 ps als Beispiel erhalten wird, wenn das Wählsignal S den niedrigen Pegel hat, und beispielsweise eine Verzögerungszeit von 500 ps erhalten wird, wenn das Wählsignal S den hohen Pegel hat.
Fig. 2 zeigt einen Fall, bei dem eine Schaltung für die Feineinstellung der Verzögerungszeit dadurch ausgebildet ist, indem zehn variable Verzögerungsschaltungen 6&sub1; bis 6&sub1;&sub0; verbunden werden, die jeweils die gleiche Konstruktion wie die in Fig. 1 gezeigte variable Verzögerungsschaltung haben. In Fig. 2 bezeichnen S&sub1; bis 6&sub1;&sub0; jeweils Wählsignale, die in die variablen Verzögerungsschaltungen 6&sub1; bis 6&sub1;&sub0; eingespeist werden und die dem Wählsignal S entsprechen.
Gemäß der in Fig. 2 gezeigten Schaltung ist es möglich, eine minimale Verzögerungszeit von 5000 ps zu erhalten, wenn die Wählsignale S&sub1; bis S&sub1;&sub0; alle den hohen Pegel besitzen. Es ist andererseits möglich, eine maximale Verzögerungszeit von 5500 ps zu erhalten, wenn die Wählsignale S&sub1;&sub0; bis S&sub1;&sub0; alle den niedrigen Pegel haben. Es ist ferner möglich, Feineinstellungen bei einem Minimum von 50 ps Intervall zwischen den Verzögerungszeiten von 5000 ps und 5500 ps vorzunehmen.
Jedoch erreicht die variable Verzögerungsschaltung nach Fig. 1 die verschiedene Verzögerungszeit abhängig von den verschiedenen Längen der Verdrahtungen 4 und 5. Aus diesem Grund ergibt sich ein Problem dahingehend, daß es schwierig ist, in einfacher Weise feine Zeitunterschiede zu erhalten und es kann die Schaltung für die Feineinstellung der Verzögerungszeit auch nicht in einfacher Weise ausgebildet werden.
Es ist ferner vorstellbar, ein oder mehrere aktive Elemente zu verwenden, um die Verzögerungszeiten mit feinen Zeitunterschieden zu realisieren. Es ist in diesem Fall möglich, feine Zeitunterschiede zu erhalten, verglichen mit dem herkömmlichen Fall, bei dem Gatter verwendet werden, da die bei jedem aktiven Element eingeführte Verzögerungszeit extrem klein ist. Es ergibt sich dabei jedoch ein Problem dahingehend, daß die Verwendung solcher aktiver Elemente einen Spannungsabfall des Eingangssignals einführt. Wenn andererseits der Widerstand der aktiven Elemente derart ausgewählt wird, daß der Spannungsabfall vernachlässigbar klein ist, wird die Verzögerungszeit der aktiven Elemente groß und es ergibt sich ein Problem insofern, als es unmöglich ist, Verzögerungszeiten mit feinen Zeitdifferenzen zu erhalten.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher Aufgabe der vorliegenden Erfindung, eine neuartige und nützliche variable Verzögerungsschaltung zu schaffen, bei der die Verzögerungszeiten mit feinen Zeitunterschieden realisiert werden können und bei der die Treiberfähigkeit der Schaltung konstant gehalten ist.
Diese Aufgabe wird einerseits durch die im Kennzeichnungsteil des Anspruches 1 aufgeführten Merkmale gelöst und wird andererseits durch die Merkmale des Kennzeichnungsteiles des Anspruches 4 gelöst.
Vorteilhafte Ausführungsformen der erfindungsgemäßen variablen Verzögerungsschaltung ergeben sich aus den Unteransprüchen.
Gemäß der variablen Verzögerungsschaltung der vorliegenden Erfindung ist es möglich, in einfacher Weise eine Vielzahl von Verzögerungszeiten mit feinen Zeitunterschieden in bezug auf ein Hochpegel-Ausgangssignal zu erhalten.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Systemblockschaltbild, welches ein Beispiel einer herkömmlichen variablen Verzögerungsschaltung veranschaulicht;
Fig. 2 ist ein Systemblockschaltbild, welches eine Schaltung für eine Feineinstellung der Verzögerungszeit zeigt, die aus einer Vielzahl von variablen Verzögerungsschaltungen zusammengesetzt ist, welche die in Fig. 1 gezeigte Struktur besitzen;
Fig. 3 ist ein Diagramm zur Erläuterung eines ersten Aspektes der vorliegenden Erfindung;
Fig. 4 ist ein Diagramm zur Erläuterung eines zweiten Aspektes der vorliegenden Erfindung;
Fig. 5 ist ein Schaltungsdiagramm, welches eine erste Ausführungsform einer variablen Verzögerungsschaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 6 und 7 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der ersten Ausführungsform;
Fig. 8 ist ein Zeitplan zur Erläuterung der Betriebsweise der ersten Ausführungsform;
Fig. 9 ist ein Schaltungsdiagramm, welches eine zweite Ausführungsform der variablen Verzögerungsschaltung nach der vorliegenden Erfindung wiedergibt;
Fig. 10 und 11 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der zweiten Ausführungsform;
Fig. 12 ist ein Zeitplan zur Erläuterung der Betriebsweise der zweiten Ausführungsform;
Fig. 13 ist eine Schaltungsanordnung, die eine dritte Ausführungsform der variablen Verzögerungsschaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 14, 15 und 16 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der dritten Ausführungsform;
Fig. 17 ist ein Zeitplan zur Erläuterung der Betriebsweise der dritten Ausführungsform;
Fig. 18 ist ein Schaltungsdiagramm, welches eine vierte Ausführungsform der variablen Verzögerungsschaltung nach der vorliegenden Erfindung zeigt;
Fig. 19 und 20 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der vierten Ausführungsform;
Fig. 21 ist ein Zeitplan zur Erläuterung der Betriebsweise der vierten Ausführungsform;
Fig. 22 ist ein Schaltungsdiagramm, welches eine fünfte Ausführungsform der variablen Verzögerungsschaltung nach der vorliegenden Erfindung zeigt;
Fig. 23 und 24 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der fünften Ausführungsform;
Fig. 25 ist ein Zeitplan zur Erläuterung der Betriebsweise der fünften Ausführungsform;
Fig. 26 ist ein Schaltungsdiagramm, welches eine sechste Ausführungsform der variablen Verzögerungsschaltung nach der vorliegenden Erfindung wiedergibt;
Fig. 27 und 28 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der sechsten Ausführungsform;
Fig. 29 ist ein Zeitplan zur Erläuterung der Betriebsweise der sechsten Ausführungsform;
Fig. 30 ist ein Schaltungsdiagramm, welches eine siebte Ausführungsform der variablen Verzögerungsschaltung nach der vorliegenden Erfindung zeigt;
Fig. 31, 32 und 33 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der siebten Ausführungsform;
Fig. 34 ist ein Zeitplan zur Erläuterung der Betriebsweise der siebten Ausführungsform;
Fig. 35 ist ein Schaltungsdiagramm, welches eine achte Ausführungsform der variablen Verzögerungsschaltung nach der vorliegenden Erfindung zeigt;
Fig. 36 und 37 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise der achten Ausführungsform; und
Fig. 38 ist ein Zeitplan zur Erläuterung der Betriebsweise der achten Ausführungsform.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es soll zuerst eine Beschreibung des ersten und zweiten Aspektes der vorliegenden Erfindung folgen, das heißt von dem Betriebsprinzip der vorliegenden Erfindung unter Hinweis auf die Fig. 3 und 4.
Fig. 3 zeigt den ersten Aspekt der vorliegenden Erfindung. In Fig. 3(a) ist eine Hochziehschaltung 142, die eine Hochziehoperation basierend auf einem Eingangssignal IN durchführt, welches an einem Eingangsanschluß 145 eingespeist wird, zwischen eine Stromversorgungsleitung 140, die eine Stromversorgungsspannung VDD und einen Ausgangsanschluß 141 gekoppelt. Zusätzlich ist eine Nachuntenzieh schaltung 144, die eine Nachuntenziehoperation basierend auf dem Eingangssignal IN durchführt, zwischen den Ausgangsanschluß 141 und eine Stromversorgungsleitung 143 gekoppelt, die eine Stromversorgungsspannung VSS zuführt, die niedriger ist als die Stromversorgungsspannung VDD. Diese Nachuntenziehschaltung 144 führt eine variable Verzögerungszeit ein, die abhängig von einem Wählsignal S eingestellt wird, welches über einen Anschluß 148 empfangen wird.
Durch das Vorsehen der Nachuntenziehschaltung 144 ist es möglich, die Verzögerungszeit der Abfallflanke eines Ausgangssignal OUT auszuwählen, welches über den Ausgangsanschluß 141 ausgegeben wird, der in Fig. 3(b) gezeigt ist. Es ist möglich, in einfacher Weise eine Vielzahl von Verzögerungszeiten mit feinen Zeitunterschieden zu erhalten.
Fig. 4 zeigt einen zweiten Aspekt der vorliegenden Erfindung. In Fig. 4(a) ist eine Hochziehschaltung 146, die eine Hochziehoperation basierend auf dem Eingangssignal IN durchführt, welches an dem Eingangsanschluß 145 eingespeist wird, zwischen die Stromversorgungsleitung 140, wel che die Stromversorgungsspannung VDD zuführt, und den Ausgangsanschluß 141 gekoppelt. Zusätzlich ist eine Nachuntenziehschaltung 147 vorgesehen, die eine Nachuntenziehoperation basierend auf dem Eingangssignal IN durchführt und die zwischen den Ausgangsanschluß 141 und die Stromversorgungsleitung 143 gekoppelt ist, welche die Stromversorgungsspannung VSS zuführt, die niedriger ist als die Stromversorgung VDD. Die Hochziehschaltung 146 besitzt eine variable Verzögerungszeit, die abhängig von dem Wählsignal S eingestellt wird, das über den Anschluß 148 empfangen wird.
Durch das Vorsehen der Hochziehschaltung 146 ist es möglich, die Verzögerungszeit der Anstiegsflanke des Ausgangssignals OUT auszuwählen, welches über den Ausgangsanschluß 141 ausgegeben wird, wie in Fig. 4(b) gezeigt ist. Es ist möglich, in einfacher Weise eine Vielzahl von Verzögerungszeiten vorzusehen, die feine Zeitunterschiede haben.
Es ist gemäß der vorliegenden Erfindung möglich, Verzögerungszeiten mit feinen Zeitunterschieden zu erhalten, ohne dabei einen unerwünschten Spannungsabfall des Eingangssignals IN zu verursachen, obwohl aktive Elemente verwendet sind.
Es ist natürlich möglich, sowohl die Nachuntenziehschaltung 144 als auch die Hochziehschaltung 146 vorzusehen, die die variablen Verzögerungszeiten einführen. Um jedoch die Schaltungsanordnung zu vereinfachen, ist es wün schenswert, das Ausgangssignal OUT, welches über den Ausgangsanschluß 141 in Fig. 3(a) ausgegeben wird, zu invertieren, wenn die Anstiegsflanke des Eingangssignals IN zu verzögern ist unter Verwendung der Schaltungsanordnung, die in Fig. 3(a) gezeigt ist, und um in einfacher Weise das Ausgangssignal OUT, welches über den Ausgangsanschluß 141 in Fig. 4(a) ausgegeben wird, zu invertieren, wenn die Abfallflanke des Eingangssignals IN verzögert werden soll unter Verwendung der Schaltungsanordnung die in Fig. 4(a) gezeigt ist.
Als nächstes folgt eine Beschreibung einer ersten Ausführungsform der variablen Verzögerungsschaltung gemäß der vorliegenden Erfindung unter Hinweis auf die Fig. 5 bis 8.
Fig. 5 zeigt die erste Ausführungsform Ein Eingangssignal IN wird an einem Eingangsanschluß 9 eingespeist, ein Wählsignal S wird an einem Eingangsanschluß 10 eingespeist und ein Ausgangssignal OUT wird an einem Ausgangsanschluß 11 ausgegeben. Eine Stromversorgungsleitung 12 führt eine Stromversorgungsspannung VDD zu und eine stromversorgungsleitung 13 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält einen p-Kanal-Metallisolator-Halbleiter (MIS)- oder Metalloxid-Halbleiter(MOS)-Transistor 14, einen n-Kanal-MIS- oder -MOS-Transistor 15 bis 18, und einen Inverter 19, die in der gezeigten Weise geschaltet sind. Der Transistor 14 bildet eine Hochziehschaltung und die Transistor 15 bis 18 bilden eine Nachuntenziehschaltung.
In einer Reihenschaltung, die aus den Transistoren 15 und 16 gebildet ist, ist ein Gate des Transistors 15, welches mit der ersten Stufe verbunden ist, gezählt vom Ausgangsanschluß 11 her, mit dem Eingangsanschluß 9 verbunden. Andererseits ist in einer Reihenschaltung, die aus den Transistoren 17 und 18 gebildet ist, ein Gateanschluß des Transistors 18, der mit der zweiten Stufe verbunden ist, gezählt von dem Ausgangsanschluß 11 aus, mit dem Eingangsanschluß 9 verbunden. Mit anderen Worten ist zwischen der Reihenschaltung aus den Transistoren 15 und 16 und der Reihenschaltung aus den Transistoren 17 und 18 der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von dem Ausgangsanschluß 11 aus, oder die Stromversorgungsleitung 13 ist mit dem Eingangsanschluß 9 verbunden.
Andererseits ist in der Reihenschaltung, die durch die Transistoren 15 und 16 gebildet ist, ein Gateanschluß des Transistors 16 mit dem Eingangsanschluß 9 verbunden, um das wählsignal S zu empfangen. Zusätzlich ist in der Reihenschaltung, die aus den Transistoren 17 und 18 gebildet ist, ein Gateanschluß des Transistors 17 mit einem Ausgangsanschluß des Inverters 19 verbunden. Mit anderen Worten, eine der Reihenschaltungen aus den Transistoren 15 und 16 und der Reihenschaltung aus den Transistoren 17 und 18 wird ausgewählt und wird aktiv als eine Nachuntenziehschaltung gemacht, in Abhängigkeit von dem Wählsignal S. Diese Auswahl der Reihenschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung verwendet, um zwei Arten von Verzögerungszeiten zu erhalten, wie an späterer Stelle beschrieben werden soll.
Die Fig. 6 und 7 zeigen Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 8 ist ein Zeitplan zur Erläuterung der Betriebsweise dieser Ausführungsform. Bei dieser Ausführungsform wird der Transistor 16 nichtleitend (das heißt er wird AUS-geschaltet) und der Transistor 17 wird leitenden (das heißt er wird EIN-geschaltet), und zwar während einer Niedrigpegelperiode des Wählsignals S.
Fig. 6 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Niedrigpegelperiode des Wählsignals S und in Fig. 6 ist der Transistor 17 als ein EIN-Widerstand dargestellt.
Wenn in diesem Fall das Eingangssignal IN einen niedrigen Pegel hat, ist der Transistor 14 EIN-geschaltet, der Transistor 18 ist AUS-geschaltet und das Ausgangssignal OUT besitzt einen hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen hohen Pegel erfährt, wird der Transistor 14 AUS-geschaltet, der Transistor 18 wird EIN- geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf einen niedrigen Pegel invertiert.
Der Transistor 18 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Schwellenwertspannung Vth18 des Transistors 18 ansteigt. In Fig. 8 zeigt eine strichlierte Linie 20 den Übergang des Ausgangssignals OUT in diesem Fall an.
Andererseits ist der Transistor 16 EIN-geschaltet und der Transistor 17 ist AUS-geschaltet, und zwar während einer Hochpegelperiode des Wählsignals S.
Fig. 7 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Hochpegelperiode des Wählsignals S, und in Fig. 7 ist der Transistor 16 in Form eines EIN-Widerstandes gezeigt.
Wenn in diesem Fall das Eingangssignal IN den niedrigen Pegel besitzt, ist der Transistor 14 EIN-geschaltet, der Transistor 15 ist AUS-geschaltet und das Ausgangssignal OUT besitzt den hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf den hohen Pegel erfährt, wird der Transistor 14 AUS-geschaltet, der Transistor 15 wird EIN- geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf den niedrigen Pegel invertiert.
Der Transistor 15 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung steigt, welche aus der Summe eines Spannungsabfalls V&sub1;&sub6;, eingeführt durch einen EIN-Widerstand des Transistors 16, und einer Schwellenwertspannung Vth15 des Transistors 15 ist. In Fig. 8 zeigt eine ausgezogene Linie 21 den Übergang des Ausgangssignals OUT in diesem Fall.
Gemäß dieser ersten Ausführungsform ist es möglich, in einfacher Weise zwei Arten von Verzögerungszeiten mit feinen Zeitunterschieden hinsichtlich zu dem Niedrigpegel-Ausgangssignal OUT dadurch zu erhalten, indem eine Auswahl in Abhängigkeit von dem Wählsignal S durchgeführt wird. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewendet werden, um die Verzögerungszeit und ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer zweiten Ausführungsform der variablen Verzögerungsschaltung unter Hinweis auf die Fig. 9 bis 12.
Fig. 9 zeigt die zweite Ausführungsform. Ein Eingangssignal IN wird an einem Eingangsanschluß 22 eingespeist, ein Wählsignal S wird an einem Eingangsanschluß 23 eingespeist und ein Ausgangssignal OUT wird an einem Ausgangsanschluß 24 ausgegeben. Eine Stromversorgungsleitung führt eine Stromversorgungsspannung VDD zu und eine Stromversorgungsleitung 26 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält einen p-Kanal-MIS- oder -MOS-Transistor 27, einen n-Kanal-MIS- oder -MOS-Transistor 28 bis 33 und einen Inverter 34, die in der gezeigten Weise geschaltet sind. Der Transistor 27 bildet eine Hochziehschaltung und die Transistoren 28 bis 33 bilden eine Nachuntenziehschaltung.
In einer Reihenschaltung, die aus den Transistoren 28, 29 und 30 gebildet ist, ist ein Gateanschluß des Transistors 28 mit der ersten Stufe verbunden, gezählt von dem Ausgangsanschluß 24 aus, und zwar mit dem Eingangsanschluß 22 verbunden. Andererseits ist in einer Reihenschaltung, die aus den Transistoren 31, 32 und 33 gebildet ist, ein Gateanschluß des Transistors 32 mit der dritten Stufe verbunden, gezählt von dem Ausgangsanschluß 24 aus, und ist mit dem Eingangsanschluß 22 verbunden. Mit anderen Worten ist zwischen den Reihenschaltungen, die aus den Transistoren 28, 29 und 30 gebildet ist und der Reihenschaltung, die aus den Transistoren 31, 32 und 33 gebildet ist, der Gate anschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von dem Ausgangsanschluß 24 aus, oder die Stromversorgungsleitung 26 ist mit dem Eingangsanschluß 22 verbunden.
Andererseits sind in der Reihenschaltung, die aus den Transistoren 28, 39 und 30 gebildet ist, die Gateanschlüsse der Transistoren 29 und 30 mit dem Eingangsanschluß 23 verbunden, um das Wählsignal S zu empfangen. Zusätzlich sind in der Reihenschaltung, die aus den Transistoren 31, 32 und 33 gebildet ist, die Gateanschlüsse der Transistoren 31 und 32 mit einem Ausgangsanschluß des Inverters 34 verbunden. Mit anderen Worten ist eine der Reihenschaltungen, bestehend aus den Transistoren 28, 29 und bzw. aus den Transistoren 31, 32 und 33, ausgewählt und wird als Hochziehschaltung im Ansprechen auf das Wählsignal S aktiv gemacht. Diese Auswahl der Reihenschaltungen stellt ein charakteristisches Merkmal dieser Ausführungsform dar und wird als eine Einrichtung verwendet, um zwei Arten von Verzögerungszeiten zu erhalten, was an späterer Stelle beschrieben werden soll.
Die Fig. 10 und 11 zeigen Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 12 ist ein Zeitplan zur Erläuterung der Betriebsweise dieser Ausführungsform Bei dieser Ausführungsform werden die Transistoren 29 und 30 AUS-geschaltet und die Transistoren 31 und 32 werden EIN-geschaltet, und zwar während einer Niedrigpegelperiode des Wählsignals S.
Fig. 10 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Niedrigpegelperiode des Wählsignals S, und in Fig. 10 sind die Transistoren 31 und 32 als EIN-Widerstände gezeigt.
Wenn in diesem Fall das Eingangssignal IN einen niedrigen Pegel hat, ist der Transistor 27 EIN-geschaltet, der Transistor 33 ist AUS-geschaltet und das Ausgangssignal OUT besitzt einen hohen Pegel. Wenn das Eingangssignal IN einen Übergang zu einem hohen Pegel erfährt, wird der Transistor 27 AUS-geschaltet, der Transistor 33 wird EIN-geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf einen niedrigen Pegel invertiert.
Der Transistor 33 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Schwellenwertspannung Vth33 des Transistors 33 ansteigt. In Fig. 12 zeigt eine strichlierte Linie 35 den Übergang des Ausgangssignals OUT für diesen Fall.
Andererseits sind die Transistoren 29 und 30 EIN- geschaltet und die Transistoren 31 und 32 sind während einer Hochpegelperiode des Wählsignals S AUS-geschaltet.
Fig. 11 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Hochpegelperiode des Wählsignals S und in Fig. 11 sind die Transistoren 29 und 30 als EIN-Widerstände dargestellt.
Wenn in diesem Fall das Eingangssignal IN den niedrigen Pegel hat, ist der Transistor 27 EIN-geschaltet, der Transistor 28 ist AUS-geschaltet und das Ausgangssignal OUT besitzt einen hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen hohen Pegel erfährt, wird der Transistor 27 AUS-geschaltet, der Transistor 28 wird EIN- geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf den niedrigen Pegel invertiert.
Der Transistor 28 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung steigt, die aus der Summe aus einem Spannungsabfall V&sub3;&sub0;, eingeführt durch einen EIN-Widerstand des Transistors 30, einem Spannungsabfall V&sub2;&sub9;, eingeführt durch einen EIN-Widerstand des Transistors 19, und einer Schwellenwertspannung Vth28 des Transistors 28 besteht. In Fig. 12 zeigt eine ausgezogene Linie 36 den Übergang des Ausgangssignals OUT für diesen Fall an.
Gemäß dieser zweiten Ausführungsform ist es möglich, in einfacher Weise zwei Arten von Verzögerungszeiten zu erhalten, die größer sind als diejenigen der ersten Ausführungsform und einen feinen Zeitunterschied hinsichtlich des Niedrigpegel-Ausgangssignals OUT besitzen, und zwar durch die Wahl abhängig von dem Wählsignal S. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewandt werden, um die Verzögerungszeit und ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer dritten Ausführungsform der variablen Verzögerungsschaltung gemäß der vorliegenden Erfindung unter Hinweis auf die Fig. 13 bis 17.
Fig. 13 zeigt die dritte Ausführungsform. Ein Eingangssignal IN wird einem Eingangsanschluß 37 zugeführt, Wählsignale S1, S2 und S3 werden jeweils den Eingangsanschlüssen 38, 39 und 40 eingespeist und ein Ausgangssignal OUT wird an einem Ausgangsanschluß 41 ausgegeben. Eine Stromversorgungsleitung 42 führt eine Stromversorgungsspannung VDD zu und eine Stromversorgungsleitung 43 führt eine stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält einen p-Kanal-MIS- oder -MOS-Transistor 44 und n-Kanal-MIS- oder -MOS-Transistoren 45 bis 53, die in der gezeigten Weise geschaltet sind. Der Transistor 44 bildet eine Hochziehschaltung und die Transistoren 45 bis 53 bilden eine Nachuntenziehschaltung.
Bei einer Reihenschaltung, die gebildet ist aus den Transistoren 45, 46 und 47, ist ein Gateanschluß des Transistors 45, der mit der ersten Stufe verbunden ist, gezählt von dem Ausgangsanschluß 41 aus, mit dem Eingangsanschluß 37 verbunden. Andererseits ist in einer Reihenschaltung, die gebildet ist aus den Transistoren 48, 49 und 50, ein Gateanschluß des Transistors 491 der mit der zweiten Stufe verbunden ist, gezählt von dem Ausgangsanschluß 41 her, mit dem Eingangsanschluß 37 verbunden. In einer Reihenschaltung, die gebildet ist aus den Transistoren 51, 52 und 53, ist ein Gateanschluß des Transistors 53, der mit der dritten Stufe verbunden ist, gezählt von dem Ausgangsanschluß 41 aus, mit dem Eingangsanschluß 37 verbunden. Mit anderen Worten ist unter den Reihenschaltungen, bestehend aus den Transistoren 45, 46 und 47 bzw. aus den Transistoren 48, 49 und 50 bzw. aus den Transistoren 51, 52 und 53, der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von dem Ausgangsanschluß 41 aus, oder die Stromversorgungsleitung ist mit dem Eingangsanschluß 37 verbunden.
Andererseits sind in der Reihenschaltung, die gebildet ist aus den Transistoren 45, 46 und 47, die Gateanschlüsse der Transistor 46 und 47 mit dem Eingangsanschluß 38 verbunden, um das Wählsignal S1 zu empfangen. Zusätzlich sind in der Reihenschaltung, bestehend aus den Transistoren 48, 49 und 50, die Gateanschlüsse der Transistoren 48 und 50 mit dem Eingangsanschluß 39 verbunden, um das Wählsignal S2 zu empfangen. Ferner sind in der Reihenschaltung, bestehend aus den Transistoren 51, 52 und 53, die Gateanschlüsse der Transistoren 51 und 52 mit dem Eingangsanschluß 40 verbunden, um das Wählsignal S3 zu empfangen.
Mit anderen Worten wird eine der Reihenschaltungen, bestehend aus den Transistoren 45, 46 und 47 bzw. den Transistoren 48, 49 und 50 bzw. aus den Transistoren 51, 52 und 53, als Hochziehschaltung im Ansprechen auf die Wählsignale S1, S2 und S3 ausgewählt und aktiv gemacht. Diese Auswahl der Reihenschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung verwendet, um drei Arten von Verzögerungszeiten zu erhalten, wie an späterer Stelle noch beschrieben werden soll.
Die Fig. 14, 15 und 16 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 17 ist ein Zeitplan zur Erläuterung der Betriebsweise dieser Ausführungsform. Bei dieser Ausführungsform werden die Transistoren 46, 47, 48 und 50 AUS-geschaltet und die Transistoren 51 und 52 werden EIN-geschaltet, wenn die Wählsignale S1 und S2 beide einen niedrigen Pegel haben und das Wählsignal S3 einen hohen Pegel hat.
Fig. 14 zeigt eine äquivalente Schaltung dieser Ausführungsform für den Fall, bei dem die Wählsignale S1 und S2 beide den niedrigen Pegel haben und das Wählsignal S3 den hohen Pegel hat, und wobei in Fig. 14 die Transistoren 51 und 52 als EIN-Widerstände gezeigt sind.
Wenn in diesem Fall das Eingangssignal IN einen niedrigen Pegel hat, ist der Transistor 44 EIN-geschaltet, der Transistor 53 ist AUS-geschaltet und das Ausgangssignal OUT besitzt einen hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen hohen Pegel erfährt, wird der Transistor 44 AUS-geschaltet, der Transistor 53 wird EIN- geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf einen niedrigen Pegel invertiert.
Der Transistor 53 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Schwellenwertspannung Vth53 des Transistors 53 ansteigt. In Fig. 17 zeigt eine strichlierte Linie 54 den Übergang des Ausgangssignals OUT für diesen Fall an.
Andererseits sind die Transistoren 46, 47, 51 und 52 AUS-geschaltet und die Transistoren 48 und 50 sind EIN- geschaltet, wenn die Wählsignale S1 und S3 den niedrigen Pegel haben und das Wählsignal S2 den hohen Pegel besitzt.
Fig. 15 zeigt eine äquivalente Schaltung dieser Ausführungsform für den Fall, bei dem die Wählsignale S1 und S3 den niedrigen Pegel haben und das Wählsignal S2 den hohen Pegel hat und wobei in Fig. 15 die Transistoren 48 und 50 als EIN-Widerstände gezeigt sind.
Wenn in diesem Fall das Eingangssignal IN den niedrigen Pegel hat, ist der Transistor 44 EIN-geschaltet, der Transistor 49 ist AUS-geschaltet und das Ausgangssignal OUT besitzt den hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf den hohen Pegel erfährt, wird der Transistor 44 AUS-geschaltet, der Transistor 49 wird EIN-geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf den niedrigen Pegel invertiert.
Der Transistor 49 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung steigt, die aus der Summe aus einem Spannungsabfall V&sub5;&sub0;, eingeführt durch einen EIN-Widerstand des Transistors 50, und einer Schwellenwertspannung Vth49 des Transistors 49 gebildet ist. In Fig. 17 zeigt eine ausgezogene Linie 55 den Übergang des Ausgangssignals OUT für diesen Fall an.
Ferner werden die Transistoren 46 und 47 EIN-geschaltet und die Transistoren 48, 50, 51 und 52 werden AUS- geschaltet, wenn das Wählsignal S1 den hohen Pegel hat und die Wählsignale S2 und S3 beide den niedrigen Pegel besit zen. Fig. 16 zeigt eine äquivalente Schaltung dieser Ausführungsform für den Fall, bei welchem das Wählsignal S1 den hohen Pegel besitzt und die Wählsignale S2 und S3 den niedrigen Pegel besitzen und wobei in Fig. 16 die Transistoren 46 und 47 als EIN-Widerstände gezeigt sind.
Wenn in diesem Fall das Eingangssignal IN den niedrigen Pegel hat, wird der Transistor 44 EIN-geschaltet, der Transistor 45 wird AUS-geschaltet und das Ausgangssignal OUT besitzt den hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf den hohen Pegel erfährt, wird der Transistor 44 AUS-geschaltet, der Transistor 45 wird EIN- geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf den niedrigen Pegel invertiert.
Der Transistor 45 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung steigt, welche aus der Summe aus einem Spannungsabfall V&sub4;&sub7;, eingeführt durch ein EIN-Widerstand des Transistors 47, einem Spannungsabfall V&sub4;&sub6;, eingeführt durch einen EIN-Widerstand des Transistors 46, und eine Schwellenwertspannung Vth45 des Transistors 45 gebildet ist. In Fig. 17 zeigt eine Zweipunkt-Kettenlinie 56 den Übergang des Ausgangssignals OUT für diesen Fall an.
Es ist gemäß der dritten Ausführungsform möglich, auf einfache Weise drei Arten von Verzögerungszeiten mit einem feinen Zeitunterschied hinsichtlich dem Niedrigpegel- Ausgangssignal OUT durch die Durchführung einer Auswahl zu erhalten, die in Abhängigkeit von den Wählsignalen S1, S2 und S3 vorgenommen wird. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewendet werden, um die Verzögerungszeit oder ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer vierten Ausführungsform der variablen Verzögerungsschaltung unter Hinweis auf die Fig. 18 bis 21.
Fig. 18 zeigt die vierte Ausführungsform. Ein Ausgangssignal IN wird an einem Eingangsanschluß 57 eingespeist, ein Wählsignal S wird einem Eingangsanschluß 58 eingegeben und ein Ausgangssignal OUT wird von einem Ausgangsanschluß 59 ausgegeben. Eine Stromversorgungsleitung 60 führt eine Stromversorgungsspannung VDD zu und eine Stromversorgungsleitung 61 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält einen p-Kanal-MIS- oder -MOS-Transistor 62, einen NPN-Transistor 63, einen Widerstand 64 zum Ziehen der Basisladung des NPN-Transistors 63, n-Kanal-MIS- oder -MOS-Transistoren 65 bis 68, einen Inverter 69, einen NPN-Transistor 70 und einen Widerstand 71 zum Ziehen der Basisladung des NPN-Transistors 70, der in der gezeigten Weise geschaltet ist. Die Transistoren 62 und 63 und der Widerstand 64 bilden eine Hochziehschaltung. Die Transistoren 65 bis 68, der Inverter 69, der Transistor 70 und der Widerstand 71 bilden eine Nachuntenziehschaltung.
In einer Reihenschaltung, bestehend aus den Transistoren 65 und 66, ist ein Gateanschluß des Transistors 65, der mit der ersten Stufe verbunden ist, gezählt von dem Ausgangsanschluß 59 aus, mit dem Eingangsanschluß 57 verbunden. Andererseits ist in einer Reihenschaltung, beste hend aus den Transistoren 67 und 68 ein Gateanschluß des Transistors 68, der mit der zweiten Stufe verbunden ist, gezählt von dem Ausgangsanschluß 59 aus, mit dem Eingangsanschluß 57 verbunden. Mit anderen Worten ist unter den Reihenschaltungen, bestehend aus den Transistoren 65 und 66 bzw. den Transistoren 67 und 68, der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von dem Ausgangsanschluß 59 aus, oder es ist eine Basis des NPN-Transistors 70 mit dem Eingangsanschluß 57 verbunden.
Andererseits ist in der Reihenschaltung, bestehend aus den Transistoren 65 und 66 ein Gateanschluß des Transistors 66 mit dem Eingangsanschluß 58 zum Empfangen des Wählsignals S verbunden. Zusätzlich ist in der Reihenschaltung, bestehend aus den Transistoren 67 und 68, ein Gateanschluß des Transistors 67 mit einem Ausgangsanschluß des Inverters 69 verbunden. Mit anderen Worten wird eine der Reihenschaltungen, bestehend aus den Transistoren 65 und 66 bzw. aus den Transistoren 67 und 68 ausgewählt, und wird abhängig von dem Wählsignal S aktiv gemacht, um dadurch die Nachuntenziehschaltung auszuwählen, die durch die Transistoren 65, 66 und 70 und den Widerstand 71 gebildet ist, oder die Nachuntenziehschaltung auszuwählen, die durch die Transistoren 67, 68 und 70 und den Widerstand 71 gebildet ist. Diese Auswahl der Reihenschaltungen oder der Nachuntenziehschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung verwendet, um zwei Arten von Verzögerungszeiten zu erhalten, wie später noch beschrieben wird.
Die Fig. 19 und 20 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 21 ist ein Zeitplan zur Erläuterung der Betriebsweise dieser Ausführungsform. Bei dieser Ausführungsform wird der Transistor 66 AUS-geschaltet und der Transistor 67 wird EIN-geschaltet, und zwar während einer Niedrigpegelperiode des Wählsignals S.
Fig. 19 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Niedrigpegelperiode des Wählsignals S und in Fig. 19 ist der Transistor 67 als EIN-Widerstand gezeigt.
Wenn in diesem Fall das Eingangssignal IN einen niedrigen Pegel hat, ist der Transistor 62 EIN-geschaltet, der NPN-Transistor 63 ist EIN-geschaltet, der Transistor 68 ist AUS-geschaltet, der NPN-Transistor 70 ist AUS-geschaltet und das Ausgangssignal OUT besitzt einen hohen Pegel. Wenn das Eingangssignal IN einen übergang auf einen hohen Pegel erfährt, wird der Transistor 62 AUS-geschaltet, der NPN-Transistor 63 wird AUS-geschaltet, der Transistor 68 wird EIN-geschaltet, der NPN-Transistor 70 wird EIN-geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf einen niedrigen Pegel invertiert.
Der Transistor 68 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung steigt, die aus der Summe gebildet ist, bestehend aus einem Spannungsabfall V&sub7;&sub1;, eingeführt durch den Widerstand 71, und einer Schwellenwertspannung Vth68 des Transistors 68. In Fig. 21 zeigt eine strichlierte Linie 72 den Übergang des Ausgangssignals OUT für diesen Fall an.
Andererseits wird der Transistor 66 EIN-geschaltet und der Transistor 67 wird AUS-geschaltet, und zwar während einer Hochpegelperiode des Wählsignals S.
Fig. 20 zeigte eine äquivalente Schaltung dieser Ausführungsform während der Hochpegelperiode des Wählsignals S und in Fig. 10 ist der Transistor 66 als ein EIN- Widerstand gezeigt.
Wenn in diesem Fall das Eingangssignal IN den niedrigen Pegel hat, ist der Transistor 62 EIN-geschaltet, der NPN-Transistor 63 ist EIN-geschaltet, der Transistor 65 ist AUS-geschaltet, der NPN-Transistor 70 ist AUS-geschaltet und das Ausgangssignal OUT besitzt den hohen Pegel. Wenn das Eingangssignal IN einen Übergang auf den hohen Pegel erfährt, wird der Transistor 62 AUS-geschaltet, der NPN-Transistor 63 wird AUS-geschaltet, der Transistor 65 wird EIN-geschaltet, der NPN-Transistor 70 wird EIN-geschaltet und das Ausgangssignal OUT wird von dem hohen Pegel auf den niedrigen Pegel invertiert.
Der Transistor 65 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung steigt, die gebildet ist aus der Summe aus einem Spannungsabfall V&sub7;&sub1;, eingeführt durch den Widerstand 71, einem Spannungsabfall V&sub6;&sub6;, eingeführt durch einen EIN-Widerstand des Transistors 66, und einer Schwellenwertspannung Vth65 des Transistors 65. In Fig. 21 zeigt eine durchgehende Linie 73 den Übergang des Ausgangssignals OUT für diesen Fall an.
Gemäß dieser vierten Ausführungsform ist es möglich, in einfacher Weise zwei Arten von Verzögerungszeiten mit feinem Zeitunterschied hinsichtlich dem Niedrigpegel- Ausgangssignal OUT zu erhalten, und zwar durch die Ausführung der Auswahl in Abhängigkeit von dem Wählsignal S unter Verwendung einer BICMOS-Struktur. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewendet werden, um die Verzögerungszeit und ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer fünften Ausführungsform der variablen Verzögerungsschaltung gemäß der vorliegenden Erfindung unter Hinweis auf die Fig. 22 bis 25.
Fig. 22 zeigt die fünfte Ausführungsform. Ein Eingangssignal IN wird an einem Eingangsanschluß 74 eingespeist, ein Wählsignal S wird an einem Eingangsanschluß 75 eingespeist und ein Ausgangssignal OUT wird an einem Ausgangsanschluß 76 ausgegeben. Eine Stromversorgungsleitung 77 führt eine Stromversorgungsspannung VDD zu und eine Stromversorgungsleitung 78 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält p-Kanal-MIS- oder -MOS-Transistoren 79 bis 82, einen Inverter 83 und einen n-Kanal-MIS- oder -MOS-Transistor 84, die in der gezeigten Weise geschaltet sind. Die Transistoren 79 bis 82 bilden eine Hochziehschaltung und der Transistor 84 bildet eine Nachuntenziehschaltung.
In einer Reihenschaltung, die gebildet ist aus den Transistoren 79 und 80 ist ein Gateanschluß des Transistors 80, der mit der zweiten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 77 aus, mit dem Eingangsanschluß 74 verbunden. Andererseits ist in einer Reihenschaltung, die gebildet ist aus den Transistoren 81 und 82, ein Gateanschluß des Transistors 81, der mit der ersten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 77 aus, mit dem Eingangsanschluß 74 verbunden. Mit anderen Worten wird unter den Reihenschaltungen, bestehend aus den Transistoren 79 und 80 bzw. den Transistor 81 und 82, der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von der Stromversorgungsleitung 77 aus, oder der Ausgangsanschluß 76 wird mit dem Eingangsanschluß 74 verbunden.
Andererseits wird in der Reihenschaltung, gebildet aus den Transistoren 79 und 80, ein Gateanschluß des Transistors 79 mit einem Ausgangsanschluß des Inverters 83 verbunden. Zusätzlich ist in der Reihenschaltung, bestehend aus den Transistoren 81 und 82, ein Gateanschluß des Transistors 82 mit dem Eingangsanschluß 75 zum Empfangen des Wählsignals S verbunden. Mit anderen Worten wird eine der Reihenschaltungen, bestehend aus den Transistoren 79 und 80 bzw. aus den Transistoren 81 und 82, ausgewählt und wird als eine Hochziehschaltung in Abhängigkeit von dem Wählsignal S aktiv gemacht. Diese Auswahl der Reihenschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung verwendet, um zwei Arten von Verzögerungszeiten zu erhalten, die später noch beschrieben wird.
Die Fig. 23 und 24 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 25 ist ein Zeitplan zur Erläuterung der Betriebsweise dieser Ausführungsform. Bei dieser Ausführungsform wird der Transistor 79 AUS-geschaltet und der Transistor 82 wird EIN-geschaltet, und zwar während einer Niedrigpegelperiode des Wählsignals S.
Fig. 23 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Niedrigpegelperiode des Wählsignals S und in Fig. 23 ist der Transistor 82 als ein EIN- Widerstand gezeigt.
Wenn in diesem Fall das Eingangssignal IN einen hohen Pegel besitzt, ist der Transistor 81 AUS-geschaltet, der Transistor 84 ist EIN-geschaltet und das Ausgangssignal OUT besitzt einen niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen niedrigen Pegel erfährt, wird der Transistor 81 EIN-geschaltet, der Transistor 84 wird AUS-geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf einen hohen Pegel invertiert.
Der Transistor 81 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-Vth81 fällt, wobei Vth81 eine Schwellenwertspannung des Transistors 81 bezeichnet. In Fig. 25 zeigt eine strichlierte Linie 85 den Übergang des Ausgangssignals OUT für diesen Fall an.
Andererseits wird der Transistor 79 während einer Hochpegelperiode des Wählsignals S EIN-geschaltet und der Transistor 82 wird AUS-geschaltet.
Fig. 24 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Hochpegelperiode des Wählsignals S und in Fig. 24 ist der Transistor 79 als ein EIN- Widerstand dargestellt.
Wenn in diesem Fall das Eingangssignal IN den hohen Pegel besitzt, ist der Transistor 80 AUS-geschaltet, der Transistor 84 ist EIN-geschaltet und das Ausgangssignal OUT besitzt den niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf den niedrigen Pegel erfährt, wird der Transistor 80 EIN-geschaltet, der Transistor 84 wird AUS- geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf den hohen Pegel invertiert.
Der Transistor 80 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-V&sub7;&sub9;-Vth80 fällt, wobei V&sub7;&sub9; einen Spannungsabfall bezeichnet, der durch einen EIN-Widerstand des Transistors 79 eingeführt wird und wobei Vth80 eine Schwellenwertspannung des Transistors 80 bezeichnet. In Fig. 25 zeigt eine durchgezogene Linie 86 den Übergang des Ausgangssignals OUT für diesen Fall an.
Gemäß dieser fünften Ausführungsform ist es möglich, in einfacher Weise zwei Arten von Verzögerungszeiten zu erhalten, die einen feinen Zeitunterschied hinsichtlich zu dem Hochpegel-Ausgangssignal OUT besitzen, und zwar durch Auswahl in Abhängigkeit von dem Wählsignal S. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewendet werden, um die Verzögerungszeit oder ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer sechsten Ausführungsform einer variablen Verzögerungsschaltung unter Hinweis auf die Fig. 26 bis 29.
Fig. 26 zeigt die sechste Ausführungsform Ein Eingangssignal IN wird einem Eingangsanschluß 87 eingespeist, ein Wählsignal S wird an einem Eingangsanschluß 88 eingegeben und ein Ausgangssignal OUT wird an einem Ausgangsanschluß 89 ausgegeben. Eine Stromversorgungsleitung 90 führt eine Stromversorgungsspannung VDD zu und eine Stromversorgungsleitung 91 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält p-Kanal-MIS- oder -MOS-Transistoren 92 bis 97, einen Inverter 98, einen n-Kanal-MIS- oder -MOS- Transistor 99, die in der gezeigten Weise geschaltet sind. Die Transistoren 92 bis 97 bilden eine Hochziehschaltung und der Transistor 99 bildet eine Nachuntenziehschaltung.
In einer Reihenschaltung, die gebildet ist aus den Transistor 92, 93 und 94, ist ein Gateanschluß des Transistors 94 mit der dritten Stufe verbunden, gezählt von der Stromversorgungsleitung 90 aus, und ist mit dem Eingangsanschluß 87 verbunden. Andererseits ist in einer Reihenschaltung, die gebildet ist aus den Transistoren 95, 96 und 97, ein Gateanschluß des Transistors 95, der mit der ersten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 90 aus, mit dem Eingangsanschluß 87 verbunden. Mit anderen Worten wird unter den Reihenschaltungen, bestehend aus den Transistoren 92, 93 und 94 bzw. den Transistor 95, 96 und 97, der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von der Stromversorgungsleitung 90 aus, oder der Ausgangsan schluß 89 wird mit dem Eingangsanschluß 87 verbunden.
Andererseits werden in der Reihenschaltung, die gebildet ist aus den Transistoren 92, 93 und 94, die Gateanschlüsse der Transistoren 92 und 93 mit einem Ausgangsanschluß des Inverters 98 verbunden. Zusätzlich sind in der Reihenschaltung, bestehend aus den Transistoren 95, 96 und 97, die Gateanschlüsse der Transistoren 96 und 97 mit dem Eingangsanschluß 88 verbunden, um das Wählsignal S zu empfangen. Mit anderen Worten wird eine der Reihenschaltungen, bestehend aus den Transistoren 92, 93 und 94 bzw. den Transistoren 95, 96 und 97, ausgewihlt und wird als Hochziehschaltung in Abhängigkeit von dem Wählsignal S aktiv gemacht. Diese Auswahl der Reihenschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung verwendet, um zwei Arten von Verzögerungs zeiten zu erhalten, wie an späterer Stelle noch beschrieben wird.
Die Fig. 27 und 28 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 29 ist ein Zeitplan zur Erläuterung des Betriebes die ser Ausführungsform. Bei dieser Ausführungsform werden die Transistoren 92 und 93 AUS-geschaltet und die Transistoren 96 und 97 werden EIN-geschaltet, und zwar während einer Niedrigpegelperiode des Wählsignals S.
Fig. 27 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Niedrigpegelperiode des Wählsignals S und in Fig. 27 sind die Transistoren 96 und 97 als EIN-Widerstände gezeigt.
Wenn in diesem Fall das Eingangssignal IN einen hohen Pegel hat, ist der Transistor 95 AUS-geschaltet, der Transistor 99 ist EIN-geschaltet und das Ausgangssignal OUT besitzt einen niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen niedrigen Pegel erfährt, wird der Transistor 95 EIN-geschaltet, der Transistor 99 wird AUS- geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf einen hohen Pegel invertiert.
Der Transistor 95 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-Vth95 fällt, wobei Vth95 eine Schwellenwertspannung des Transistors 95 bezeichnet. In Fig. 29 zeigt eine strichlierte Linie 100 den Übergang des Ausgangssignals OUT für diesen Fall an.
Andererseits werden die Transistoren 92 und 93 EIN-geschaltet und die Transistoren 96 und 97 werden AUS- geschaltet, und zwar während einer Hochpegelperiode des Wählsignals S.
Fig. 28 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Hochpegelperiode des Wählsignals S und in Fig. 28 sind die Transistoren 92 und 93 als EIN-Widerstände gezeigt.
Wenn in diesem Fall das Eingangssignal IN den hohen Pegel besitzt, ist der Transistor 94 AUS-geschaltet, der Transistor 99 ist EIN-geschaltet und das Ausgangssignal OUT besitzt den niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf den niedrigen Pegel erfährt, wird der Transistor 94 EIN-geschaltet, der Transistor 99 wird AUS- geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf den hohen Pegel invertiert.
Der Transistor 94 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-V&sub9;&sub2;-V&sub9;&sub3;-Vth94 abfällt, wobei V&sub9;&sub2; einen Spannungsabfall bezeichnet, der durch den EIN-Widerstand des Transistors 92 eingeführt wird, V&sub9;&sub3; einen Spannungsabfall bezeichnet, der durch den EIN-Widerstand des Transistors 93 eingeführt wird, und Vth94 eine Schwellenwertspannung des Transistors 94 bezeichnet. In Fig. 29 zeigt eine durchgehende Linie 101 den Übergang des Ausgangssignals OUT für diesen Fall an.
Gemäß dieser sechsten Ausführungsform ist es möglich, in einfacher Weise zwei Arten von Verzögerungszeiten zu erhalten, die größer sind als diejenigen der fünften Ausführungsform und die einen feinen Zeitunterschied hinsichtlich des Hochpegel-Ausgangssignals OUT besitzen, und zwar durch Vornahme einer Auswahl in Abhängigkeit von dem Wählsignal S. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewandt werden, um die Verzögerungszeit und ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer siebten Ausführungsform der variablen Verzögerungsschaltung gemäß der vorliegenden Erfindung unter Hinweis auf die Fig. bis 34.
Fig. 30 zeigt die siebte Ausführungsform Ein Eingangssignal IN wird an einem Eingangsanschluß 102 eingespeist, Wählsignale S1, S2 und S3 werden jeweils an den Eingangsanschlüssen 103, 104 und 105 eingespeist und ein Ausgangssignal OUT wird von einem Ausgangsanschluß 106 aus gegeben. Eine Stromversorgungsleitung 107 führt eine Stromversorgungsspannung VDD zu und eine Stromversorgungsleitung 108 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält p-Kanal-MIS- oder -MOS-Transistoren 109 bis 117 und einen n-Kanal-MIS- oder -MOS-Transistor 118, die in der gezeigten Weise geschaltet sind. Die Transistoren 109 bis 117 bilden eine Hochziehschaltung und der Transistor 118 bildet eine Nachuntenziehschaltung.
In einer Reihenschaltung, die gebildet ist aus den Transistoren 109, 110 und 111, ist ein Gateanschluß des Transistors 111, der mit der dritten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 107 aus, mit dem Eingangsanschluß 102 verbunden. Andererseits ist in einer Reihenschaltung, die gebildet ist aus den Transistoren 112, 113 und 114 ein Gateanschluß des Transistors 113, der mit der zweiten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 107 aus, mit dem Eingangsanschluß 102 verbunden. In einer Reihenschaltung, bestehend aus den Transistoren 115, 116 und 117, ist ein Gateanschluß des Transistors 115, der mit der ersten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 107 aus, mit dem Eingangsanschluß 102 verbunden. Mit anderen Worten werden unter den Reihenschaltungen, bestehend aus den Transistoren 109, 110 und 111 bzw. aus den Transistoren 112, 113 und 114 bzw. aus den Transistoren 115, 116 und 117, der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von der Stromversorgungsleitung 107 aus, oder der Ausgangsanschluß 106 wird mit dem Eingangsanschluß 102 verbunden.
Andererseits werden in der Reihenschaltung, die gebildet ist aus den Transistoren 109, 110 und 111, die Gateanschlüsse der Transistoren 109 und 110 mit dem Eingangsanschluß 103 verbunden, um das Wählsignal S1 zu empfangen. Zusätzlich werden in der Reihenschaltung, bestehend aus den Transistoren 112, 113 und 114, die Gateanschlüsse der Transistoren 112 und 114 mit dem Eingangsanschluß 104 verbunden, um das Wählsignal S2 zu empfangen. Ferner werden in der Reihenschaltung, bestehend aus den Transistoren 115, 116 und 117, die Gateanschlüsse der Transistoren 116 und 117 mit dem Eingangsanschluß 105 verbunden, um das Wählsignal S3 zu empfangen.
Mit anderen Worten wird eine der Reihenschaltungen, bestehend aus den Transistoren 109, 110 und 111 bzw. aus den Transistoren 112, 113 und 114 bzw. aus den Transistoren 115, 116 und 117, ausgewählt und wird als Hochziehschaltung aktiv gemacht, und zwar abhängig von den Wählsignalen S1, S2 und S3. Diese Auswahl der Reihenschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung verwendet, um drei Arten von Verzögerungszeiten zu erhalten, wie an späterer Stelle beschrieben werden soll.
Die Fig. 31, 32 und 33 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 34 ist ein Zeitplan zur Erläuterung des Betriebes dieser Ausführungsform. Bei dieser Ausführungsform werden die Transistoren 109, 110, 112 und 114 AUS-geschaltet und die Transistoren 116 und 117 werden EIN-geschaltet, wenn die Wählsignale S1 und S2 beide einen hohen Pegel haben und das Wählsignal S3 einen niedrigen Pegel hat.
Fig. 31 zeigt eine äquivalente Schaltung dieser Ausführungsform für den Fall, bei dem die Wählsignale S1 und S2 beide den hohen Pegel besitzen und das Wählsignal S3 den niedrigen Pegel besitzt und wobei in Fig. 31 die Transistoren 116 und 117 als EIN-Widerstände gezeigt sind.
Wenn in diesem Fall das Eingangssignal IN einen hohen Pegel hat, ist der Transistor 115 AUS-geschaltet, der Transistor 118 ist EIN-geschaltet und das Ausgangssignal OUT besitzt einen niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen niedrigen Pegel erfährt, wird der Transistor 115 EIN-geschaltet, der Transistor 118 wird AUS-geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf einen hohen Pegel invertiert.
Der Transistor 115 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-Vth115 abfällt, wobei Vth115 eine Schwellenwertspannung des Transistors 115 bezeichnet. In Fig. 34 gibt eine strichlierte Linie 119 den Übergang des Ausgangssignals OUT für diesen Fall an.
Andererseits werden die Transistoren 109, 110, 116 und 117 AUS-geschaltet und die Transistoren 112 und 114 werden EIN-geschaltet, wenn die Wählsignale S1 und S3 den hohen Pegel besitzen und das Wählsignal S2 den niedrigen Pegel hat.
Fig. 32 zeigt eine äquivalente Schaltung dieser Ausführungsform für den Fall, bei dem die Wählsignale S1 und S3 den hohen Pegel haben und das Wählsignal S2 den niedrigen Pegel hat, und in Fig. 32 sind die Transistoren 112 und 114 als EIN-Widerstände gezeigt.
Wenn in diesem Fall das Eingangssignal IN den hohen Pegel hat, ist der Transistor 113 AUS-geschaltet, der Transistor 118 ist EIN-geschaltet und das Ausgangssignal OUT besitzt den niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf den niedrigen Pegel erfährt, wird der Transistor 113 EIN-geschaltet, der Transistor 118 wird AUS- geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf den hohen Pegel invertiert.
Der Transistor 113 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-V&sub1;&sub1;&sub2;-Vth113 fällt, wobei V&sub1;&sub1;&sub2; einen Spannungsabfall bezeichnet, der durch den EIN-Widerstand des Transistors 112 eingeführt wird und Vth113 eine Schwellenwertspannung des Transistors 113 bezeichnet. In Fig. 34 zeigt eine durchgehende Linie 120 den Übergang des Ausgangssignals OUT für diesen Fall an.
Ferner werden die Transistoren 109 und 110 EIN- geschaltet und die Transistoren 112, 114, 116 und 117 werden AUS-geschaltet, wenn das Wählsignal S1 den niedrigen Pegel hat und wenn die Wählsignale S2 und S3 beide den hohen Pegel besitzen. Fig. 33 zeigt eine äquivalente Schaltung dieser Ausführungsform für den Fall, bei dem das Wählsignal S1 den niedrigen Pegel hat und die Wählsignale S2 und S3 den hohen Pegel haben und wobei in Fig. 33 die Transistoren 109 und 110 als EIN-Widerstände gezeigt sind.
Wenn in diesem Fall das Eingangssignal IN den hohen Pegel besitzt, wird der Transistor 111 AUS-geschaltet, der Transistor 118 wird EIN-geschaltet und das Ausgangssignal OUT besitzt den niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf den niedrigen Pegel erfährt, wird der Transistor 111 EIN-geschaltet, der Transistor 118 wird AUS-geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf den hohen Pegel invertiert.
Der Transistor 111 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-V&sub1;&sub0;&sub9;-V&sub1;&sub1;&sub0;-Vth111 fällt, worin V&sub1;&sub0;&sub9; einen Spannungsabfall bezeichnet, der durch den EIN-Widerstand des Transistors 109 eingeführt wird, V&sub1;&sub1;&sub0; die Spannung bezeichnet, die durch den EIN-Widerstand des Transistors 110 eingeführt wird, und Vth111 eine Schwellenwertspannung des Transistors 111 bezeichnet. In Fig. 34 zeigt eine Zweipunkt-Strichpunktlinie 121 den Übergang des Ausgangssignals OUT für diesen Fall an.
Gemäß dieser siebten Ausführungsform ist es möglich, in einfacher Weise drei Arten von Verzögerungszeiten mit feinem Zeitunterschied hinsichtlich dem Hochpegel-Ausgangssignal OUT durch Vornahme einer Auswahl zu erhalten, und zwar in Abhängigkeit von den Wählsignalen S1, S2 und S3. Damit kann diese Ausführungsform in einfacher Weise bei einer Schaltung angewendet werden, um die Verzögerungszeit und ähnliches fein einzustellen.
Als nächstes folgt eine Beschreibung einer achten Ausführungsform der variablen Verzögerungsschaltung unter Hinweis auf die Fig. 35 bis 38.
Fig. 35 zeigt die achte Ausführungsform Ein Eingangssignal IN wird an einem Eingangsanschluß 122 eingespeist, ein Wählsignal S wird an einem Eingangsanschluß 123 eingespeist und ein Ausgangssignal OUT wird an einem Ausgangsanschluß 124 ausgegeben. Eine Stromversorgungsleitung 125 führt eine Stromversorgungsspannung VDD zu und eine Strornversorgungsleitung 126 führt eine Stromversorgungsspannung VSS zu, wobei gilt VSS < VDD. Die variable Verzögerungsschaltung enthält p-Kanal-MIS- oder -MOS-Transistoren 127 bis 130, einen Inverter 131, einen NPN-Transistor 132, einen Widerstand 133 zum Ziehen der Basisladung des NPN Transistors 132, einen n-Kanal-MIS- oder -MOS-Transistor 134, einen NPN-Transistor 135 und einen Widerstand 136 zum Ziehen der Basisladung des NPN-Transistors 135, die in der gezeigten Weise geschaltet sind. Die Transistoren 127 bis 130, der Inverter 131, der NPN-Transistor 132 und der Widerstand 133 bilden eine Hochziehschaltung. Die Transistoren 134 und 135 und der Widerstand 136 bilden eine Nachuntenziehschaltung
In einer Reihenschaltung, die gebildet ist aus den Transistoren 127 und 128, ist ein Gateanschluß des Transistors 128, der mit der zweiten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 125 aus, mit dem Eingangsanschluß 122 verbunden. Andererseits ist in einer Reihenschaltung, die gebildet ist aus den Transistoren 129 und 130, ein Gateanschluß des Transistors 129, der mit der ersten Stufe verbunden ist, gezählt von der Stromversorgungsleitung 125 aus, mit dem Eingangsanschluß 122 verbunden. Mit anderen Worten wird unter den Reihenschaltungen, bestehend aus den Transistoren 127 und 128 bzw. aus den Transistoren 129 und 130, der Gateanschluß von lediglich einem der Transistoren mit der gleichen Stufe verbunden, gezählt von der Stromversorgungsleitung 125 aus, oder es wird die Basis des NPN-Transistors 132 mit dem Eingangsanschluß 122 verbunden.
Andererseits wird in der Reihenschaltung, beste hend aus den Transistoren 127 und 128 ein Gateanschluß des Transistors 127 mit einem Ausgangsanschluß des Inverters 131 verbunden. Zusätzlich ist in der Reihenschaltung, bestehend aus den Transistoren 129 und 130, ein Gateanschluß des Transistors 130 mit dem Eingangsanschluß 123 verbunden, um das Wählsignal S zu empfangen. Mit anderen Worten wird eine der Reihenschaltungen, bestehend aus den Transistoren 127 und 128 bzw. aus den Transistoren 129 und 130, ausgewählt und wird in Abhängigkeit von dem Wählsignal S aktiv gemacht, um die Hochziehschaltung auszuwählen, die gebildet ist durch die Transistoren 127, 128 und 132 und den Widerstand 133 oder um die Hochziehschaltung auszuwählen, die gebildet ist aus den Transistoren 129, 130 und 132 und dem Widerstand 133. Diese Auswahl der Reihenschaltungen oder der Hochziehschaltungen bildet ein charakteristisches Merkmal dieser Ausführungsform und wird als eine Einrichtung zum Erhalten von zwei Arten von Verzögerungszeiten verwendet, wie später noch beschrieben wird.
Die Fig. 36 und 37 sind Schaltungsdiagramme zur Erläuterung der Betriebsweise dieser Ausführungsform und Fig. 38 ist ein Zeitplan zur Erläuterung des Betriebs dieser Ausführungsform. Bei dieser Ausführungsform ist der Transistor 127 AUS-geschaltet und der Transistor 130 ist EIN-geschaltet, und zwar während einer Niedrigpegelperiode des Wählsignals S.
Fig. 36 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Niedrigpegelperiode des Wählsignals S und in Fig. 36 ist der Transistor 130 als EIN-Widerstand gezeigt.
Wenn in diesem Fall das Eingangssignal IN einen hohen Pegel hat, ist der Transistor 129 AUS-geschaltet, der NPN-Transistor 132 ist AUS-geschaltet, der Transistor 130 ist EIN-geschaltet, der NPN-Transistor 135 ist EIN-geschaltet und das Ausgangssignal OUT besitzt einen niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf einen niedrigen Pegel erfährt, wird der Transistor 129 EIN-geschaltet, der NPN-Transistor 132 wird EIN-geschaltet, der Transistor 134 wird AUS-geschaltet, der NPN-Transistor 135 wird AUS-geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf einen hohen Pegel invertiert.
Der Transistor 129 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-Vth129 abfällt, wobei Vth129 eine Schwellenwertspannung des Transistors 129 bezeichnet. In Fig. 38 zeigt eine strichlierte Linie 137 den Übergang des Ausgangssignals OUT für diesen Fall an.
Andererseits wird während einer Hochpegelperiode des Wählsignals S der Transistor 127 EIN-geschaltet und der Transistor 130 wird AUS-geschaltet.
Fig. 37 zeigt eine äquivalente Schaltung dieser Ausführungsform während der Hochpegelperiode des Wählsignals S und in Fig. 37 ist der Transistor 127 als EIN-Widerstand dargestellt.
Wenn in diesem Fall das Eingangssignal IN den hohen Pegel hat, ist der Transistor 128 AUS-geschaltet, der NPN-Transistor 132 ist AUS-geschaltet, der Transistor 134 ist EIN-geschaltet, der NPN-Transistor 135 ist EIN-geschaltet und das Ausgangssignal OUT besitzt den niedrigen Pegel. Wenn das Eingangssignal IN einen Übergang auf den niedrigen Pegel erfährt, wird der Transistor 128 EIN-geschaltet, der NPN-Transistor 132 wird EIN-geschaltet, der Transistor 134 wird AUS-geschaltet, der NPN-Transistor 135 wird AUS-geschaltet und das Ausgangssignal OUT wird von dem niedrigen Pegel auf den hohen Pegel invertiert.
Der Transistor 128 wird zu dem Zeitpunkt EIN-geschaltet, wenn das Eingangssignal IN auf eine Spannung VDD-V&sub1;&sub2;&sub7;-Vth12b fällt, wobei V&sub1;&sub2;&sub7; einen Spannungsabfall bezeichnet, der durch den EIN-Widerstand des Transistors 127 eingeführt wird und wobei Vth128 eine Schwellenwertspannung des Transistors 128 bezeichnet. In Fig. 38 zeigt eine durchgehende Linie 138 den Übergang des Ausgangssignals OUT für diesen Fall an.
Gemäß dieser achten Ausführungsform ist es möglich, in einfacher Weise zwei Arten von Verzögerungszeiten zu erhalten, die eine feine Zeitdifferenz hinsichtlich dem Niedrigpegel-Ausgangssignal OUT besitzen, und zwar aufgrund der Auswahl, die in Abhängigkeit von dem Wählsignal S unter Verwendung einer BICMOS-Struktur durchgeführt wird. Damit ist diese Ausführungsform in einfacher Weise bei einer Schaltung anwendbar, um die Verzögerungszeit und ähnliches fein einzustellen.
Natürlich können eine Vielzahl von variablen Verzögerungsschaltungen, welche die beschrieben Konstruktion gemäß irgendeinem der Ausführungsformen haben, so wie in Fig. 2 gezeigt ist, geschaltet werden, um beispielsweise eine beliebige Anzahl von Verzögerungszeiten mit feinen Zeitunterschieden zu erhalten. Zusätzlich ist die vorliegende Erfindung auch dafür geeignet, um Verzögerungszeiten mit feinen Zeitunterschieden in einer Torsteuer-Array-Schaltung zu erhalten.
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt, sondern es sind verschiedene Abwandlungen und Modifikationen möglich, die im Rahmen der angefügten Ansprüche liegen.

Claims

1. Variable Verzögerungsschaltung, mit: einer ersten Stromversorgungsleitung (140, 12, 25, 42, 60, 77, 90, 107, 125) zum Zuführen einer ersten Stromversorgungsspannung (VDD); einer zweiten Stromversorgungsleitung (143, 13, 26, 43, 61, 78, 91, 108, 126) zum Zuführen einer zweiten Stromversorgungsspannung (VSS), die kleiner ist als die erste Stromversorgungsspannung; einem Eingangsanschluß (145, 9, 22, 37, 57, 74, 87, 102, 122) zum Empfangen eines Eingangssignals (IN); einer Wählanschlußeinrichtung (148, 10, 23, 38-40, 58, 75, 88, 103-105, 123) zum Empfangen eines Wählsignals (S, S1-S3); einem Ausgangsanschluß (141, 11, 24, 41, 59, 76, 89, 106, 124) zum Ausgeben eines Ausgangssignals (OUT), welches relativ zu dem Eingangssignal verzögert ist; einer Hochziehschaltung (142, 146), die zwischen die erste Stromversorgungsleitung und den Ausgangsanschluß gekoppelt ist, um eine Hochziehoperation auf der Grundlage des Eingangssignals durchzuführen, welches über den Eingangsanschluß empfangen wird; und eine Nachuntenziehschaltung (144, 147), die zwischen den Ausgangsanschluß und die zweite Stromversorgungsleitung gekoppelt ist, um eine Nachuntenziehoperation auf der Grundlage des Eingangssignals durchzuführen, welches über den Eingangsanschluß empfangen wird, dadurch gekennzeichnet, daß die Hochziehschaltung (142) folgendes enthält: einen p-Kanal-Transistor (14, 27, 62), der in Reihe zwischen die erste Stromversorgungsleitung (12, 25, 60) und den Ausgangsanschluß (11, 24, 59) gekoppelt ist und einen Gateanschluß besitzt, der an den Ein gangsanschluß (9, 22, 57) gekoppelt ist, und daß die Nachuntenziehschaltung (144) folgendes enthält: N Reihenschaltungen (15-18, 28-33, 65-68), die parallel zwischen den Ausgangsanschluß und die zweite Stromversorgungsleitung gekoppelt sind, wobei N eine ganze Zahl ist größer als oder gleich zwei, wobei jede der N Reihenschaltungen n-Kanal- Transistoren (15-18, 28-33, 65-68) enthält, die in M Stufen zwischen dem Ausgangsanschluß und der zweiten Stromversorgungsleitung in Reihe geschaltet sind, wobei M eine ganze Zahl ist, die größer ist als oder gleich ist zwei, ferner in jeder der N Reihenschaltungen lediglich einer der n-Kanal-Transistoren einen Gateanschluß besitzt, der an den Eingangsanschluß gekoppelt ist und jeder der verbleibenden n-Kanal-Transistoren innerhalb der Reihen schaltung einen Gateanschluß besitzt, der mit einer Wählanschlußeinrichtung gekoppelt ist, wobei lediglich einer der n-Kanal-Transistoren in der gleichen Stufe der N Reihenschaltungen einen Gateanschluß hat, der mit dem Eingangsanschluß gekoppelt ist und wobei eine der N Reihenschaltungen in Abhängigkeit von dem Wählsignal ausgewählt wird und die Verzögerungszeit bestimmt.

2. Variable Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal (OUT) eine Abfaliflanke besitzt, die relativ zu einer entsprechenden Anstiegsflanke des Eingangssignals (IN) um die Verzögerungszeit der Nachuntenziehschaltung (144) verzögert ist.

3. Variable Verzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine erste der N Reihenschaltungen (15-18, 28-33, 65-68) eine Verzögerungszeit besitzt, die wenigstens durch eine Schwellenwertspannung von einem der n-Kanal-Transistoren bestimmt ist, welche die erste Reihenschaltung bilden, und daß eine zweite der N Reihenschaltungen eine Verzögerungszeit aufweist, die durch eine Schwellenwertspannung von einem der n-Kanal-Transistoren bestimmt ist, welche die zweite Verzögerungsschaltung bilden und durch wenigstens einen Spannungsabfall bestimmt ist, der durch einen EIN-Widerstand der verbleibenden M-1 n-Kanal-Transistoren eingeführt wird, welche die zweite Reihenschaltung bilden.

4. Variable Verzögerungsschaltung nach dem Oberbegirff des Anspruches 1, dadurch gekennzeichnet, daß die Hochziehschaltung (146) folgendes enthält: N Reihenschaltungen (79-82, 92-97, 127-130), die parallel zwischen die erste Stromversorgungsleitung (77, 90, 125) und den Ausgangsanschluß (76, 89, 124) gekoppelt sind, wobei N eine ganze Zahl ist größer als oder gleich zwei, jede der N Reihenschaltungen, die p-Kanal-Transistoren enthält, in Reihe in M Stufen zwischen der ersten Stromversorgungsleitung und dem Ausgangsanschluß geschaltet ist, wobei M eine ganze Zahl ist größer als oder gleich zwei, in jeder der N Reihenschaltungen lediglich einer der n-Kanal-Transistoren einen Gateanschluß besitzt, der mit dem Eingangsanschluß gekoppelt ist und jeder der verbleibenden P-Kanal-Transistoren innerhalb der Reihenschaltung einen Gateanschluß besitzt, der an die Wählanschlußeinrichtung gekoppelt ist, lediglich einer der p-Kanal-Transistoren in der gleichen Stufe der N Reihenschaltungen einen Gateanschluß besitzt, der mit dem Eingangsanschluß gekoppelt ist, eine der N Reihenschaltungen in Abhängigkeit von dem Wählsignal ausgewählt wird und die Verzögerungszeit bestimmt, und daß die Nachuntenziehschaltung (147) folgendes enthält: einen n-Kanal-Transistor (84, 99, 134), der in Reihe zwischen den Ausgangsanschluß und die zweite Stromversorgungsleitung (78, 91, 126) gekoppelt ist und einen Gateanschluß besitzt, der an den Eingangsanschluß gekoppelt ist.

5. Variable Verzögerungsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß eine erste der N Reihenschaltungen (79-82, 92-97, 127-130) eine Verzögerungszeit aufweist, die durch die erste Stromversorgungsspannung und wenigstens eine Schwellenwertspannung von einem der p-Kanal-Transistoren bestimmt ist, die die erste Reihenschaltung bilden, und daß eine zweite der N Reihenschaltungen eine Verzögerungszeit aufweist, die durch die erste Stromversorgungsspannung, eine Schwellenwertspannung von einem der p-Kanal- Transistoren bestimmt ist, die die zweite Reihenschaltung bilden, und durch wenigstens einen Spannungsabfall bestimmt ist, der durch einen EIN-Widerstand der verbleibenden M-1 p-Kanal-Transistoren eingeführt wird, welche die zweite Reihenschaltung bilden.

6. Variable Verzögerungsschaltung nach irgendeinem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wählanschlußeinrichtung (103-105) folgendes enthält: N Wählanschlüsse (103-105) zum Empfangen von N Wählsignalen (S&sub1;-S&sub3;)