-
Die Erfindung betrifft generell elektrische
Zeitverzögerungsschaltungen und insbesondere ein digital gesteuertes CMOS-
Verzögerungsgatter, dessen Ausbreitungsverzögerungszeit durch
Steuersignale präzise gesteuert werden kann.
-
Bislang sind im Stand der Technik herkömmliche Schaltungen
bekannt, die aus Induktivitäten, Kapazitäten und Widerständen
gebildet sind und manchmal als "Analogschaltungen" bezeichnet
werden, wobei diese Schaltungen zum Erzielen von Genauigkeit
bei der Zeitsteuerung verwendet werden, jedoch sehr anfällig
gegenüber Rauschen sind. Ferner existieren herkömmliche
Verzögerungsleitungsschaltungen des Typs, bei dem digitale
elektronische Schaltungen wie z.B. Inverter und Logikschaltungen
verwendet werden, um die Zeitverzögerung zu steuern. Diese
herkömmlichen digitalen Verzögerungsleitungsschaltungen leiden
jedoch unter dem Nachteil, daß man mit ihnen keine hohe
Präzision erzielen kann. Zudem bieten derartige herkömmliche
digitalen Verzögerungsleitungen nicht die Funktion, dem Benutzer
eine präzise Wahl des gewünschten Betrages der Zeitverzögerung
zu ermöglichen.
-
Wie generell bekannt ist, kann ein herkömmlicher CMOS-Inverter
zur Bildung eines Verzögerungselementes verwendet werden und
besteht aus einem P-Kanal-MOS-Transistor und einem N-Kanal-
MOS-Transistor. Die Gates der P-Kanal- und
N-Kanal-Transistoren sind miteinander verbunden, um den Eingang des Inverters
zu bilden, und ihre Drains sind miteinander verbunden, um den
Ausgang des Inverters zu bilden. Die Source des
P-Kanal-Transistors ist mit einer positiven Versorgungsspannung oder einem
Potential VDD verbunden, und die Source des
N-Kanal-Transistors ist mit einem Massepotential VSS verbunden. Wenn ein
Eingangssignal, das eine vorbestimmte Wellenform aufweist, an
den Eingang des Inverters angelegt wird, wird ein am Ausgang
des Inverters anliegendes Ausgangssignal verzögert. Diese
Ausbreitungsverzögerung hängt normalerweise von der Last ab,
die mit dem Inverter-Ausgang verbunden ist. Beispielsweise
wird, wenn die Last kapazitiv ist, die Verzögerung durch das
Laden und Entladen des Kondensators verursacht. Somit ergibt
sich bei einer größeren Last eine längere
Ausbreitungsverzögerung.
-
Ferner ist bekannt, daß die Eingangsschwellenspannung des
CMOS-Inverters eine Funktion des Verhältnisses der Größe des
P-Kanal-Transistors zu der Größe des N-Kanal-Transistors ist.
Mit anderen Worten bedeutet dies, daß ein höheres Verhältnis
eine höhere Eingangsschwellenspannung bewirkt und ein
niedrigeres Verhältnis eine niedrigere Eingangsschwellenspannung
bewirkt. Deshalb kann durch Verändern dieses Verhältnisses der
Eingangsschwellenspannung des Inverters der Betrag der
Ausbreitungsverzögerung verändert werden. Der Erfinder hat eine
Möglichkeit entdeckt, dieses Prinzip dazu auszunutzen, die
erfindungsgemäße Gatter-Verzögerung zu erzeugen.
-
Es ist somit wünschenswert, ein digital gesteuertes
CMOS-Verzögerungsgatter zu schaffen, das unempfindlich gegenüber
Rauschen ist und bei dem die Verzögerungszeit mit hoher Präzision
und hoher Stabilität erfolgt. Ferner wäre es praktisch, wenn
die Benutzer den präzisen Betrag der Verzögerungszeit digital
wählen könnten. Die vorliegende Erfindung kann in einer
Vielzahl verschiedener Schaltungsanwendungen implementiert werden.
Zu diesen Anwendungsfällen zählen, ohne darauf beschränkt zu
sein, Inverter, Verzögerungsleitungen und Ausgangspuffer, bei
denen ein Zeitsignal, das eine bestimmte Wellenform aufweist,
präzise gesteuert werden muß. Die Erfindung ist insbesondere
zweckmäßig für das digitale gesteuerte Fein-Tuning einer
Zeitsteuerungsschaltung.
-
Im folgenden wird ein digital gesteuertes
CMOS-Verzögerungsgatter beschrieben, das relativ einfach und kostengünstig in
Herstellung und Zusammenbau ist, bei dem jedoch die Nachteile
herkömmlicher Verzögerungsleitungsschaltungen beseitigt sind.
-
Es wird ein digital gesteuertes CMOS-Verzögerungsgatter
beschrieben, dessen Ausbreitungsverzögerungszeit durch digital
gewählte Steuersignale präzise gesteuert werden kann.
-
Es wird ein digital gesteuertes CMOS-Verzögerungsgatter
beschrieben, das unempfindlich gegenüber Rauschen ist und eine
hochpräzise und hochstabile Verzögerungszeit hat.
-
Es wird ein digital gesteuertes CMOS-Verzögerungsgatter
beschrieben, das einen Inverterschaltungsabschnitt aufweist, der
mehrere P-Kanal- und N-Kanal-Transistoren enthält und eine
variable Eingangsschwellenspannung hat, die im wesentlichen
durch das Verhältnis der P-Kanal-Transistor-Gesamtgröße zu der
N-Kanal-Transistor-Gesamtgröße der aktivierten Transistoren
bestimmt ist.
-
Es wird ein digital gesteuertes CMOS-Verzögerungsgatter
beschrieben, das einen Inverterschaltungsabschnitt enthält, der
mehrere P-Kanal- und N-Kanal-Transistoren und eine
Steuerlogikschaltung aufweist, die als Reaktion auf digitale Selekt-
Signale, die eine Anzahl von Differenz-Codes aufweisen,
selektiv bestimmte der P-Kanal- und N-Kanal-Transistoren aktiviert,
um die Eingangsschwellenspannung des
Inverterschaltungsabschnitts zu variieren.
-
EP-A-0 253 914 schafft eine digital gesteuerte
Gatter-Anordnung, die eine Inverterschaltung aufweist, welche aus mehreren
parallelen Invertern besteht, die jeweils durch einen P-Kanal-
Transistor und einen N-Kanal-Transistor gebildet sind. Welcher
der mehreren parallel geschalteten Inverter gewählt wird, wird
durch digitale Selekt-Signale gesteuert, die den mit den
Invertern verbundenen Durchlaß-Transistoren zugeführt werden.
Jede Kombination sämtlicher Inverter kann gewählt werden.
-
WO 88/10031 zeigt (vgl. Fig. 5) drei Inverter, die in
Kombination einen Transistor 52 mit einem Transistor 60, und jede
Kombination mit Transistoren 64 und 68 aufweist, welche durch
Steuersignale gewählt werden, die aus einem Schieberegister 72
an Gatter-Transistoren 66 und 70 angelegt werden. Es befindet
sich jedoch zu jeder Zeit ein Inverter, der die Transistoren
52 und 60 aufweist, in der Schaltung.
-
Der Erfinder der vorliegenden Erfindung hat als erster
herausgefunden, daß die maximale Anzahl von Werten der variablen
Schwellenspannung erzeugt werden kann, indem mehrere Inverter
aus einem Transistor mit einem Kanal eines ersten Typs und aus
einem Transistor mit einem Kanal eines zweiten Typs gebildet
werden, wobei die verschiedenen Transistoren unterschiedliche
Größen aufweisen und eine Wahl jeder beliebigen Kombination
aus Transistoren mit dem ersten und dem zweiten Kanal möglich
ist.
-
Die Erfindung schafft ein digital gesteuertes CMOS-Gatter mit:
-
einer Inverterschaltung, die aus mehreren parallel
geschalteten Invertern gebildet ist, welche über ihre Eingänge mit
einem Eingangsschaltungspunkt verbunden sind, um ein Eingangs-
Logiksignal zu empfangen, und welche über ihre Ausgänge mit
einem Ausgangsschaltungspunkt verbunden sind, um ein Ausgangs-
Logiksignal zu erzeugen, wobei jeder der mehreren Inverter aus
einem P-Kanal-Transistor und einem N-Kanal-Transistor gebildet
ist, wobei die P-Kanal-Transistoren und die
N-Kanal-Transistoren unterschiedliche Größen haben;
-
mehreren ersten Durchlaß-P-Kanal-MOS-Transistoren, deren
leitenden Pfade zwischen einem Stromversorgungspotential und
einer Source-Elektrode der P-Kanal-Transistoren der mehreren
Inverter geschaltet ist, wobei jeder der mehreren ersten
Durchlaß-Transistoren über sein Gate derart geschaltet ist,
daß er ein entsprechendes Signal von ersten digitalen Selekt-
Signalen empfängt; und
-
mehreren zweiten Durchlaß-N-Kanal-MOS-Transistoren (ns1-nsm),
deren leitenden Pfade zwischen einem Massepotential und einer
Source-Elektrode der N-Kanal-Transistoren der mehreren
Inverter geschaltet ist, wobei jeder der mehreren zweiten Durchlaß-
Transistoren über sein Gate derart geschaltet ist, daß er ein
entsprechendes Signal von zweiten digitalen Selekt-Signalen
empfängt;
-
dadurch gekennzeichnet, daß die ersten digitalen
Selekt-Signale eine erste Anzahl unterschiedlicher Codes aufweisen, um
selektiv und unabhängig bestimmte der ersten Durchlaß-P-Kanal-
MOS-Transistoren zu aktivieren;
-
die zweiten digitalen Selekt-Signale eine zweite Anzahl
unterschiedlicher Codes aufweisen, um selektiv und unabhängig
bestimmte der zweiten Durchlaß-N-Kanal-MOS-Transistoren zu
aktivieren;
-
wobei die zweite Anzahl unterschiedlicher Codes für die
zweiten digitalen Selekt-Signale vollständig unabhängig von der
ersten Anzahl unterschiedlicher Codes für die ersten digitalen
Selekt-Signale wählbar ist; und
-
die Inverterschaltung eine variable Schwellenspannung hat, die
im wesentlichen durch das Verhältnis zwischen der P-Kanal-
Transistor-Gesamtgröße der aktivierten P-Kanal-Transistoren
unterschiedlicher Größe und der N-Kanal-Transistor-Gesamtgröße
der aktivierten P-Kanal-Transistoren unterschiedlicher Größe
bestimmt ist, so daß das Ausgangs-Logiksignal eine steuerbare
Ausbreitungsverzögerungszeit relativ zu dem
Eingangs-Logiksignal hat.
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
Diese und weitere Aufgaben und Vorteile der Erfindung werden
aus der folgenden detaillierten Beschreibung in Verbindung mit
den zugehörigen Zeichnungen, in denen gleiche Teile
durchgehend mit gleichen Bezugszeichen gekennzeichnet sind,
deutlicher ersichtlich.
-
Fig. 1 zeigt ein schematisches Schaltbild eines digital
gesteuerten CMOS-Verzögerungsgatters, das gemäß den
Prinzipien der Erfindung ausgebildet ist;
-
Fign. 2(a) und 2(b)
-
zeigen Wellenformen zum besseren Verständnis der
Arbeitsweise der Anordnung gemäß Fig. 1; und
-
Fig. 3 zeigt ein schematisches Schaltbild eines
Verzögerungsgatters und einer zugehörigen Wahrheitstabelle zur
Veranschaulichung der Arbeitsweise des
Verzögerungsgatters.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
-
Zu Beginn der detaillierten Figurenbeschreibung wird auf Fig.
1 verwiesen, die ein schematisches Schaltbild eines digital
gesteuerten CMOS-Verzögerungsgatters 10 zeigt, das gemäß den
Prinzipien der Erfindung ausgebildet ist. Das
Verzögerungsgatter 10 weist einen Inverterschaltungsabschnitt 12, einen
oberen Steuerlogikabschnitt 14 und einen unteren
Steuerlogikabschnitt 16 auf. Der Inverterschaltungsabschnitt 12 weist
einen Eingangsschaltungspunkt 18 und einen
Ausgangsschaltungspunkt 20 auf. Der Eingangsschaltungspunkt 18 ist derart
geschaltet, daß er von dem Ausgang einer Signalquelle, z.B.
eines Puffers 22, ein Eingangs-Logiksignal Vin empfängt, das
eine bestimmte Wellenform aufweist. Der
Ausgangsschaltungspunkt 20 ist mit einer Last 24 verbunden, die durch einen
Kondensator CL repräsentiert ist. Ein Ende des Kondensators ist
mit dem Ausgangsschaltungspunkt 20 verbunden, und das andere
Ende des Kondensators ist mit einem Massepotential verbunden.
Ein Ausgangs-Logiksignal Vout, das an den
Ausgangsschaltungspunkt 20 angelegt ist, ist in bezug auf das
Eingangs-Logiksignal Vin invertiert und verzögert. Der Betrag der
Ausbreitungsverzögerung von dem Eingangsschaltungspunkt 18 zu dem
Ausgangsschaltungspunkt 20 wird digital mit hoher Prazision
gesteuert, wie im folgenden noch detailliert beschrieben wird.
-
Der Inverterschaltungsabschnitt 12 enthält mehrere
parallelgeschaltete CMOS-Inverter 12a, 12b, ... 12n, die jeweils einen
P-Kanal-MOS-Transistor und einem N-Kanal-MOS-Transistor
aufweisen. Beispielsweise enthält der Inverter 12a einen P-Kanal-
MOS-Transistor p1 und einen N-Kanal-MOS-Transistor n1, deren
Gates miteinander verbunden sind, um einen Eingang zu bilden,
und deren Drains miteinander verbunden sind, um einen Ausgang
zu bilden. Der Inverter 12b enthält einen
P-Kanal-MOS-Transistor p2 und einen N-Kanal-MOS-Transistor n2, deren Gates
miteinander verbunden sind, um seinen Eingang zu bilden, und
deren Drains miteinander verbunden sind, um seinen Ausgang zu
bilden. Schließlich enthält der Inverter 12n einen P-Kanal-
MOS-Transistor pl und einen N-Kanal-MOS-Transistor nm, deren
Gates miteinander verbunden sind, um seinen Eingang zu bilden,
und deren Drains miteinander verbunden sind, um seinen Ausgang
zu bilden.
-
Es ist ersichtlich, daß die Eingänge sämtlicher Inverter 12a,
12b, ... 12n miteinander und mit dem Eingangsschaltungspunkt
18 verbunden sind, um das Eingangs-Logiksignal Vin zu
empfangen. Die Ausgänge sämtlicher Inverter 12a-12n sind miteinander
verbunden Ausgangsschaltungspunkt 20 verbunden, um das
Ausgangs-Logiksignal Vout zu erzeugen. Der
Inverterschaltungsabschnitt 12 hat eine Ausbreitungsverzögerung, die von seiner
Eingangsschwellenspannung abhängt. Die
Eingangsschwellenspannung des Inverterabschnitts 12 ist jedoch eine Funktion des
Verhältnisses der Gesamtgröße des P-Kanal-Transistors zu der
Gesamtgröße des N-Kanal-Transistors. Anders ausgedrückt
bedeutet dies, daß ein höheres Verhältnis eine höhere
Eingangsschwellenspannung bewirkt und ein niedrigeres Verhältnis eine
niedrigere Eingangsschwellenspannung bewirkt. Somit kann
dieses Verhältnis für den Inverterschaltungsabschnitt 12 geändert
werden, indem unterschiedliche Größen für die
P-Kanal-Transistoren (p1-pl) und die N-Kanal-Transistoren (n1-nm) gewählt
werden, um die gewünschte Ausbreitungsverzögerung zu erhalten.
-
Der obere Steuerlogikabschnitt 14 weist mehrere obere
Durchlaß- oder Schalttransistoren ps1, ps2, ... psl auf. Der
leitende Pfad eines jeden der oberen Durchlaßtransistoren ist
zwischen ein Stromversorgungspotential oder eine Spannung VCC
an einem Schaltungspunkt 25 und einen jeweiligen der P-Kanal-
Transistoren des Inverterschaltungsabschnitts 12 geschaltet.
Insbesondere ist der Durchlaßtransistor ps1 durch seine
Source-Elektrode mit dem Stromversorgungspotential VCC und durch
seine Drain-Elektrode mit der Source-Elektrode des P-Kanal-
Transistors p1 verbunden. Der Durchlaßtransistor ps2 ist durch
seine Source-Elektrode ebenfalls mit dem
Stromversorgungspotential und durch seine Drain-Elektrode mit der
Source-Elektrode des P-Kanal-Transistors p2 verbunden. In ähnlicher Weise
ist der Durchlaßtransistor psl durch seine Source-Elektrode
wiederum mit dem Stromversorgungspotential und durch seine
Drain-Elektrode mit der Source-Elektrode des
P-Kanal-Transistors pl verbunden.
-
Die Gates sämtlicher Durchlaßtransistoren ps1-ps sind derart
geschaltet, daß sie eines von jeweiligen ersten digitalen
Selekt-Steuersignalen Sp1, Sp2, ... Spl empfangen. Jedes der
digitalen Selekt-Steuersignale Sp1-Spl kann entweder auf einem
High- oder auf einem Low-Logikpegel liegen, um eine erste
Anzahl unterschiedlicher Codes zu schaffen. Ferner sind die
Größen der Durchlaßtransistoren ps1-psl hoch angesetzt, so
daß, wenn die Durchlaßtransistoren eingeschaltet sind, ihre
Reihenwiderstände weitgehend vernachlässigbar sind.
-
Der untere Steuerlogikabschnitt 16 weist mehrere untere
Durchlaß- oder Schalttransistoren ns1, ns2, ... nsm auf. Der
leitende Pfad eines jeden der unteren Durchlaßtransistoren ist
zwischen einen jeweiligen der N-Kanal-Transistoren des
Inverterschaltungsabschnitts 12 und das Massepotential an dem
Schaltungspunkt 26 geschaltet. Insbesondere ist der
Durchlaßtransistor ns1 durch seine Drain-Elektrode mit der Source-
Elektrode des N-Kanal-Transistors n1 und durch seine Source-
Elektrode mit dem Massepotential verbunden. Der
Durchlaßtransistor ns2 ist durch seine Drain-Elektrode mit der Source-
Elektrode des N-Kanal-Transistors n2 und durch seine Source-
Elektrode ebenfalls mit dem Massepotential verbunden. In
ähnlicher Weise ist der Durchlaßtransistor nsm durch seine Drain-
Elektrode mit der Source-Elektrode des N-Kanal-Transistors und
durch seine Source-Elektrode ebenfalls mit dem Massepotential
verbunden.
-
Die Gates sämtlicher Durchlaßtransistoren ns1-nsm sind derart
geschaltet, daß sie eines von jeweiligen zweiten digitalen
Selekt-Steuersignalen Sn1, Sn2, ... Snm empfangen. Jedes der
zweiten digitalen Selekt-Steuersignale Sn1-Snm kann entweder
auf einem High- oder auf einem Low-Logikpegel liegen, um eine
zweite Anzahl unterschiedlicher Codes zu schaffen, und diese
Signale sind vollkommen unabhängig von den jeweiligen ersten
Selekt-Steuersignalen Sp1-Spl. Wiederum sind die Größen der
Durchlaßtransistoren ns1-nsm hoch angesetzt, so daß, wenn die
Durchlaßtransistoren eingeschaltet sind, ihre
Reihenwiderstände weitgehend vernachlässigbar sind.
-
Es sei z.B. angenommen, daß das digitale Selekt-Signal Sp1
sich auf einem Low-Logikpegel befindet und das digitale
Selekt-Signal Sn1 sich auf einen High-Logikpegel befindet.
Folglich werden der obere Durchlaßtransistor ps1 und der untere
Durchlaßtransistor ns1 beide eingeschaltet, um den
Transistoren p1 und n1 zu ermöglichen, auf das Eingangs-Logiksignal Vin
zu reagieren. Es sei angenommen, daß das digitale
Selekt-Signal Sp2 sich auf dem Low-Logikpegel befindet und das digitale
Signal Sn2 sich auf dem High-Logikpegel befindet. Folglich
werden der obere Durchlaßtransistor ps2 und der untere
Durchlaßtransistor ns2 leitend gemacht, um den Transistoren p2 und
n2 zu ermöglichen, auf das Eingangs-Logiksignal Vin zu
reagieren. In ähnlicher Weise werden, wenn das digitale
Selekt-Signal Spl sich auf einem Low-Logikpegel befindet und das
digitale Selekt-Signal Snm sich auf einen High-Logikpegel
befindet, die oberen und unteren Durchlaßtransistoren psl und nsm
beide eingeschaltet, um den Transistoren pl und nm zu
ermöglichen, auf das Eingangs-Logiksignal Vin zu reagieren.
-
Fachleuten auf dem Gebiet sollte jedoch ersichtlich sein, daß
in Abhängigkeit von der unabhängigen Wahl der ersten und
zweiten Zahlen der unterschiedlichen Codes für die jeweiligen
ersten und zweiten digitalen Selekt-Signale bestimmte der
oberen und unteren Durchlaßtransistoren eingeschaltet werden,
so daß mindestens einer der mehreren Transistoren p1-pl und
mindestens einer der mehreren Transistoren n1-nm aktiviert
werden. Auf diese Weise kann die Eingangsschwellenspannung
geändert werden, da sie durch das Verhältnis der
P-Kanal-Transistor-Gesamtgröße zu der N-Kanal-Transistor-Gesamtgröße der
aktivierten Transistoren bestimmt ist, so daß eine steuerbare
Ausbreitungsverzögerung erzeugt werden kann. Anders
ausgedrückt, wird die variable Eingangsschwellenspannung VTH des
Inverterschaltungsabschnitts 12 im wesentlichen bestimmt
durch:
-
wobei Px = P-Kanal-Transistor-Gesamtgröße
der aktivierten P-Kanal-Transistoren
-
nx = N-Kanal-Transistor-Gesamtgröße
der aktivierten N-Kanal-Transistoren.
-
Zum Verständnis der Arbeitsweise des Verzögerungsgatters gemäß
Fig. 1 werden Fign. 2(a) und 2(b) erläutert. Fig. 2(a) zeigt
eine Wellenform des Eingangs-Logiksignals Vin, das einen
Übergang von low zu high erfährt. Der Punkt VTH1 repräsentiert die
Eingangsschwellenspannung des Inverterschaltungsabschnitts 12
für einen ersten Satz von Codes für die ersten und zweiten
digitalen Selekt-Signale. Der Punkt VTH2 repräsentiert die
Eingangsschwellenspannung des Inverterschaltungsabschnitts 12
für einen zweiten Satz von Codes für die ersten und zweiten
digitalen Selekt-Signale. Es ist anzumerken, daß die erste
Eingangsschwellenspannung VTH1 größer gezeigt ist als die zweite
Eingangsschwellenspannung VTH2. Somit wird sich, wenn das
Eingangs-Logiksignal den von low nach high verlaufenden Übergang
erfährt und der Inverterabschnitt 12 den zweiten Satz von
Codes für die digitalen Signale empfängt, welche dem kleineren
Verhältnis entsprechen, das Ausgangssignal Vout eher ändern, als
wenn der Inverterschaltungsabschnitt 12 den ersten Satz von
Codes für die digitalen Selekt-Signale empfängt, welche dem
größeren Verhältnis entsprechen.
-
Dies ist deshalb der Fall, weil die aktivierten
N-Kanal-Transistoren in dem Inverterschaltungsabschnitt eher eingeschaltet
werden. Dieses Ausgangssignal Vout ist in Fig. 2(b) gezeigt.
Folglich hat die Eingangsschwellenspannung VTH2 entsprechend dem
niedrigeren Verhältnis eine kleinere Ausbreitungsverzögerung.
In der realen Praxis hat sich erwiesen, daß in der Schaltung
gemäß Fig. 1 mit einem Ein-Mikron-CMOS-Technologie-Vorgang ein
Inkrement oder Dekrement von ungefähr 10 ps in der
Ausbreitungsverzögerungszeit erzielt werden kann.
-
Fig. 3 zeigt ein schematisches Schaltbild eines
Verzögerungsgatters 10a und einer zugehörigen Wahrheitstabelle der
digitalen Selekt-Signale S1-S5. Es ist anzumerken, daß das
Verzögerungsgatter 10a gemäß Fig. 3 dem Verzögerungsgatter gemäß Fig.
1 weitgehend ähnlich ist, außer daß der obere
Steuerlogikabschnitt 14 weggelassen worden ist. Im einzelnen weist das
Verzögerungsgatter 10a einen Inverterschaltungsabschnitt 13 und
einen Steuerlogikabschnitt 16a auf. Der
Inverterschaltungsabschnitt 13 weist einen Eingangsschaltungspunkt 18a und einen
Ausgangsschaltungspunkt 20a auf. Der Eingangsschaltungspunkt
18a ist mit einem (nicht gezeigten) Puffer verbunden, um das
Eingangs-Logiksignal Vin zu empfangen, und der
Ausgangsschaltungspunkt 20a erzeugt das Ausgangslogiksignal Vout.
-
Der Inverterschaltungsabschnitt 13 enthält mehrere
parallelgeschaltete CMOS-Inverter I1-I5. Jeder der Inverter I1-I5 weist
einen P-Kanal-MOS-Transistor P1 und einen jeweiligen der
N-Kanal-MOS-Transistoren N1-N5 auf. Somit enthält der Inverter I1
den P-Kanal-Transistor P1 und den N-Kanal-MOS-Transistor N1,
deren Gates miteinander verbunden sind, um seinen Eingang zu
bilden, und deren Drains miteinander verbunden sind, um seinen
Ausgang zu bilden. In ähnlicher Weise enthält der Inverter 12
enthält den P-Kanal-Transistor P1 und den N-Kanal-Transistor
N2, deren Gates miteinander verbunden sind, um seinen Eingang
zu bilden, und deren Drains miteinander verbunden sind, um
seinen Ausgang zu bilden, usw. Die Source des
P-Kanal-Transistors P1 ist direkt mit dem Stromversorgungspotential VCC an
dem Schaltungspunkt 28 verbunden. Das Kanal-Breiten-zu-Länge-
Verhältnis des P-Kanal-Transistors P1 ist 24:1, wobei die
Länge 1 Mikron beträgt. Die
Kanal-Breiten-zu-Länge-Verhältnisse
der N-Kanal-Transistoren N1-N5 sind 3:1, 4:1, 5:1, 6:1
bzw. 7:1, wobei die Länge 1 Mikron beträgt.
-
Der Steuerlogikabschnitt 16a weist mehrere untere
Durchlaßtransistoren NS1-NS5 auf. Der leitende Pfad eines jeden der
Durchlaßtransistoren ist zwischen einen jeweiligen der
N-Kanal-Transistoren des Inverterschaltungsabschnitts 13 und das
Massepotential an dem Schaltungspunkt 30 geschaltet.
Insbesondere ist der Durchlaßtransistor NS1 durch sein Drain mit der
Source des N-Kanal-Transistors N1 und durch seine Source mit
dem Massepotential verbunden. In ähnlicher Weise ist der
Durchlaßtransistor NS2 durch sein Drain mit der Source des N-
Kanal-Transistors N2 und durch seine Source mit dem
Massepotential verbunden, usw. Die Gates sämtlicher
Durchlaßtransistoren NS1-NS5 sind derart geschaltet, daß sie eines von
jeweiligen digitalen Selekt-Steuersignalen S1-S5 empfangen. Die
Größen der Durchlaßtransistoren N1-N5 sind relativ zu
denjenigen der Invertertransistoren N1-N5 höher angesetzt, so daß,
wenn die Durchlaßtransistoren eingeschaltet sind, ihre
Reihenwiderstände weitgehend vernachlässigbar sind. Als Beispiel
sind die Kanal-Breiten-zu-Länge-Verhältnisse der
Durchlaßtransistoren NS1-NS5 als 20:1 gezeigt, wobei die Länge 1 Mikron
beträgt.
-
Wie aus der Zeile (1) der Wahrheitstabelle in Fig. 3
ersichtlich ist, beträgt, wenn die digitalen Selekt-Signale S1-S3
sich auf einem High-Logikpegel H befinden und die digitalen
Selekt-Signale S4 und S5 sich auf einem Low-Logikpegel L
befinden, das Verhältnis der Größe des P-Kanal-Transistors (P1)
zu der Gesamtgröße des N-Kanal-Transistors (N1+N2+N3) ungefähr
24:12. Für die anderen unterschiedlichen Codes der digitalen
Selekt-Signale, die in den jeweiligen Zeilen (2) - (9) der
Wahrheitstabelle aufgeführt sind, sind die entsprechenden
unterschiedlichen Verhältnisse der Größe des P-Kanal-Transistors zu
der Gesamtgröße des N-Kanal-Transistors angegeben. Generell
ergibt sich aus dem Verhältnis 24:12 in der Zeile (1), welches
ein Verhältnis von 2:1 darstellt, daß die Größe des P-Kanal-
Transistors das Zweifache der Gesamtgröße des
N-Kanal-Transistors beträgt. In einem mit einem normalen Design
durchgeführten Vorgang bedeutet dies, daß die Eingangsschwellenspannung
ungefähr die Hälfte des Stromversorgungspotential VCC beträgt,
um eine maximale Immunität gegen Rauschen zu gewährleisten.
Typischerweise beträgt in einer CMOS-Schaltung die
Stromversorgungsspannung ungefähr +0,5 Volt, und somit beträgt die
Eingangsschwellenspannung ungefähr +2,5 Volt. Wenn, wie in der
Wahrheitstabelle gemäß Fig. 3 gezeigt, das Verhältnis
allmählich verkleinert wird, wird die Eingangsschwellenspannung des
Verzögerungsgatters 10a schrittweise unter +2,5 Volt
abgesenkt, was eine Abnahme der Ausbreitungsverzögerung bewirkt.
-
Obwohl in Fig. 1 die oberen Durchlaßtransistoren ps1-ps als P-
Kanal-Transistoren gezeigt sind und die unteren
Durchlaßtransistoren ns1-nsm als N-Kanal-Transistoren gezeigt sind, sollte
klar erkennbar sein, daß diese Erfindung auch implementiert
werden kann, indem die P-Kanal-Transistoren durch N-Kanal-
Transistoren ersetzt werden, und umgekehrt, oder indem andere
Typen von Transistoren verwendet werden. Ferner können
sämtliche der oberen und unteren Durchlaßtransistoren alternativ
als N-Kanal-Transistoren öder P-Kanal-Transistoren ausgebildet
sein.
-
Aus der vorstehenden detaillierten Beschreibung ist
ersichtlich, daß die Erfindung ein CMOS-Verzögerungsgatter schafft,
bei dem die Ausbreitungsverzögerungszeit durch digitale
Selekt-Steuersignale präzise gesteuert werden kann. Das
Verzögerungsgatter weist einen Inverterschaltungsabschnitt, der
mehrere P-Kanal- und N-Kanal-Transistoren enthält, und einen
Steuerabschnitt auf, der auf digitale Selekt-Steuersignale
reagiert, um das Verhältnis der P-Kanal-Transistor-Gesamtgröße
zu der N-Kanal-Transistor-Gesamtgröße der Transistoren zu
verändern. Auf diese Weise wird die Eingangsschwellenspannung
des Inverterschaltungsabschnitts selektiv verändert, um eine
steuerbare Ausbreitungsverzögerung zu erzielen.
-
Es wurde die derzeit als bevorzugt angesehene Ausführungsform
der Erfindung gezeigt und beschrieben, jedoch wird Fachleuten
auf dem Gebiet ersichtlich sein, daß verschiedenartige
Änderungen und Modifikationen vorgenommen werden können, um die
Lehren der Erfindung an eine bestimmte Situation oder ein
bestimmtes Material anzupassen.