KR930017300A - 씨모스 디지탈제어 지연게이트 - Google Patents

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KR930017300A
KR930017300A KR1019920027618A KR920027618A KR930017300A KR 930017300 A KR930017300 A KR 930017300A KR 1019920027618 A KR1019920027618 A KR 1019920027618A KR 920027618 A KR920027618 A KR 920027618A KR 930017300 A KR930017300 A KR 930017300A
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Abstract

디지탈선택 제어신호에 의해 정확하게 제어가 가능한 전파지연이 제공되는 CMOS 디지탈 제어 지연게이트에 관한 것이다. 지연게이트는 인버터 각각 P-채널 트랜지스터와 N-채널 트랜지스터를 갖춘 다수의 CMOS 인버터(12a-12n)로 형성된 인버터회로부(12)와 구동원 트랜지수터내 총 N-채널 트랜지스터 용량에 대한 총 P-채널 트랜지스터의 비율을 변화시키는 디지탈 선택신호에 응하는 제어논리부(14,16)를 포함한다. 인버터회로부의 입력임계전압은 선택적으로 변화가능함으로 제어가 가능한 전파지연을 발생한다.

Description

씨모스 디지탈제어 지연게이트
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 주요점에 따라 구조된 CMOS 디지탈제어 지연게이트의 개략적인 회로 다이어그램. 제2도는 제1도의 동작을 이해하기에 편리한 파형도, 제3도는 본 발명에 따른 지연게이트의 제2실시예를 도시한 개략적인 회로 다이어그램과 동작을 예시한 조합된 진리표.

Claims (20)

  1. 입력노드에 연결되어 입력논리신호를 수신하기 위한 입력과 출력노드에 연결되어 출력논리신호를 수신하기 위한 출력을 구비하여, 각기 소정의 용량을 갖춘 P-채널 트랜지스터(p1-p1)와 N-채널 트랜지스터(n1-nm)로 형성되어 있는 다수의 병렬연결 인버터(12a-12m)로 형성되며, 구동된 트랜지스터중에서 총 N-채널 트랜지스터 용량에 대한 총 P-채널 트랜지스터 용량의 비율에 의해 사실상 결정되는 가변임계전압을 구비하는 인버터회로부와, 상기 다수의 인버터의 상기 P-채널 트랜지스터의 파워써플라이 전위(VCC)와 각 전원전극사이에서 연결된 전도경로를 구비하며, 제1디지탈 선택신호(Sp1-Sp1)중 하나에 대응하는 신호를 수신하려고 연결된 게이트를 구비한 다수의 상부 게이팅 트랜지스터(ps1-ps1)와, 상기 다수의 인버터의 상기 N-채널 트랜지스터의 그라운드 전위와 각 전원전극사이에서 연결된 전도경로를 구비하며, 제2디지탈 선택신호(Sn1-Snm)중 하나에 대응하는 신호를 수신하려고 연결된 게이트를 구비한 다수의 하부 게이팅 트랜지스터 (ns1-nsm)와, 상기 상부 및 하부 게이팅 트랜지스터의 어느 하나를 선택적이며 독립적으로 전도시키기 위한 상이한 코드의 첫번째 및 두번째를 구비함으로써 적어도 하나의 P-채널 트랜지스터와 적어도 하나의 N-채널 트랜지스터를 구동시키는 상기 제1 및 제2디지탈 선택신호등으로 구성됨을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  2. 제1항에 있어서, 상기 다수의 상부 및 하부 게이팅 트랜지스터는 N-채널 MOS트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  3. 제1항에 있어서, 상기 다수의 상부 게이팅 트래지스터 N-채널 MOS트랜지스터이고, 상기 다수의 하부 게이팅 트랜지스터는 N-채널 MOS트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  4. 제1항에 있어서, 상기 다수의 상부 및 하부 게이팅 트랜지스터는 P-채널 MOS트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  5. 제1항에 있어서, 상기 다수의 상부 게이팅 트래지스터 N-채널 MOS트랜지스터이고, 상기 다수의 하부 게이팅 트랜지스터는 P-채널 MOS트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  6. 제3항에 있어서, 상기 제2디지탈 선택신호용 상이한 코드의 두번째는 완전히 상기 제1디지탈 선택신호용 상이한 코드의 첫번째에 대해 독립임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  7. 제5항에 있어서, 상기 제2디지탈 선택신호용 상이한 코드의 두번째는 완전히 상기 제1디지탈 선택신호용 상이한 코드의 첫번째에 대해 독립임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  8. 입력노드에 연결되어 입력논리신호를 수신하기 위한 입력과 출력노드에 연결되어 출력논리신호를 수신하기 위한 출력을 구비하며, 각기 소정의 용량을 갖춘 적어도 하나의 P-채널 트랜지스터(P1)와 다수의 N-채널 트랜지스터(N1-N5)로 형성되어 있는 상기 다수의 병렬연결 인버터(11a-15)로 형성되며, 구동된 트랜지스터중에서 총 N-채널 트랜지스터 용량에 대한 총 P-채널 트랜지스터 용량의 비율에 의해 사실상 결정되는 가변임계전압을 구비하는 인버터 회로부와, 파워써플라이 전위(VCC)에 연결되어 있는 상기 적어도 하나의 P-채널 트랜지스터(P1)의 상기 전원전극과, 상기 다수의 인버터의 상기 N-채널 트랜지스터의 그라운드 전위와 각 전원전극사이에서 연결된 전도경로를 구비하며, 디지탈 선택신호(S1-S5) 중 하나에 대응하는 신호를 수신하려고 연결된 게이트를 구비한 다수의 게이팅 트랜지스터(NS1-NS5)와, 상기 게이팅 트랜지스터의 어느 하나를 선택적으로 전도 시키기 위한 상이한 코드의 신호를 구비함으로써 상기 다수의 N-채널 트랜지스터중 적어도 하나를 구동시키는 상기 디지탈 선택신호등으로 구성됨을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  9. 제8항에 있어서, 상기 다수의 게이팅 트랜지스터는 N-채널 MOS트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  10. 제8항에 있어서, 상기 다수의 게이팅 트랜지스터는 P-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  11. 입력논리신호를 수신하기 위한 입력노드와 출력신호를 발생하기 위한 출력노드를 구비하며, 각기 소정의 용량을 갖춘 다수의 P-채널 트랜지스터(p1-p1)와 다수의 N-채널 트랜지스터(n1-nm)로 형성되며, 상기 출력논리신호는 상기 입력논리신호에 대하여 제어가 가능한 전파지연을 갖추기 위해 상기 다수의 P-채널 트랜지스터와 N-채널 트랜지스터중에서 구동된 상기 하나의 총 N-채널 트랜지스터에 대한 총 P-채널 트랜지스터의 비율에 의해 사실상 결정되는 가변입력 임계전압을 구비하는 인버터 회로수단(12)과, 상기 다수의 P-채널 트랜지스터중 어느 하나와 상기 다수의 N-채널 트랜지스터중 어느 하나를 선택적이며 독립적으로 구동시키기 위해 상이한 코드의 번호를 구비한 디지탈 선택신호에 응하는 제어논리수단(14,16)등으로 구성됨을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  12. 제11항에 있어서, 상기 제어논리수단은 상기 N-채널 트랜지스터의 그라운드 전위와 각 전원전극 사이에서 연결된 전도경로 및 상기 디지탈 선택신호중 하나에 대응하여 수신하려고 연결된 게이트를 구비한 다수의 하부게이팅 트랜지스터(ns1-nsm)를 포함함을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  13. 제11항에 있어서, 상기 제어논리수단은 상기 P-채널 트랜지스터의 파워써플라이 전위와 각 전원전극 사이에서 연결된 전도경로 및 상기 디지탈 선택신호중 하나에 대응하여 수신하려고 연결된 게이트를 구비한 다수의 상부 게이팅 트랜지스터(ps1-ps1)를 포함함을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  14. 제12항에 있어서, 상기 제어논리수단은 상기 P-채널 트랜지스터의 파워써플라이 전위와 각 전원전극 사이에서 연결된 전도경로 및 상기 디지탈 선택신호중 하나에 대응하여 수신하려고 연결된 게이트를 구비한 다수의 하부 게이팅 트랜지스터(ps1-ps1)를 포함함을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  15. 제12항에 있어서, 상기 다수의 하부 게이팅 트랜지스터는 N-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  16. 제13항에 있어서, 상기 다수의 상부 게이팅 트랜지스터는 P-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  17. 제14항에 있어서, 상기 다수의 상부 및 하부 게이팅 트랜지스터는 N-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  18. 제14항에 있어서, 상기 다수의 상부 및 하부 게이팅 트랜지스터는 P-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  19. 제14항에 있어서, 상기 다수의 상부 게이팅 트랜지스터는 P-채널 MOS 트랜지스터이고, 상기 다수의 하부 게이팅 트랜지스터는 N-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
  20. 제14항에 있어서, 상기 다수의 상부 게이팅 트랜지스터는 N-채널 MOS 트랜지스터이고, 상기 다수의 하부 게이팅 트랜지스터는 P-채널 MOS 트랜지스터임을 특징으로 하는 CMOS 디지탈제어 지연게이트.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920027618A 1992-01-02 1992-12-31 씨모스 디지탈제어 지연게이트 KR930017300A (ko)

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