KR930004176B1 - Cmos rom 데이타 선택회로 - Google Patents

Cmos rom 데이타 선택회로 Download PDF

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KR930004176B1
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알레뜨 다낭세르
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Abstract

내용 없음.

Description

CMOS ROM 데이타 선택회로
제1도는 종래의 데이타 선택 회로도이다.
제2도는 p채널 패스 트래지스터를 이용한 직송 회로도이다.
제3도는 본 발명의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
102,104 : 데이터 기억 트랜지스터 110 : 컬럼(column)선
112,114 : 비트(bit)선 113,115 : 데이타 선
117 : 컬럼 디코더(decode)선
120 : p채널 풀 다운(pull-down)트랜지스터
122,124 : n채널 패스(pass)트랜지스터 127 : 보수 컬럼 디코더선
132,134 : p채널 패스 트랜지스터 132',134' : 패스 트랜지스터
본 발명은 CMOS ROM 데이타 선택회로에 관한 것이다. 종래 NMOS ROM에 있어서, 메모리 매트릭스(memory matrix)는 비트(bit)선에 인접해 있고 한쌍의 데이타 기억 트랜지스터를 통해서 연결되어 있는 일련의 컬럼(column)선으로 구성되어 있다. 동작시에 이 컬럼선은 접지점까지 늘여지게 되며 따라서 중간 매개 트랜지스터를 통해서 5V 가까이 유지되는 전위 통로가 비트선과 접지된 컬럼선까지 생기게 된다. 컬럼선과 비트선이 서로 엇갈려 있기 때문에 메모리 매트릭스 외부에 있는 컬럼 디코더 선은 한 컬럼 선단 세개의 게이트와 두개의 인접한 비트선, 여기에 상응하는 데이타 선을 결합하는 n채널 패스(pass) 트랜지스터를 제어한다.
NMOS 기술을 사용한다는 것은 전압(VCC)의 전체 값이 비트선상에 다 사용될 수 없다는 것을 의미하는 데 그 이유는 비트선과 데이타 선 사이의 n채널 패스 트랜지스터에 트레숄드(threshold) 강하가 있기 때문이다. 비트선에 걸린 전압치는 Vt변이를 가져오도록 하면서 칩 전체에 변이를 준다.
본 발명은 CMOS ROM에 맞도록 되어 있는 데이타 선택 회로에 관한 것이며, 이 회로에서 비트선에 연결되어 있는 p채널 패스트 트랜지스터는 중간 컬럼선에 직접적으로 연결된 게이트 단자를 가지고 있다. 이때 컬럼 디코더선은 단지 매 컬럼선에 연결된 한개의 트랜지스터 만을 제어한다. 컬럼선이 접지부로 강하할 때 초기에 OFF상태고 p채널 패스 트랜지스터는 칩에 일정하게 인가되어 있는 VCC의 전전압치를 통과시킬 통로를 형성하게 된다.
일반적으로 이러한 기능을 수행하기 위해서 CMOS ROM은 컬럼 디코더 선상의 신호를 역변환 시키는 인버터와 비트선상에 있는 p채널 패스 트랜지스터의 게이트를 제어하도록 컬럼 디코더 선에 병렬로 연결된 두번째 선을 필요로 하고 있다. 따라서 제어 회로에는 두배 많은 선이 있게 될것이다. 제1도에 있는 종래의 회로도를 보면, 컬럼선(110)은 비트선(112)(114) 사이에 있고 데이타 기억 트랜지스터(102)(104)로 연결되어 있다. 또한 워드선(119)은 데이타 기억 트랜지스터(102)(104)의 게이트 단자에 연결되어 있다. 물론 메모리 매트릭스 전체로 보면 더 많은 컬럼선이 분포되어 있을 것이다. 컬럼선의 도통 동작은 p채널 풀 다운 트랜지스터(120)와 n채널 패스 트랜지스트(122)(124)를 제어하는 컬럼 디코더선(117)에 의하여 제어된다. p채널 풀 다운 트랜지스터(120)는 컬럼선(110)을 접지부로 풀 다운(pull down)시키며, n채널 패스트랜지스터(122)(124)는 각각 데이타선(113)(115)과 비트선(112)(114)사이에 통로를 형성하게 된다.
VCC값에서 n채널 패스 트랜지스터(122)(124)의 Vt값을 뺀 값보다 높지 않은 전압이 비트선(122)(114)과 해당 데이타 선(113)(115) 사이에 인가되기 때문에 이 전압은 모든 VCC 대신에 낮은 전압치, 즉 적절한 CMOS 레벨로 비트선이 미리 충전되도록 하고 있다.
제2도를 보면, p채널 패스 트랜지스터(132)(134)를 사용함으로써 비트선(112)(114)이 VCC로 충분히 미리 충전되도록 하는 CMOS회로가 있다. 동작시, 컬럼선(110)과 두개의 비트선(112)(114)은 본 발명의 부분과는 무관한 공지의 장치에 의해서 VCC값으로 모두 미리 충전된다.
제1도로 부터 n채널 패스 트랜지스터(122)(124)에 대체되는 p채널 패스 트랜지스터(132)(134)는 비트선(112)(114)에서 데이타 선(113)(114)으로 전체 VCC치를 통과시키게 되지만, 보수 컬럼 디코더선(127)상에 있는 새로운 신호와 컬럼 디코더 선(117)상에 있는 신호의 역변환에 의하여 이와같은 트랜지스터는 구동되어져야만 된다.
본 회로는 제1도와 같이 두배의 컬럼 디코더선(117)이 필요해지는데 그 이유는 진리 및 보수 디코더선이 각 컬럼 회로용으로 사용되어지기 때문이다. 상기 진리 디코더선은 각 컬럼 회로용으로 사용되어지기 때문이다.
상기 진리 디코더선은 풀 다운 트랜지스터를 구동시키고 보수 디코더선은 패스 트랜지스터를 구동시키게 된다. 제3도에 나타나 있는 회로의 기능은 제2도에 나타난 기능과 같지만 p채널 패스 트랜지스터(132')(134')는 보수 칼럼 디코더 신호에 의해서가 아닌 컬럼선(110)에 의하여 동작되게 되어 있다.
이와같은 구조에 있어서, 컬럼선(110)과 p채널 풀 다운 트랜지스터(120)는 컬럼선의 일부 기능을 수행하고, p채널 풀다운 패스트랜지스터(120)를 구동시키는 필요한 부분적인 컬럼 디코더선 반전을 만드는 동인버터로써 사용되게 되어 있다. 결국 제2도에 있는 보수 컬럼디코더선(127)이 필요없게 된다. 제1도 및 제2도에 있는 회로보다 제3도에 있는 회로가 더 좋은 장점을 지니고 있으며 구체적으로 다음과 같다.
먼저 제1도와는 달리, 본 발명은 n채널 패스 트랜지스터 대신에 p채널 패스 트랜지스터(132')(134')를 사용함으로써, 비트선이 VCC값으로 완전히 충전되도록 하고 있다. 이와같이되면 칩에는 비트선의 일정한 선 충전 전압이 걸리게 되는데 종래의 기술과는 달리 트레숄드 값이 변화될 것이다.
제1도와는 달리, 본 발명의 컬럼 디코더선(117)상에 작은 캐패시턴스를 가지게 되며 그 이유는 세개의 트랜지스터 대신 단지 하나의 트랜지스터만이 매 컬럼선에 연결되기 때문이다.
제2도와는 달리, 본 발명의 보수 컬럼 디코더 선(127)이 필요없고 바로 p채널 패스 트랜지스터(132')(134')의 게이트 단자에 연결되도록 되어 있다.
제1도 및 제2도의 구조와 다른 또하나는 본 발명이 각 컬럼선(110)상에서 양분된 패스 트랜지스터(132')(134')의 게이트 단자를 지니고 있다는 점이며 이 패스트랜지스터(132')(134')의 게이트 단자는 분리된 캐패시턴스가 무시될수 있지만 한 그룹으로써는 적절한 크기의 캐패시턴스가 존재할 수 있다.
컬럼선(110)의 캐패시턴스는 두개의 패스 트랜지스터(132')(134')의 게이트단자에 있는 캐패시턴스 보다 더 높고, 또한 컬럼선(110)의 도통 중에는 그 효과가 무시될 수 있다. 또 하나의 잇점은 제3도에 있는 패스트랜지스터(132')(134')가 광역적이기 때문에 감지 증폭기 혹은 다른 감지장치에 나타난 신호의 특성이 좋아지도록 데이타선(113)(115)에 낮은 임피던스가 생기게 된다.
본 발명은 컬럼선(110)이 n채널 트랜지스터를 통해 접지에 연결되도록 되어 있고, 비트선(112)(114)에 VCC값으로 증가하는 p채널 트랜지스터(120)가 연결되도록 되어 있는 구조에 관해 지금까지 설명해 왔다.
그리고 기술적으로 등가 회로가 구성될 수 있으며 구체적으로 모든 전압과 극성이 역으로 되어있는 회로 즉 컬럼선에 연결된 p채널 풀업(pull-up) 트랜지스터가 VCC값 만큼 걸리게 되고 비트선에 연결된 n채널 패스트랜지스터가 세트없(set up) 동작중에 모든 통로가 접지로 향하게끔 되어있는 등가 회로가 구성될 수 있다. 다음 청구범위에 있어서 채널 극성 기준 및 전압 기준은 역으로도 취할 수 있을 것이다.

Claims (1)

  1. 첫번째 및 두번째 비트선 사이에 컬럼선이 연결되어져 있고, 상기 컬럼선과 첫번째 비트선 그리고 동일한 컬럼선과 두비트선 사이에 적어도 한쌍의 데이타 기억 트랜지스터가 연결되어 있으며, 상기 한쌍의 데이타 기억 트랜지스터의 각각에는 적어도 하나의 가로선중 공통 가로선(워드선)에 연결된 게이트 단자가 있고, 상기 컬럼선은 n채널 풀 다운 트랜지스터를 지나 접지부에 연결되어 있으며, 상기 각 비트선은 p채널 패스 트랜지스터를 지나 첫번째 및 두번째 데이타선에 각각 연결되어 있고, 상기 n채널 풀다운 트랜지스터는 컬럼 디코더선에 연결된 게이트 단자를 가지고 있으며, 상기 각각의 p채널 패스 트랜지스터는 컬럼선에 연결된 게이트 단자를 가지고 있고, 상기 컬럼 디코더선 상의 신호에 반응하면서 컬럼선에 생기는 (+)전압선에서 접지에 이르는 시 전류는 p채널 패스 트랜지스터를 턴온 상태로 만들어 주며 각 비트선과 상응하는 데이타선 사이에 전류 통로가 형성되면서 구동된 것을 특징으로 하는 CMOS ROM 데이타 선택회로.
KR1019850009824A 1984-12-26 1985-12-24 Cmos rom 데이타 선택회로 KR930004176B1 (ko)

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US06/686,330 US4571708A (en) 1984-12-26 1984-12-26 CMOS ROM Data select circuit

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