JPS5939839B2 - リ−ド・オンリ−・メモリ− - Google Patents
リ−ド・オンリ−・メモリ−Info
- Publication number
- JPS5939839B2 JPS5939839B2 JP55062528A JP6252880A JPS5939839B2 JP S5939839 B2 JPS5939839 B2 JP S5939839B2 JP 55062528 A JP55062528 A JP 55062528A JP 6252880 A JP6252880 A JP 6252880A JP S5939839 B2 JPS5939839 B2 JP S5939839B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bit line
- bit
- threshold value
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はリード・オンリーメモリーＲＯＭに関し、特に
センスアンプに関するものである。
センスアンプに関するものである。
従来リードオンリーメモリーＲＯＭは、フィールドプロ
グラムタイムとマスクプログラムタイプの二種類あつた
。特にマスクプログラム方式はＩＣプロセス中のマスク
工程によリプログラムするもので、通常はＲＯＭＩビッ
トがＩＭＯＳトランジスタセルに対応し、このセルにト
ランジスタの有無、あるいはＭＯＳトランジスタのチャ
ネルの導通、非導通を゛００’’、゜゛１’’に対応さ
せる方式が一般的に用いられている。しかしこの方式は
トランジスタの大きさが、１ビット分の面積を決定し、
例えば５μｍパターンのトランジスタでは５ｍｗＬ角の
２Ｃチップでは１６に又は３２にビットが集積化できる
限界である。現在はマイクロコンピュータ等の普及によ
りＲＯＭの大容量が強く要求されており、これに答える
ためにはパターンの寸法を下げてトランジスタの占有面
積を小さくするか、チップサイズを大きくするしかない
。しかしパターンを微細化することは技術的課題が多す
ぎて困難であり、又チップサイズを大きくすることは収
率を悪くし、いずれにしてもコスト的に問題が多く、Ｒ
ＯＭの大容量化はむずかしかつた。本発明はこの課題を
克服することを目的とし、ＲＯＭの大容量化を従来技術
にて達成する方式を提供することにある。
グラムタイムとマスクプログラムタイプの二種類あつた
。特にマスクプログラム方式はＩＣプロセス中のマスク
工程によリプログラムするもので、通常はＲＯＭＩビッ
トがＩＭＯＳトランジスタセルに対応し、このセルにト
ランジスタの有無、あるいはＭＯＳトランジスタのチャ
ネルの導通、非導通を゛００’’、゜゛１’’に対応さ
せる方式が一般的に用いられている。しかしこの方式は
トランジスタの大きさが、１ビット分の面積を決定し、
例えば５μｍパターンのトランジスタでは５ｍｗＬ角の
２Ｃチップでは１６に又は３２にビットが集積化できる
限界である。現在はマイクロコンピュータ等の普及によ
りＲＯＭの大容量が強く要求されており、これに答える
ためにはパターンの寸法を下げてトランジスタの占有面
積を小さくするか、チップサイズを大きくするしかない
。しかしパターンを微細化することは技術的課題が多す
ぎて困難であり、又チップサイズを大きくすることは収
率を悪くし、いずれにしてもコスト的に問題が多く、Ｒ
ＯＭの大容量化はむずかしかつた。本発明はこの課題を
克服することを目的とし、ＲＯＭの大容量化を従来技術
にて達成する方式を提供することにある。
本発明は、ＭＯＳトランジスタのシキイ値を２レベル以
上に設定して、１トランジスタに何ビット分もの役割を
持たせるものである。
上に設定して、１トランジスタに何ビット分もの役割を
持たせるものである。
更にその何ビット分のデータ処理を行なうセンスアンプ
の具体的な回路を提供する。第１図は本発明の１例をわ
かりやすく示すものである。
の具体的な回路を提供する。第１図は本発明の１例をわ
かりやすく示すものである。
横軸はトランジスタのチャネル部に通常シキイ値の制御
を行なうのに用いられているイオン打込のドーズ量を示
す。一番シキイ値の低いトランジスタのシキイ値をＴＨ
Ｏとすると、それに対してシキイ値を上昇させるべくイ
オン打込みを実施し、１回目のイオン打込みのドーズ量
ａのものはＶＴＨｌ、第２回目のみイオン打込みドーズ
量ｂのものはＶＴＨ２、更に１回目と２回目と２重にイ
オン打込みをしたものはＶＴＨ３とシキイ値が対応する
。基準となるシキイ値に対し、２回のドーズ量の異つた
イオン打込みの実施により全体で４レベルのシキイ値が
プログラムできる。これは４レベルのうちどれを基準に
とつてもよく、第１図の如くシキイ値を基準に対して上
げる（チヤネルと同導電型の不純物イオンのドープ）又
は下げる（逆導電型の不純物イオンのドープ）、あるい
はその両方の実施により基準のシキイ値に対し、少なく
とも２回のイオン打込みの実施によりドーズ量の和又は
差により４レベルのシキイ値が得られる。この方式はイ
オン打込工程数を最小とすることができる。第２図は便
宜上シキイ値の異なるトランジスタを図に表わしたもの
であり、トランジスタａは第１図のＶＴＨＯ，ｂはＶＴ
Ｈｌ，ＣはＶＴＨ２，ｄはＶＴＨ３の各々のシキイ値で
あるとする。
を行なうのに用いられているイオン打込のドーズ量を示
す。一番シキイ値の低いトランジスタのシキイ値をＴＨ
Ｏとすると、それに対してシキイ値を上昇させるべくイ
オン打込みを実施し、１回目のイオン打込みのドーズ量
ａのものはＶＴＨｌ、第２回目のみイオン打込みドーズ
量ｂのものはＶＴＨ２、更に１回目と２回目と２重にイ
オン打込みをしたものはＶＴＨ３とシキイ値が対応する
。基準となるシキイ値に対し、２回のドーズ量の異つた
イオン打込みの実施により全体で４レベルのシキイ値が
プログラムできる。これは４レベルのうちどれを基準に
とつてもよく、第１図の如くシキイ値を基準に対して上
げる（チヤネルと同導電型の不純物イオンのドープ）又
は下げる（逆導電型の不純物イオンのドープ）、あるい
はその両方の実施により基準のシキイ値に対し、少なく
とも２回のイオン打込みの実施によりドーズ量の和又は
差により４レベルのシキイ値が得られる。この方式はイ
オン打込工程数を最小とすることができる。第２図は便
宜上シキイ値の異なるトランジスタを図に表わしたもの
であり、トランジスタａは第１図のＶＴＨＯ，ｂはＶＴ
Ｈｌ，ＣはＶＴＨ２，ｄはＶＴＨ３の各々のシキイ値で
あるとする。
これをＲＯＭに配列した例を第３図に示している。アド
レス入力ＡＤＲをデコードして列選択信号ＲＡＳＯ−Ｒ
ＡＯＮを出力する列デコーダ１と列選択信号により選択
された列アレイのトランジスタのビツト出力ＢＯ−ＢＭ
のうち、選択された一本のビツト信号のみを１ワードを
構成する１つのビツト出力ＤＯとして出力する行デコー
ダ２により構成される。トランジスタのアレイは（Ｎ×
２Ｍ）コ配列されており、この（ＮＸ２Ｍ）のアレイに
、第２図のａ−ｄのトランジスタが所定のプログラムに
従つて配置される。この結果各セルにはシキイ値の４レ
ベルのうち１レベルが設定されていることになり、１セ
ルに４状態、即ち２ビツトに対応することとなり、従来
の２倍のＲＯＭ容量が達成できる。更にシキイ値を６レ
ベル用いると３倍、８レベルで４倍と、大容量化が容易
に実現でき、イオン打込みという簡便なプロセスを増加
させるのみで、ＲＯＭの２倍、３倍というような大容量
化を達成できる。第４図は第３図のビツト出力ＤＯをレ
ベル判定し２ビツトの２値デジタル出力に変換するビツ
トデコーダの１列である。
レス入力ＡＤＲをデコードして列選択信号ＲＡＳＯ−Ｒ
ＡＯＮを出力する列デコーダ１と列選択信号により選択
された列アレイのトランジスタのビツト出力ＢＯ−ＢＭ
のうち、選択された一本のビツト信号のみを１ワードを
構成する１つのビツト出力ＤＯとして出力する行デコー
ダ２により構成される。トランジスタのアレイは（Ｎ×
２Ｍ）コ配列されており、この（ＮＸ２Ｍ）のアレイに
、第２図のａ−ｄのトランジスタが所定のプログラムに
従つて配置される。この結果各セルにはシキイ値の４レ
ベルのうち１レベルが設定されていることになり、１セ
ルに４状態、即ち２ビツトに対応することとなり、従来
の２倍のＲＯＭ容量が達成できる。更にシキイ値を６レ
ベル用いると３倍、８レベルで４倍と、大容量化が容易
に実現でき、イオン打込みという簡便なプロセスを増加
させるのみで、ＲＯＭの２倍、３倍というような大容量
化を達成できる。第４図は第３図のビツト出力ＤＯをレ
ベル判定し２ビツトの２値デジタル出力に変換するビツ
トデコーダの１列である。
負荷トランジスタ９はダイナミツク・センスの時は読み
出し動作の直前まで０Ｎしており寄生負荷容量ＣＣを充
電している。読み出し動作の開始と同時に０ＦＦし、セ
ンスアンプ５，６，７、により比較判定された出力ＳＯ
，Ｓｌ，Ｓ２をデコーダにより２ビツト出力ＤＯ，Ｄｌ
を得る。第５図はビツトデコーダを更に具体化した例で
あり、負荷トランジスタ１０は入力ＳＧによる適当なバ
イアス電圧が与えられており、０Ｎしている。
出し動作の直前まで０Ｎしており寄生負荷容量ＣＣを充
電している。読み出し動作の開始と同時に０ＦＦし、セ
ンスアンプ５，６，７、により比較判定された出力ＳＯ
，Ｓｌ，Ｓ２をデコーダにより２ビツト出力ＤＯ，Ｄｌ
を得る。第５図はビツトデコーダを更に具体化した例で
あり、負荷トランジスタ１０は入力ＳＧによる適当なバ
イアス電圧が与えられており、０Ｎしている。
従つてＲＯＭアレイのトランジスタ１１のシキイ値に対
応したレベルにビツト出力ＤＯは設定される。又センス
アンプ１２，１３，１４の比較入力ＣＯ，Ｃｌ，Ｃ２は
負荷トランジスタ１５，１６，１７とレベル設定トラン
ジスタ１８〜２３により作られる。例えばＣＯはシキイ
値がＶＴＨＯのトランジスタ１８とシキイ値がＶＴＨｌ
のトランジスタ１９のゲート・ドレインシヨートの並列
接続により、ＴＨＯとＶＴＨｌの中間に設定される。
応したレベルにビツト出力ＤＯは設定される。又センス
アンプ１２，１３，１４の比較入力ＣＯ，Ｃｌ，Ｃ２は
負荷トランジスタ１５，１６，１７とレベル設定トラン
ジスタ１８〜２３により作られる。例えばＣＯはシキイ
値がＶＴＨＯのトランジスタ１８とシキイ値がＶＴＨｌ
のトランジスタ１９のゲート・ドレインシヨートの並列
接続により、ＴＨＯとＶＴＨｌの中間に設定される。
同様にＣ１はＶＴＨｌとＶＴＨ２の中間に、Ｃ２はＶＴ
Ｈ２とＶＴＨ３の中間に各々設定され、センスアンプ１
２〜１４によりＤＯのレベルが判定される。ゲート２４
〜２７はセンス出力ＳＯ〜Ｓ２のデコーダをして２ビツ
トの並列出力ＤＯ及びＤ１を出力する。本発明における
センス方式は、センスアンプを複数個並列に配置するこ
とによりセンス出力のスピードを早くすることを特徴と
しており、ＲＯＭの大容量に伴なうスピードの低下を防
止する。本発明は２回以上のイオン打込技術により多レ
ベルのシキイ値を持つたＲＯＭトランジスタアレイを設
定することにより、ＲＯＭの大容量化を実現すると共に
、センスアンプを並列に設けることにより読み出しの高
速化を達成するものであり、今後のＲＯＭ技術に、有効
な方法を提供するものである。
Ｈ２とＶＴＨ３の中間に各々設定され、センスアンプ１
２〜１４によりＤＯのレベルが判定される。ゲート２４
〜２７はセンス出力ＳＯ〜Ｓ２のデコーダをして２ビツ
トの並列出力ＤＯ及びＤ１を出力する。本発明における
センス方式は、センスアンプを複数個並列に配置するこ
とによりセンス出力のスピードを早くすることを特徴と
しており、ＲＯＭの大容量に伴なうスピードの低下を防
止する。本発明は２回以上のイオン打込技術により多レ
ベルのシキイ値を持つたＲＯＭトランジスタアレイを設
定することにより、ＲＯＭの大容量化を実現すると共に
、センスアンプを並列に設けることにより読み出しの高
速化を達成するものであり、今後のＲＯＭ技術に、有効
な方法を提供するものである。
第１図はイオン打込のドーズ量とシキイ値の設定を表わ
すグラフ。 第２図は各シキイ値に応じたトランジスタの表現を、又
第３図は本発明によることトランジスタを用いたＲＯＭ
の構成例を示す。第４図は本発明のＲＯＭのビツトデコ
ーダの一例を示し、第５図はそのセンス方式の一例を示
す。１・・・・・・列デコーダ、２・・・・・・行デコ
ーダとビツト線選択回路、５，６，７，１２，１３，１
４，３４・・・・・・センスアンプ、８・・・・・・デ
コーダ、 １１・・・ ・・・ＲＯＭアレイ トランジスタ。
すグラフ。 第２図は各シキイ値に応じたトランジスタの表現を、又
第３図は本発明によることトランジスタを用いたＲＯＭ
の構成例を示す。第４図は本発明のＲＯＭのビツトデコ
ーダの一例を示し、第５図はそのセンス方式の一例を示
す。１・・・・・・列デコーダ、２・・・・・・行デコ
ーダとビツト線選択回路、５，６，７，１２，１３，１
４，３４・・・・・・センスアンプ、８・・・・・・デ
コーダ、 １１・・・ ・・・ＲＯＭアレイ トランジスタ。
Claims (1)
- １ ＭＯＳトランジスタにより構成されるセルがアレイ
状に配列されるリード・オンリー・メモリーにおいて、
前記ＭＯＳトランジスタのシキイ値は複数レベルに形成
され、選択された前記ＭＯＳトランジスタのドレインは
第１のビット線に出力し、前記第１のビット線と第１の
電源間には第１の負荷トランジスタが挿入され、前記第
１のビット線は複数のセンスアンプに入力し、前記複数
のセンスアンプには各々異なる比較入力線が前記第１の
ビット線とともに並列入力され、前記比較入力線と第１
の電源間には第２の負荷トランジスタが挿入され、前記
比較入力線と第２の電源間にはレベル設定トランジスタ
が挿入され、前記異なる比較入力線に接続されるそれぞ
れの前記レベル設定トランジスタのシキイ値が互いに異
なり、前記複数のセンスアップより前記第１のビット線
との比較出力が出力されることを特徴とするリード・オ
ンリー・メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55062528A JPS5939839B2 (ja) | 1980-05-12 | 1980-05-12 | リ−ド・オンリ−・メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55062528A JPS5939839B2 (ja) | 1980-05-12 | 1980-05-12 | リ−ド・オンリ−・メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56159897A JPS56159897A (en) | 1981-12-09 |
| JPS5939839B2 true JPS5939839B2 (ja) | 1984-09-26 |
Family
ID=13202772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55062528A Expired JPS5939839B2 (ja) | 1980-05-12 | 1980-05-12 | リ−ド・オンリ−・メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939839B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118324U (ja) * | 1986-01-17 | 1987-07-27 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404655A (en) * | 1981-01-28 | 1983-09-13 | General Instrument Corporation | Data sense apparatus for use in multi-threshold read only memory |
| US4415992A (en) * | 1981-02-25 | 1983-11-15 | Motorola, Inc. | Memory system having memory cells capable of storing more than two states |
| US4571708A (en) * | 1984-12-26 | 1986-02-18 | Mostek Corporation | CMOS ROM Data select circuit |
| JPS6262399U (ja) * | 1985-10-05 | 1987-04-17 | ||
| AU2586395A (en) * | 1994-05-13 | 1995-12-05 | Aplus Integrated Circuits, Inc. | Multistate rom memory cell array |
-
1980
- 1980-05-12 JP JP55062528A patent/JPS5939839B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118324U (ja) * | 1986-01-17 | 1987-07-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56159897A (en) | 1981-12-09 |
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