JPS5939840B2 - リ−ド・オンリ−・メモリ− - Google Patents
リ−ド・オンリ−・メモリ−Info
- Publication number
- JPS5939840B2 JPS5939840B2 JP55062529A JP6252980A JPS5939840B2 JP S5939840 B2 JPS5939840 B2 JP S5939840B2 JP 55062529 A JP55062529 A JP 55062529A JP 6252980 A JP6252980 A JP 6252980A JP S5939840 B2 JPS5939840 B2 JP S5939840B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- power supply
- transistors
- threshold value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、リードオンリーメモリー（ＲＯＭ）に関する
ものである。
ものである。
特に、複数レベルをセンスするセンスアップに関する。
従来、リードオンリーメモリー（ＲＯＭ）は、フィール
ドプログラムタイプとマスクプログラムタイプの二種類
あつた。
従来、リードオンリーメモリー（ＲＯＭ）は、フィール
ドプログラムタイプとマスクプログラムタイプの二種類
あつた。
特にマスクプログラム方式は、ＩＣプロセス中のマスク
工程によリプログラム提供することにある。本発明は、
ＭＯＳトランジスタのシキイ値を２レベル以上に設定し
て、１トランジスタに何ビット分もの役割を持たせるも
のである。
工程によリプログラム提供することにある。本発明は、
ＭＯＳトランジスタのシキイ値を２レベル以上に設定し
て、１トランジスタに何ビット分もの役割を持たせるも
のである。
更に、その複数ビット分を処理するセンスアンプの具体
的回路を提供する。第１図は、本発明の一例をわかりや
すく示すものである。
的回路を提供する。第１図は、本発明の一例をわかりや
すく示すものである。
横軸は、トランジスタのチャネル部に通常シキイ値の制
御を行なうのに用いられているイオン打込のドーズ量を
示す。一番シキイ値の低いトランジスタのシキイ値をＶ
ＴＨ０とすると、それに対してシキイ値を上昇させるべ
きイオン打込みを実施し、１回目のイオン打込みのドー
ズ量ａのものはＶＴＨＩ、第２回目のみイオン打込みド
ーズ量ｂのものはＶＴＨ２、更に１回目と２回目と２重
にイオン打込みをしたものはＶＴＨ３とシキイ値が対応
する。基準となるシキイ値に対し、２回のドーズ量の異
つたイオン打込みの実施により、全体で４レベルのシキ
イ値がプログラムできる。これは、４レベルのうちどれ
を基準にとつてもよく、第１図の如くシキイ値を基準に
対して上げる（チャネルと同導電型の不純物イオンのド
ープ）又は下げる、（逆導電型の不純物イオンのドープ
）、あるいはその両方の実施により、基準のシキイ値に
対し少なくとも２回のイオン打込みの実施によりドーズ
量の和又は差により、４レベルのシキイ値が得られる。
この方式は、イオン打込工程数を最小とすることができ
る。第２図は、便宜上シキイ値の異なるトランジスタを
図に表わしたものであり、トランジスタａは第１図のＶ
ＴＨＯ．．ｂはＶＴＨｌ、ｃはＶＴＨ２、ｄはＴＨ３の
各々のシキイ値であるとする。
御を行なうのに用いられているイオン打込のドーズ量を
示す。一番シキイ値の低いトランジスタのシキイ値をＶ
ＴＨ０とすると、それに対してシキイ値を上昇させるべ
きイオン打込みを実施し、１回目のイオン打込みのドー
ズ量ａのものはＶＴＨＩ、第２回目のみイオン打込みド
ーズ量ｂのものはＶＴＨ２、更に１回目と２回目と２重
にイオン打込みをしたものはＶＴＨ３とシキイ値が対応
する。基準となるシキイ値に対し、２回のドーズ量の異
つたイオン打込みの実施により、全体で４レベルのシキ
イ値がプログラムできる。これは、４レベルのうちどれ
を基準にとつてもよく、第１図の如くシキイ値を基準に
対して上げる（チャネルと同導電型の不純物イオンのド
ープ）又は下げる、（逆導電型の不純物イオンのドープ
）、あるいはその両方の実施により、基準のシキイ値に
対し少なくとも２回のイオン打込みの実施によりドーズ
量の和又は差により、４レベルのシキイ値が得られる。
この方式は、イオン打込工程数を最小とすることができ
る。第２図は、便宜上シキイ値の異なるトランジスタを
図に表わしたものであり、トランジスタａは第１図のＶ
ＴＨＯ．．ｂはＶＴＨｌ、ｃはＶＴＨ２、ｄはＴＨ３の
各々のシキイ値であるとする。
これをＲＯＭに配列した例を第３図に示している。アド
レス入力ＡＤＲをデコードして、列選択信号ＲＡＳＯ−
ＲＡＯＮを出力する列デコーダ１を列選択信号により選
択された列アレイのトランジスタのビツト出力ＢＯ−Ｂ
Ｍのうち、選択された１本のビツト信号のみを１ワード
を構成する１つのビツト出力ＤＯとして出力する行デコ
ーダ２により構成される。トランジスタのアレイは（Ｎ
Ｘ２Ｍ）コ配列されており、この（Ｎ×２Ｍ）のアレイ
に、第２図のａ−ｄのトランジスタが所定のプログラム
に従つて配置される。この結果、各セルにはシキイ値の
４レベルのうち１レベルが設定されることになり、１セ
ルに４状態、即ち２ビツトに対応することになり、従来
の２倍のＲＯＭ容量が達成できる。更に、シキイ値を６
レベル用いると３倍、８レベルで４倍と、大容量化が容
易に実現でき、イオン打込みという簡便なプロセスを増
加させるのみで、ＲＯＭの２倍、３倍というような大容
量化を達成できる。第４図は、第３図のビツト出力ＤＯ
をレベル判定シユビツトの２値デジタル出力に変換する
ビツトデコーダの一例である。
レス入力ＡＤＲをデコードして、列選択信号ＲＡＳＯ−
ＲＡＯＮを出力する列デコーダ１を列選択信号により選
択された列アレイのトランジスタのビツト出力ＢＯ−Ｂ
Ｍのうち、選択された１本のビツト信号のみを１ワード
を構成する１つのビツト出力ＤＯとして出力する行デコ
ーダ２により構成される。トランジスタのアレイは（Ｎ
Ｘ２Ｍ）コ配列されており、この（Ｎ×２Ｍ）のアレイ
に、第２図のａ−ｄのトランジスタが所定のプログラム
に従つて配置される。この結果、各セルにはシキイ値の
４レベルのうち１レベルが設定されることになり、１セ
ルに４状態、即ち２ビツトに対応することになり、従来
の２倍のＲＯＭ容量が達成できる。更に、シキイ値を６
レベル用いると３倍、８レベルで４倍と、大容量化が容
易に実現でき、イオン打込みという簡便なプロセスを増
加させるのみで、ＲＯＭの２倍、３倍というような大容
量化を達成できる。第４図は、第３図のビツト出力ＤＯ
をレベル判定シユビツトの２値デジタル出力に変換する
ビツトデコーダの一例である。
負荷トランジスタ９は、ダイナミツク・センスの時は読
み出し動作の直前まで０Ｎしており、寄生負荷容量Ｃｃ
を充電している。読み出し動作の開始と同時に０ＦＦし
、センスアンプ５，６，７により比較判定されたＳＯ，
Ｓｌ，Ｓ２をデコーダにより２ビツト出力Ｄｌ，ＤＯを
得る。第５図は、ダイナミツクセンス回路の一例を示す
ＲＯＭアレイトランジスタ１１は、プリチヤージトラン
ジスタ３０が負荷容量ＣＬを充電した電荷を一定の時定
数に従つて放電する。
み出し動作の直前まで０Ｎしており、寄生負荷容量Ｃｃ
を充電している。読み出し動作の開始と同時に０ＦＦし
、センスアンプ５，６，７により比較判定されたＳＯ，
Ｓｌ，Ｓ２をデコーダにより２ビツト出力Ｄｌ，ＤＯを
得る。第５図は、ダイナミツクセンス回路の一例を示す
ＲＯＭアレイトランジスタ１１は、プリチヤージトラン
ジスタ３０が負荷容量ＣＬを充電した電荷を一定の時定
数に従つて放電する。
又プリチヤージトランジスタ３３は、ダミー負荷Ｃｆを
充電し、ダミーセルとなるシキイ値，ＨＯのトランジス
タ３１とＶＴＨｌのトランジスタ３２により、やはり一
定の時定数で放電する。この放電出力ＣＤＣＤＯとＤＯ
とが比較され、差動増幅器３４によりセンスされ、ＳＯ
として出力される。Ｓｌ，Ｓ２はこれに準じて作成され
る。この方式は、プリチヤージが終了して読み出し動作
が開始すると、殆ど同時に比較出力が確定するので、読
み出しスピードが早いのが特徴である。本発明における
センス方式は、センスアンプを複数個並列に配置するこ
とにより、センス出力のスピードを早くすることを特徴
としており、ＲＯＭの大容量に伴なうスピードの低下を
防止する。
充電し、ダミーセルとなるシキイ値，ＨＯのトランジス
タ３１とＶＴＨｌのトランジスタ３２により、やはり一
定の時定数で放電する。この放電出力ＣＤＣＤＯとＤＯ
とが比較され、差動増幅器３４によりセンスされ、ＳＯ
として出力される。Ｓｌ，Ｓ２はこれに準じて作成され
る。この方式は、プリチヤージが終了して読み出し動作
が開始すると、殆ど同時に比較出力が確定するので、読
み出しスピードが早いのが特徴である。本発明における
センス方式は、センスアンプを複数個並列に配置するこ
とにより、センス出力のスピードを早くすることを特徴
としており、ＲＯＭの大容量に伴なうスピードの低下を
防止する。
本発明は、２回以上のイオン打込技術により多レベルの
シキイ値を持つたＲＯＭトランジスタアレイを設定する
ことにより、ＲＯＭの大容量化を実現すると共に、セン
スアンプを並列に設けることにより読み出しの高速化を
達成するものであり、今後のＲＯＭ技術に、有効な方法
を提供するものである。
シキイ値を持つたＲＯＭトランジスタアレイを設定する
ことにより、ＲＯＭの大容量化を実現すると共に、セン
スアンプを並列に設けることにより読み出しの高速化を
達成するものであり、今後のＲＯＭ技術に、有効な方法
を提供するものである。
第１図は、イオン打込のドーズ量とシキイ値の設定を表
わすグラフ。 第２図は、各シキイ値に応じたトランジスタの表現を、
又、第３図は本発明によるこのトランジスタを用いたＲ
ＯＭの構成例を示す。第４図は、本発明のＲＯＭのビツ
トデコーダの一例を示し、第５図はそのセンス方式の一
例を示す。１・・・・・・列デコーダ、２・・・・・・
行デコーダとビツト線選択回路、５，６，７，１２，１
３，１４，３４・・・・・・センスアンプ、８・・・・
・・デコーダ、１１・・・・・・ＲＯＭアレイトランジ
スタ。
わすグラフ。 第２図は、各シキイ値に応じたトランジスタの表現を、
又、第３図は本発明によるこのトランジスタを用いたＲ
ＯＭの構成例を示す。第４図は、本発明のＲＯＭのビツ
トデコーダの一例を示し、第５図はそのセンス方式の一
例を示す。１・・・・・・列デコーダ、２・・・・・・
行デコーダとビツト線選択回路、５，６，７，１２，１
３，１４，３４・・・・・・センスアンプ、８・・・・
・・デコーダ、１１・・・・・・ＲＯＭアレイトランジ
スタ。
Claims (1)
- １ ＭＯＳトランジスタにより構成されるセルがアレイ
状に配列されるリード・オンリー・メモリーにおいて、
前記ＭＯＳトランジスタのシキイ値は複数レベルに形成
され、選択された前記ＭＯＳトランジスタのドレインは
第１のビット線に出力し、前記第１のビット線と第１の
電源間には第１のプリチヤージトランジスタが挿入され
、前記第１のビット線と第２の電源間には第１の負荷容
量を介入し、前記第１のビット線と第２のビット線の２
つの出力をそれぞれ差動増幅器に入力し、前記第２のビ
ット線と前記第１の電源間には前記第１のプリチヤージ
トランジスタと同じ特性を有する第２のプリチヤージト
ランジスタが挿入され、前記第２のビット線と前記第２
の電源間には前記第１の負荷容量と同じ容量の第２の負
荷容量を介入し、前記第２のビット線と前記第２の電源
との間に複数のトランジスタを直列に接続し、前記複数
のトランジスタは互いにシキイ値が異なり、前記差動増
幅器から前記第１のビット線と前記第２のビット線の比
較出力が出力されることを特徴とするリード・オンリー
・メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55062529A JPS5939840B2 (ja) | 1980-05-12 | 1980-05-12 | リ−ド・オンリ−・メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55062529A JPS5939840B2 (ja) | 1980-05-12 | 1980-05-12 | リ−ド・オンリ−・メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56159898A JPS56159898A (en) | 1981-12-09 |
| JPS5939840B2 true JPS5939840B2 (ja) | 1984-09-26 |
Family
ID=13202803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55062529A Expired JPS5939840B2 (ja) | 1980-05-12 | 1980-05-12 | リ−ド・オンリ−・メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939840B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404655A (en) * | 1981-01-28 | 1983-09-13 | General Instrument Corporation | Data sense apparatus for use in multi-threshold read only memory |
| US4415992A (en) * | 1981-02-25 | 1983-11-15 | Motorola, Inc. | Memory system having memory cells capable of storing more than two states |
| JPS6010495A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | センスアンプ |
| JPS61129195U (ja) * | 1985-01-30 | 1986-08-13 |
-
1980
- 1980-05-12 JP JP55062529A patent/JPS5939840B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56159898A (en) | 1981-12-09 |
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