JP3110099B2 - 読み出し専用型半導体記憶装置 - Google Patents
読み出し専用型半導体記憶装置Info
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- JP3110099B2 JP3110099B2 JP03247228A JP24722891A JP3110099B2 JP 3110099 B2 JP3110099 B2 JP 3110099B2 JP 03247228 A JP03247228 A JP 03247228A JP 24722891 A JP24722891 A JP 24722891A JP 3110099 B2 JP3110099 B2 JP 3110099B2
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、主としてマスクプロ
グラムＲＯＭ（以下、「マスクＲＯＭ」という）などの
読み出し専用型半導体記憶装置に係り、特に大容量化お
よびＴＡＴ（ターン・アラウンド・タイム：ＲＯＭコー
ドの書き込みから製品完成までの期間）の短縮化を実現
した読み出し専用型半導体記憶装置に関するものであ
る。
グラムＲＯＭ（以下、「マスクＲＯＭ」という）などの
読み出し専用型半導体記憶装置に係り、特に大容量化お
よびＴＡＴ（ターン・アラウンド・タイム：ＲＯＭコー
ドの書き込みから製品完成までの期間）の短縮化を実現
した読み出し専用型半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】近年、半導体記憶装置は、微細加工技術
や回路技術の進歩に伴い、急速に大容量化が進んでい
る。以下、従来の読み出し専用型半導体記憶装置につい
て説明する。図４は従来の読み出し専用型半導体記憶装
置の構成を示す回路図である。なお、図４は、一般にマ
スクＲＯＭとして用いられているＮＯＲ型コンタクト方
式のマスクＲＯＭであり、４ビット分のメモリセルを示
している。
や回路技術の進歩に伴い、急速に大容量化が進んでい
る。以下、従来の読み出し専用型半導体記憶装置につい
て説明する。図４は従来の読み出し専用型半導体記憶装
置の構成を示す回路図である。なお、図４は、一般にマ
スクＲＯＭとして用いられているＮＯＲ型コンタクト方
式のマスクＲＯＭであり、４ビット分のメモリセルを示
している。
【０００３】図４に示すように、トランジスタＱ１１，
Ｑ２１，Ｑ１２，Ｑ２２は、エンハンスメント型ＭＯＳ
トランジスタであり、マトリックス状に配列され各々１
ビット分に対応している。また、ワード線Ｗ１は、トラ
ンジスタＱ１１，Ｑ２１のゲート電極に接続され、ワー
ド線Ｗ２はトランジスタＱ１２，Ｑ２２のゲート電極に
接続されている。また、ビット線Ｂ１，Ｂ２は、ＲＯＭ
コードに応じて各トランジスタＱ１１，Ｑ２１，Ｑ１
２，Ｑ２２のドレインにコンタクト窓（図示せず）を介
して接続、または非接続される。すなわち、図４に示し
た黒丸は接続点であり、ビット線Ｂ１に接続することを
示しており、ＲＯＭコード“１”に対応し、また、白丸
は非接続点であり、ＲＯＭコード“０”に対応してい
る。
Ｑ２１，Ｑ１２，Ｑ２２は、エンハンスメント型ＭＯＳ
トランジスタであり、マトリックス状に配列され各々１
ビット分に対応している。また、ワード線Ｗ１は、トラ
ンジスタＱ１１，Ｑ２１のゲート電極に接続され、ワー
ド線Ｗ２はトランジスタＱ１２，Ｑ２２のゲート電極に
接続されている。また、ビット線Ｂ１，Ｂ２は、ＲＯＭ
コードに応じて各トランジスタＱ１１，Ｑ２１，Ｑ１
２，Ｑ２２のドレインにコンタクト窓（図示せず）を介
して接続、または非接続される。すなわち、図４に示し
た黒丸は接続点であり、ビット線Ｂ１に接続することを
示しており、ＲＯＭコード“１”に対応し、また、白丸
は非接続点であり、ＲＯＭコード“０”に対応してい
る。
【０００４】以上のように構成された従来の読み出し専
用型半導体記憶装置について、以下、その動作を説明す
る。メモリセルすなわちトランジスタＱ１１，Ｑ２１，
Ｑ１２，Ｑ２２からのデータの読み出しは、行および列
の選択により行なわれる。行の選択は、選択する行のワ
ード線Ｗ１またはＷ２を“Ｈ”レベルに設定することに
より行われる。また、列の選択は、コラムデコーダ５０
により、周知のように、選択された列のビット線Ｂ１ま
たはＢ２のみをセンスアンプ回路（図示せず）に接続す
ることにより行われる。これにより、トランジスタＱ１
１，Ｑ２１，Ｑ１２またはＱ２２を選択し、データの読
み出しが行われる。
用型半導体記憶装置について、以下、その動作を説明す
る。メモリセルすなわちトランジスタＱ１１，Ｑ２１，
Ｑ１２，Ｑ２２からのデータの読み出しは、行および列
の選択により行なわれる。行の選択は、選択する行のワ
ード線Ｗ１またはＷ２を“Ｈ”レベルに設定することに
より行われる。また、列の選択は、コラムデコーダ５０
により、周知のように、選択された列のビット線Ｂ１ま
たはＢ２のみをセンスアンプ回路（図示せず）に接続す
ることにより行われる。これにより、トランジスタＱ１
１，Ｑ２１，Ｑ１２またはＱ２２を選択し、データの読
み出しが行われる。
【０００５】ここで、トランジスタＱ１２を選択したと
すると、このトランジスタＱ１２のドレインはビット線
Ｂ１に接続されており、ＲＯＭコード“１”に対応して
いるため、ビット線Ｂ１の電位は“Ｌ”レベルに下がる
こととなる。また、トランジスタＱ１１，Ｑ２１または
Ｑ２２を選択したとすると、このトランジスタＱ１１，
Ｑ２１またはＱ２２のドレインは、ビット線Ｂ１および
Ｂ２に非接続であり、ＲＯＭコード“０”に対応してい
るため、ビット線Ｂ１またはＢ２の電位は、センスアン
プ回路（図示せず）により設定される所定の電位である
“Ｈ”レベルに上がる。
すると、このトランジスタＱ１２のドレインはビット線
Ｂ１に接続されており、ＲＯＭコード“１”に対応して
いるため、ビット線Ｂ１の電位は“Ｌ”レベルに下がる
こととなる。また、トランジスタＱ１１，Ｑ２１または
Ｑ２２を選択したとすると、このトランジスタＱ１１，
Ｑ２１またはＱ２２のドレインは、ビット線Ｂ１および
Ｂ２に非接続であり、ＲＯＭコード“０”に対応してい
るため、ビット線Ｂ１またはＢ２の電位は、センスアン
プ回路（図示せず）により設定される所定の電位である
“Ｈ”レベルに上がる。
【０００６】また、図５は従来の読み出し専用型半導体
記憶装置の構成を示す平面図である。なお、図５は図４
に示す従来の読み出し専用型半導体記憶装置の２ビット
分、すなわち、Ｙ部に対応している。図５において、１
００、２００はゲート電極、３００はソース・ドレイン
となる拡散層、４００はアルミニウム配線からなるビッ
ト線であり、図４に示すビット線Ｂ１に対応する。５０
０はソース・ドレイン拡散層３００と、ビット線４００
とをＲＯＭコードに応じて接続するコンタクト窓であ
る。
記憶装置の構成を示す平面図である。なお、図５は図４
に示す従来の読み出し専用型半導体記憶装置の２ビット
分、すなわち、Ｙ部に対応している。図５において、１
００、２００はゲート電極、３００はソース・ドレイン
となる拡散層、４００はアルミニウム配線からなるビッ
ト線であり、図４に示すビット線Ｂ１に対応する。５０
０はソース・ドレイン拡散層３００と、ビット線４００
とをＲＯＭコードに応じて接続するコンタクト窓であ
る。
【０００７】図５に示すように、ゲート電極１００は図
４に示したワード線Ｗ１に対応し、またゲート電極２０
０は図４に示したワード線Ｗ２に対応している。図４に
おいて、ＲＯＭコードに応じて、ワード線Ｗ２となるゲ
ート電極を有するトランジスタＱ１２のドレインはビッ
ト線Ｂ１に接続される。同様に、図５においても、ゲー
ト電極２００を有するトランジスタのドレインとなる拡
散層３００と、ビット線４００とがコンタクト窓５００
により電気的に接続されている。
４に示したワード線Ｗ１に対応し、またゲート電極２０
０は図４に示したワード線Ｗ２に対応している。図４に
おいて、ＲＯＭコードに応じて、ワード線Ｗ２となるゲ
ート電極を有するトランジスタＱ１２のドレインはビッ
ト線Ｂ１に接続される。同様に、図５においても、ゲー
ト電極２００を有するトランジスタのドレインとなる拡
散層３００と、ビット線４００とがコンタクト窓５００
により電気的に接続されている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の読み出し専用型半導体記憶装置で
は、コンタクト窓５００の有無をＲＯＭコードの１ビッ
ト（“１”および“０”）に対応させている。このよう
な構成ではセルサイズの縮小化すなわち大容量化は、微
細加工技術の進歩のみに律速されているのが現状であ
る。
うに構成された従来の読み出し専用型半導体記憶装置で
は、コンタクト窓５００の有無をＲＯＭコードの１ビッ
ト（“１”および“０”）に対応させている。このよう
な構成ではセルサイズの縮小化すなわち大容量化は、微
細加工技術の進歩のみに律速されているのが現状であ
る。
【０００９】一方、同様の設計ルールを用いて、上述従
来例で示したコンタクト方式メモリセルに比べてセルサ
イズを約２分の１程度にしたものとして、従来からよく
知られているＮＡＮＤ型イオン注入方式メモリセル（閾
値レベルをイオン注入により変更したもの。）もある
が、このＮＡＮＤ型イオン注入方式メモリセルの場合
は、コンタクト方式メモリセルに比べてＴＡＴ（ターン
アラウンド・タイム：ＲＯＭコード書き込みから製品完
成までの期間）が長くなるという問題があった。
来例で示したコンタクト方式メモリセルに比べてセルサ
イズを約２分の１程度にしたものとして、従来からよく
知られているＮＡＮＤ型イオン注入方式メモリセル（閾
値レベルをイオン注入により変更したもの。）もある
が、このＮＡＮＤ型イオン注入方式メモリセルの場合
は、コンタクト方式メモリセルに比べてＴＡＴ（ターン
アラウンド・タイム：ＲＯＭコード書き込みから製品完
成までの期間）が長くなるという問題があった。
【００１０】この発明の目的は、上記課題を解決するも
ので、大容量化を実現でき、しかもＴＡＴが長くなるこ
とがない読み出し専用型半導体記憶装置を提供すること
である。
ので、大容量化を実現でき、しかもＴＡＴが長くなるこ
とがない読み出し専用型半導体記憶装置を提供すること
である。
【００１１】
【課題を解決するための手段】この発明の読み出し専用
型半導体記憶装置は、ビット線と、メモリセル選択用ト
ランジスタと、このメモリセル選択用トランジスタのド
レインに第１のコンタクト窓を介して電気的に接続した
抵抗素子とを備えたものであり、抵抗素子をＲＯＭコー
ドに応じた抵抗値に分割した分割点と、ビット線とを第
２のコンタクト窓を介して電気的に接続してＲＯＭコー
ドの書き込みを行うものである。
型半導体記憶装置は、ビット線と、メモリセル選択用ト
ランジスタと、このメモリセル選択用トランジスタのド
レインに第１のコンタクト窓を介して電気的に接続した
抵抗素子とを備えたものであり、抵抗素子をＲＯＭコー
ドに応じた抵抗値に分割した分割点と、ビット線とを第
２のコンタクト窓を介して電気的に接続してＲＯＭコー
ドの書き込みを行うものである。
【００１２】
【作用】この発明の構成によれば、メモリセル選択用ト
ランジスタのドレインに第１のコンタクト窓を介して抵
抗素子を電気的に接続し、抵抗素子をＲＯＭコードに応
じた抵抗値に分割した分割点と、ビット線とを第２のコ
ンタクト窓を介して電気的に接続したことにより、ＲＯ
Ｍコードに応じてメモリセル選択用トランジスタのドレ
インおよびビット線間の抵抗値を設定することができ
る。
ランジスタのドレインに第１のコンタクト窓を介して抵
抗素子を電気的に接続し、抵抗素子をＲＯＭコードに応
じた抵抗値に分割した分割点と、ビット線とを第２のコ
ンタクト窓を介して電気的に接続したことにより、ＲＯ
Ｍコードに応じてメモリセル選択用トランジスタのドレ
インおよびビット線間の抵抗値を設定することができ
る。
【００１３】したがって、従来のような１トランジスタ
を用いた１ビット分のＲＯＭコード書き込み、すなわち
メモリセル選択用トランジスタのドレインおよびビット
線間を接続するコンタクト窓の有無のみによる２値のデ
ータの書き込みではなく、抵抗素子の分割により、ＲＯ
Ｍコードに応じてメモリセル選択用トランジスタのドレ
インおよびビット線間の抵抗値の設定することによっ
て、１トランジスタを用いた多値のデータの書き込み、
すなわち複数ビット分（２ビット以上）のＲＯＭコード
書き込みが可能となる。また、ＲＯＭコード書き込みは
コンタクト方式であるため、ＴＡＴ（ターンアラウンド
・タイム：ＲＯＭコード書き込みから製品完成までの期
間）も長くなることがない。
を用いた１ビット分のＲＯＭコード書き込み、すなわち
メモリセル選択用トランジスタのドレインおよびビット
線間を接続するコンタクト窓の有無のみによる２値のデ
ータの書き込みではなく、抵抗素子の分割により、ＲＯ
Ｍコードに応じてメモリセル選択用トランジスタのドレ
インおよびビット線間の抵抗値の設定することによっ
て、１トランジスタを用いた多値のデータの書き込み、
すなわち複数ビット分（２ビット以上）のＲＯＭコード
書き込みが可能となる。また、ＲＯＭコード書き込みは
コンタクト方式であるため、ＴＡＴ（ターンアラウンド
・タイム：ＲＯＭコード書き込みから製品完成までの期
間）も長くなることがない。
【００１４】
【実施例】以下、この発明の一実施例の読み出し専用型
半導体記憶装置について図面を参照しながら説明する。
図１は、この発明の一実施例の読み出し専用型半導体記
憶装置の構成を示す回路図、図２は図１に示す読み出し
専用型半導体記憶装置に書き込んだＲＯＭコードを示す
説明図である。なお、図１は８ビット分のメモリセルを
示す。
半導体記憶装置について図面を参照しながら説明する。
図１は、この発明の一実施例の読み出し専用型半導体記
憶装置の構成を示す回路図、図２は図１に示す読み出し
専用型半導体記憶装置に書き込んだＲＯＭコードを示す
説明図である。なお、図１は８ビット分のメモリセルを
示す。
【００１５】図１において、Ｑ１１，Ｑ２１，Ｑ１２，
Ｑ２２はエンハンスメント型ＭＯＳトランジスタからな
るメモリセル選択用トランジスタ、Ｒ１，Ｒ２，Ｒ３，
Ｒ４は各抵抗６，７，８，９，１０，１１，１２，１３
からなる抵抗素子、ａ，ｂ，ｃは各抵抗素子Ｒ１，Ｒ
２，Ｒ３，Ｒ４の分割点、Ｗ１，Ｗ２は、メモリセル選
択用トランジスタＱ１１，Ｑ２１，Ｑ１２，Ｑ２２のゲ
ート電極からなるワード線、Ｂ１，Ｂ２はビット線、黒
丸は接続点、白丸は非接続点を示す。また、Ｍ１，Ｍ
２，Ｍ３，Ｍ４は、最小単位のＲＯＭコード書き込み領
域すなわちメモリセルを示す。
Ｑ２２はエンハンスメント型ＭＯＳトランジスタからな
るメモリセル選択用トランジスタ、Ｒ１，Ｒ２，Ｒ３，
Ｒ４は各抵抗６，７，８，９，１０，１１，１２，１３
からなる抵抗素子、ａ，ｂ，ｃは各抵抗素子Ｒ１，Ｒ
２，Ｒ３，Ｒ４の分割点、Ｗ１，Ｗ２は、メモリセル選
択用トランジスタＱ１１，Ｑ２１，Ｑ１２，Ｑ２２のゲ
ート電極からなるワード線、Ｂ１，Ｂ２はビット線、黒
丸は接続点、白丸は非接続点を示す。また、Ｍ１，Ｍ
２，Ｍ３，Ｍ４は、最小単位のＲＯＭコード書き込み領
域すなわちメモリセルを示す。
【００１６】図１に示すように、読み出し専用型半導体
記憶装置は、ビット線Ｂ１，Ｂ２と、メモリセル選択用
トランジスタＱ１１，Ｑ２１，Ｑ１２，Ｑ２２と、この
メモリセル選択用トランジスタＱ１１，Ｑ２１，Ｑ１
２，Ｑ２２のドレインにコンタクト窓（図示せず）を介
して電気的に接続した抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４
とを備えたものである。そして、ＲＯＭコードの書き込
みは、ＲＯＭコードに応じた抵抗値に各抵抗素子Ｒ１，
Ｒ２，Ｒ３，Ｒ４を分割しこの分割点ａ，ｂ，ｃとビッ
ト線Ｂ１，Ｂ２とをコンタクト窓（図示せず）を介して
電気的に接続することにより行う。
記憶装置は、ビット線Ｂ１，Ｂ２と、メモリセル選択用
トランジスタＱ１１，Ｑ２１，Ｑ１２，Ｑ２２と、この
メモリセル選択用トランジスタＱ１１，Ｑ２１，Ｑ１
２，Ｑ２２のドレインにコンタクト窓（図示せず）を介
して電気的に接続した抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４
とを備えたものである。そして、ＲＯＭコードの書き込
みは、ＲＯＭコードに応じた抵抗値に各抵抗素子Ｒ１，
Ｒ２，Ｒ３，Ｒ４を分割しこの分割点ａ，ｂ，ｃとビッ
ト線Ｂ１，Ｂ２とをコンタクト窓（図示せず）を介して
電気的に接続することにより行う。
【００１７】各メモリセルＭ１，Ｍ２，Ｍ３，Ｍ４内の
各抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値を２分割
し、３つの分割点ａ，ｂ，ｃを設けた。これにより、Ｒ
ＯＭコードとしては、図２に示すように“０”，
“１”，“２”，“３”の４値のデータを書き込むこと
が可能である。すなわち、図２に示すデータ“０”を書
き込む場合には、図１に示すメモリセルＭ１のように全
ての分割点ａ，ｂ，ｃをビット線Ｂ１に非接続とする。
また、図２に示すデータ“１”を書き込む場合には、図
１に示すメモリセルＭ３のように分割点ｃのみをビット
線Ｂ１に接続する。また、図２に示すデータ“２”を書
き込む場合には、図１に示すメモリセルＭ２のように分
割点ｂのみをビット線Ｂ２に接続する。また、図２に示
すデータ“３”を書き込む場合には、図１に示すメモリ
セルＭ４のように分割点ａのみをビット線Ｂ２に接続す
る。これにより、各メモリセルＭ１，Ｍ２，Ｍ３，Ｍ４
内で２ビット分のデータが書き込み可能となり、従来例
の２倍となる。なお、この各分割点ａ，ｂ，ｃとビット
線Ｂ１，Ｂ２とは、コンタクト窓を介して接続する。
各抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値を２分割
し、３つの分割点ａ，ｂ，ｃを設けた。これにより、Ｒ
ＯＭコードとしては、図２に示すように“０”，
“１”，“２”，“３”の４値のデータを書き込むこと
が可能である。すなわち、図２に示すデータ“０”を書
き込む場合には、図１に示すメモリセルＭ１のように全
ての分割点ａ，ｂ，ｃをビット線Ｂ１に非接続とする。
また、図２に示すデータ“１”を書き込む場合には、図
１に示すメモリセルＭ３のように分割点ｃのみをビット
線Ｂ１に接続する。また、図２に示すデータ“２”を書
き込む場合には、図１に示すメモリセルＭ２のように分
割点ｂのみをビット線Ｂ２に接続する。また、図２に示
すデータ“３”を書き込む場合には、図１に示すメモリ
セルＭ４のように分割点ａのみをビット線Ｂ２に接続す
る。これにより、各メモリセルＭ１，Ｍ２，Ｍ３，Ｍ４
内で２ビット分のデータが書き込み可能となり、従来例
の２倍となる。なお、この各分割点ａ，ｂ，ｃとビット
線Ｂ１，Ｂ２とは、コンタクト窓を介して接続する。
【００１８】次に、図３はこの発明の一実施例の読み出
し専用型半導体記憶装置の構成を示す平面図である。こ
の図３に示す読み出し専用型半導体記憶装置は、図１に
示すメモリセルＭ１，Ｍ３の部分を示しており、４ビッ
ト分のデータが書き込み可能となっている。また、この
読み出し専用型半導体装置は、従来例と同一のレイアウ
トルールで形成したものである。
し専用型半導体記憶装置の構成を示す平面図である。こ
の図３に示す読み出し専用型半導体記憶装置は、図１に
示すメモリセルＭ１，Ｍ３の部分を示しており、４ビッ
ト分のデータが書き込み可能となっている。また、この
読み出し専用型半導体装置は、従来例と同一のレイアウ
トルールで形成したものである。
【００１９】図３において、２４はメモリセル選択用ト
ランジスタのドレインまたはソースとなる拡散層、１
４，１５は図１に示したワード線Ｗ１，Ｗ２に対応する
ゲート電極、１８はポリシリコン等からなる抵抗素子、
２５はアルミニウム配線からなるビット線、１６，１７
はメモリセル選択用トランジスタのドレインとなる拡散
層２４および抵抗素子１８間を接続するための第１のコ
ンタクト窓となるコンタクト窓、１９，２０，２１，２
２，２３はビット線２５および抵抗素子１８間を接続す
るための第２のコンタクト窓となるコンタクト窓であ
る。
ランジスタのドレインまたはソースとなる拡散層、１
４，１５は図１に示したワード線Ｗ１，Ｗ２に対応する
ゲート電極、１８はポリシリコン等からなる抵抗素子、
２５はアルミニウム配線からなるビット線、１６，１７
はメモリセル選択用トランジスタのドレインとなる拡散
層２４および抵抗素子１８間を接続するための第１のコ
ンタクト窓となるコンタクト窓、１９，２０，２１，２
２，２３はビット線２５および抵抗素子１８間を接続す
るための第２のコンタクト窓となるコンタクト窓であ
る。
【００２０】図３に示すコンタクト窓１６，１７は、図
１に示すメモリセルＭ１，Ｍ３において、メモリセル選
択用トランジスタのドレインと抵抗素子Ｒ１，Ｒ３とを
接続するためのコンタクト窓に対応する。また、図３に
示すコンタクト窓１９は、図１に示したメモリセルＭ３
において、抵抗素子Ｒ３の分割点ｃとビット線Ｂ１とを
接続するためのコンタクト窓に対応する。
１に示すメモリセルＭ１，Ｍ３において、メモリセル選
択用トランジスタのドレインと抵抗素子Ｒ１，Ｒ３とを
接続するためのコンタクト窓に対応する。また、図３に
示すコンタクト窓１９は、図１に示したメモリセルＭ３
において、抵抗素子Ｒ３の分割点ｃとビット線Ｂ１とを
接続するためのコンタクト窓に対応する。
【００２１】また、コンタクト窓２０は図１に示すメモ
リセルＭ３において分割点ｂおよびビット線Ｂ１間を接
続するためのコンタクト窓に対応し、コンタクト窓２１
は図１に示すメモリセルＭ１，Ｍ３において分割点ａお
よびビット線Ｂ１間を接続するためのコンタクト窓に対
応し、コンタクト窓２２は図１に示すメモリセルＭ２に
おいて分割点ｂおよびビット線Ｂ１間を接続するための
コンタクト窓に対応し、コンタクト窓２３は図１に示す
メモリセルＭ１において分割点ｃおよびビット線Ｂ１間
を接続するためのコンタクト窓に対応しているが、この
場合、これらコンタクト窓２０，２１，２２，２３は形
成することは不要となる。すなわち、図１に示すように
メモリセルＭ１，Ｍ３において、ビット線Ｂ１に接続し
たのは、メモリセルＭ３内の分割点ｃのみであり、した
がって、ビット線２５に抵抗素子１８を接続するための
コンタクト窓としてはコンタクト窓１９のみを形成すれ
ば良いこととなる。
リセルＭ３において分割点ｂおよびビット線Ｂ１間を接
続するためのコンタクト窓に対応し、コンタクト窓２１
は図１に示すメモリセルＭ１，Ｍ３において分割点ａお
よびビット線Ｂ１間を接続するためのコンタクト窓に対
応し、コンタクト窓２２は図１に示すメモリセルＭ２に
おいて分割点ｂおよびビット線Ｂ１間を接続するための
コンタクト窓に対応し、コンタクト窓２３は図１に示す
メモリセルＭ１において分割点ｃおよびビット線Ｂ１間
を接続するためのコンタクト窓に対応しているが、この
場合、これらコンタクト窓２０，２１，２２，２３は形
成することは不要となる。すなわち、図１に示すように
メモリセルＭ１，Ｍ３において、ビット線Ｂ１に接続し
たのは、メモリセルＭ３内の分割点ｃのみであり、した
がって、ビット線２５に抵抗素子１８を接続するための
コンタクト窓としてはコンタクト窓１９のみを形成すれ
ば良いこととなる。
【００２２】また、抵抗素子１８のシート抵抗は、メモ
リセル選択用トランジスタＱ１１等のオン抵抗と同程度
または、それ以上の値に設定されており、ビット線の電
位は選択したメモリセルの抵抗値に応じて、４レベルの
うちの１つの値に決定されることとなる。次に、このよ
うに構成した読み出し専用型半導体記憶装置の読み出し
動作を説明する。
リセル選択用トランジスタＱ１１等のオン抵抗と同程度
または、それ以上の値に設定されており、ビット線の電
位は選択したメモリセルの抵抗値に応じて、４レベルの
うちの１つの値に決定されることとなる。次に、このよ
うに構成した読み出し専用型半導体記憶装置の読み出し
動作を説明する。
【００２３】メモリセルからのデータの読み出しは、行
および列の選択により行う。行の選択は、選択する行に
対応したワード線を“Ｈ”レベルに設定することにより
行う。また、列の選択は、周知のように、コラムデコー
ダＸにより、選択した列のビット線のみをセンスアンプ
回路（図示せず）に接続することによって行う。そし
て、このセンスアンプ回路の出力を、周知のＡＤコンバ
ータ（図示せず）により、２値変換することで所定のデ
ータの読み出しを行う。
および列の選択により行う。行の選択は、選択する行に
対応したワード線を“Ｈ”レベルに設定することにより
行う。また、列の選択は、周知のように、コラムデコー
ダＸにより、選択した列のビット線のみをセンスアンプ
回路（図示せず）に接続することによって行う。そし
て、このセンスアンプ回路の出力を、周知のＡＤコンバ
ータ（図示せず）により、２値変換することで所定のデ
ータの読み出しを行う。
【００２４】このように、メモリセル選択用トランジス
タＱ１１，Ｑ１２，Ｑ２１，Ｑ２２のドレインにコンタ
クト窓を介して抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を電気
的に接続し、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４をＲＯＭ
コードに応じた抵抗値に分割した分割点ａ，ｂ，ｃと、
ビット線Ｂ１，Ｂ２とをコンタクト窓を介して電気的に
接続したことにより、ＲＯＭコードに応じてメモリセル
選択用トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２の
ドレインおよびビット線Ｂ１，Ｂ２間の抵抗値を設定す
る（図１参照）。
タＱ１１，Ｑ１２，Ｑ２１，Ｑ２２のドレインにコンタ
クト窓を介して抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を電気
的に接続し、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４をＲＯＭ
コードに応じた抵抗値に分割した分割点ａ，ｂ，ｃと、
ビット線Ｂ１，Ｂ２とをコンタクト窓を介して電気的に
接続したことにより、ＲＯＭコードに応じてメモリセル
選択用トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２の
ドレインおよびビット線Ｂ１，Ｂ２間の抵抗値を設定す
る（図１参照）。
【００２５】したがって、従来のように、１トランジス
タを用いた１ビット分のＲＯＭコード書き込み、すなわ
ちメモリセル選択用トランジスタのドレインおよびビッ
ト線間を接続するためのコンタクト窓の有無のみによる
２値のデータの書き込みではなく、抵抗素子Ｒ１，Ｒ
２，Ｒ３，Ｒ４の抵抗値を２分割し、この分割点ａ，
ｂ，ｃおよびビット線Ｂ１，Ｂ２間を接続することによ
り、ＲＯＭコードに応じてメモリセル選択用トランジス
タＱ１１，Ｑ１２，Ｑ２１，Ｑ２２のドレインおよびビ
ット線Ｂ１，Ｂ２間の抵抗値の設定することによって、
１トランジスタを用いて複数ビット分すなわち２ビット
以上のＲＯＭコード書き込みが可能となる。また、ＲＯ
Ｍコード書き込みはコンタクト方式であるため、ＴＡＴ
（ターンアラウンド・タイム：ＲＯＭコード書き込みか
ら製品完成までの期間）も長くなることがない。
タを用いた１ビット分のＲＯＭコード書き込み、すなわ
ちメモリセル選択用トランジスタのドレインおよびビッ
ト線間を接続するためのコンタクト窓の有無のみによる
２値のデータの書き込みではなく、抵抗素子Ｒ１，Ｒ
２，Ｒ３，Ｒ４の抵抗値を２分割し、この分割点ａ，
ｂ，ｃおよびビット線Ｂ１，Ｂ２間を接続することによ
り、ＲＯＭコードに応じてメモリセル選択用トランジス
タＱ１１，Ｑ１２，Ｑ２１，Ｑ２２のドレインおよびビ
ット線Ｂ１，Ｂ２間の抵抗値の設定することによって、
１トランジスタを用いて複数ビット分すなわち２ビット
以上のＲＯＭコード書き込みが可能となる。また、ＲＯ
Ｍコード書き込みはコンタクト方式であるため、ＴＡＴ
（ターンアラウンド・タイム：ＲＯＭコード書き込みか
ら製品完成までの期間）も長くなることがない。
【００２６】なお、この実施例では、各抵抗素子Ｒ１，
Ｒ２，Ｒ３，Ｒ４を２分割することにより各メモリセル
Ｍ１，Ｍ２，Ｍ３，Ｍ４に４値のデータ（２ビット分）
の書き込みが可能となったが、これに限らず抵抗素子を
多分割することにより多値化を実現することができる。
例えば、抵抗素子のシート抵抗を適正化し、抵抗素子を
６分割することによりメモリセルに８値のデータ（４ビ
ット分）の書き込みが可能となる。
Ｒ２，Ｒ３，Ｒ４を２分割することにより各メモリセル
Ｍ１，Ｍ２，Ｍ３，Ｍ４に４値のデータ（２ビット分）
の書き込みが可能となったが、これに限らず抵抗素子を
多分割することにより多値化を実現することができる。
例えば、抵抗素子のシート抵抗を適正化し、抵抗素子を
６分割することによりメモリセルに８値のデータ（４ビ
ット分）の書き込みが可能となる。
【００２７】
【発明の効果】この発明の読み出し専用型半導体記憶装
置によれば、メモリセル選択用トランジスタのドレイン
に第１のコンタクト窓を介して抵抗素子を電気的に接続
し、抵抗素子をＲＯＭコードに応じた抵抗値に分割した
分割点と、ビット線とを第２のコンタクト窓を介して電
気的に接続したことにより、ＲＯＭコードに応じてメモ
リセル選択用トランジスタのドレインおよびビット線間
の抵抗値を設定することができる。
置によれば、メモリセル選択用トランジスタのドレイン
に第１のコンタクト窓を介して抵抗素子を電気的に接続
し、抵抗素子をＲＯＭコードに応じた抵抗値に分割した
分割点と、ビット線とを第２のコンタクト窓を介して電
気的に接続したことにより、ＲＯＭコードに応じてメモ
リセル選択用トランジスタのドレインおよびビット線間
の抵抗値を設定することができる。
【００２８】したがって、１トランジスタを用いた多値
のデータの書き込み、すなわち複数ビット分（２ビット
以上）のＲＯＭコード書き込みが可能となる。また、Ｒ
ＯＭコード書き込みは従来と同様にコンタクト方式であ
るため、ＴＡＴ（ターンアラウンド・タイム：ＲＯＭコ
ード書き込みから製品完成までの期間）も長くなること
がない。
のデータの書き込み、すなわち複数ビット分（２ビット
以上）のＲＯＭコード書き込みが可能となる。また、Ｒ
ＯＭコード書き込みは従来と同様にコンタクト方式であ
るため、ＴＡＴ（ターンアラウンド・タイム：ＲＯＭコ
ード書き込みから製品完成までの期間）も長くなること
がない。
【００２９】その結果、大容量化すなわち従来と比較し
て２倍以上の集積化を実現することができ、しかもＴＡ
Ｔが長くなることがない読み出し専用型半導体記憶装置
を得ることができる。
て２倍以上の集積化を実現することができ、しかもＴＡ
Ｔが長くなることがない読み出し専用型半導体記憶装置
を得ることができる。
【図１】この発明の一実施例の読み出し専用型半導体記
憶装置の構成を示す回路図である。
憶装置の構成を示す回路図である。
【図２】図１に示す読み出し専用型半導体記憶装置に書
き込んだＲＯＭコードを示す説明図である。
き込んだＲＯＭコードを示す説明図である。
【図３】この発明の一実施例の読み出し専用型半導体記
憶装置の構成を示す平面図である。
憶装置の構成を示す平面図である。
【図４】従来の読み出し専用型半導体記憶装置の構成を
示す回路図である。
示す回路図である。
【図５】従来の読み出し専用型半導体記憶装置の構成を
示す平面図である。
示す平面図である。
Ｂ１，Ｂ２ ビット線 Ｑ１１，Ｑ２１，Ｑ１２，Ｑ２２ メモリセル選択用
トランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗素子 ａ，ｂ，ｃ 分割点 １６，１７ コンタクト窓（第１のコンタクト窓） １９，２０，２１，２２，２３ コンタクト窓（第２
のコンタクト窓）
トランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗素子 ａ，ｂ，ｃ 分割点 １６，１７ コンタクト窓（第１のコンタクト窓） １９，２０，２１，２２，２３ コンタクト窓（第２
のコンタクト窓）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112 G11C 17/00
Claims (1)
- 【請求項１】 ビット線と、メモリセル選択用トランジ
スタと、このメモリセル選択用トランジスタのドレイン
に第１のコンタクト窓を介して電気的に接続した抵抗素
子とを備え、 前記抵抗素子をＲＯＭコードに応じた抵抗値に分割した
分割点と、前記ビット線とを第２のコンタクト窓を介し
て電気的に接続した読み出し専用型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03247228A JP3110099B2 (ja) | 1991-09-26 | 1991-09-26 | 読み出し専用型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03247228A JP3110099B2 (ja) | 1991-09-26 | 1991-09-26 | 読み出し専用型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590542A JPH0590542A (ja) | 1993-04-09 |
| JP3110099B2 true JP3110099B2 (ja) | 2000-11-20 |
Family
ID=17160362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03247228A Expired - Fee Related JP3110099B2 (ja) | 1991-09-26 | 1991-09-26 | 読み出し専用型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110099B2 (ja) |
-
1991
- 1991-09-26 JP JP03247228A patent/JP3110099B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590542A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |